JPH1116383A

JPH1116383A - 電気的書込／消去可能な不揮発性半導体記憶装置

Info

Publication number: JPH1116383A
Application number: JP18177697A
Authority: JP
Inventors: Kazuhisa Ninomiya; 和久二宮
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-23
Filing date: 1997-06-23
Publication date: 1999-01-22
Anticipated expiration: 2017-06-23
Also published as: JP3228188B2

Abstract

(57)【要約】【課題】電気的に書込消去可能な不揮発性半導体記憶装
置の書込消去くり返しによるメモリセルゲート酸化膜の
劣化の低減。【解決手段】メモリセルのソースに印加する消去電圧を
メモリセルのソース耐圧以下に抑制するクランプ手段を
備え、これにより、ゲート酸化膜へのストレスを低減
し、劣化を抑制する。消去電圧をメモリセルソースに供
給する手段と、消去電圧をメモリセルソース耐圧よりも
低い電圧にクランプする手段を備え、クランプ手段はメ
モリセルトランジスタのフローティングゲートとコント
ロールゲートを短絡したダミーメモリセルとこのダミー
メモリセルトランジスタのゲート電圧を制御する手段を
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気的に書込／消去
可能な不揮発性半導体記憶装置に関し、特にその消去回
路に関する。

【０００２】

【従来の技術】従来、この種の不揮発性半導体記憶装置
は、例えば特開平１−２７３３５７号公報に示されるよ
うに、消去動作時のメモリセルドレイン電位をメモリセ
ルトランジスタのドレインと半導体基板間の降伏電圧よ
り低い電圧でクランプし、アバランシェブレークダウン
を防ぎ、書込特性、消去特性、書換え回数などの劣化を
防止し、信頼性の高い不揮発性半導体記憶装置を実現す
る目的で用いられている。

【０００３】図７は、従来の不揮発性半導体記憶装置の
回路構成の一部を示す図である。図７において、Ｖpp１
は書込み電源、Ｖpp２は消去電源、ＭＮ１は書込制御信
号Ｔpgをゲート入力とする電界効果トランジスタ、ＩＮ
Ｖ１は消去制御信号Ｔerを入力とするインバータ回路、
ＭＮ２はＩＮＶ１の出力をゲート入力とする電界効果ト
ランジスタ、ＭＮ３は消去制御信号Ｔerを入力とする電
界効果トランジスタ、Ｄ１、Ｄ２はダイオード、Ｄ1、
Ｄmはデジット線、Ｗ1、Ｗ2、Ｗnはワード線、Ｓはソー
ス線、Ｍcはスプリットゲート型メモリセルトランジス
タである。

【０００４】次に図７に示した不揮発性半導体記憶装置
の動作について説明する。メモリセルの消去動作時に
は、書込制御信号であるＴpg信号により電界効果トラン
ジスタＭＮ１は非導通状態に、消去制御信号であるＴer
信号により、電界効果トランジスタＭＮ３は導通状態
に、インバータ回路ＩＮＶ１の出力信号により電界効果
トランジスタＭＮ２は導通状態となる。これにより、消
去電圧Ｖpp２がデジット線（Ｄi）に印加される。この
とき、電界効果トランジスタＭＮ３が導通状態となるた
め、デジット線（Ｄi）の電位はダイオードＤ２により
クランプされる。

【０００５】次に、Ｉ−Ｖ（電流電圧）特性を示した図
８に従って説明する。図８において、曲線Ｉer０、Ｉer
ＥはメモリセルトランジスタのＩ−Ｖ曲線で、Ｉer０は
消去開始時を示し、ＩerＥは消去終了時のＩ−Ｖ曲線を
示す。Ｌは負荷曲線（消去時の負荷曲線）である。消去
が開始されると、ＶAからデジット電位はＶAから上昇し
ていくが、ダイオードＤ２によりＶＬ２（約１２Ｖ）で
クランプされ、それ以上は上昇しない。ＶＬ２は、ドレ
イン〜半導体基板間の降伏電圧ＶBD約１８Ｖより低いた
め、アバランシェブレークダウンは一切生じない。した
がって、ドレイン近傍のゲート酸化膜へのダメージは低
減される。

【０００６】図７に示した不揮発性半導体記憶装置は、
スプリットゲート型メモリセルトランジスタの例であ
る。メモリセルトランジスタのソースに高電圧を印加
し、消去を行なう。

【０００７】ソース消去／ＮＯＲ型メモリセルトランジ
スタの場合には、図９に示すような構成、及び図１０に
示すＩ−Ｖ特性となる。ここで、Ｄ1〜Ｄmはデジット
線、Ｍ11〜ＭnmはＮＯＲ型メモリセルトランジスタ、Ｖ
ppは消去用電源、ＰＭ１はＰ型電界効果トランジスタ、
ＮＭ１はＮ型電界効果トランジスタ、Ｄはダイオード素
子である。

【０００８】消去動作時には、消去制御信号ＥＲＡＳＥ
￣によりＰ型電界効果トランジスタＰＭ１が導通状態
に、Ｎ型電界効果トランジスタＮＭ１が非導通状態な
り、ソース線に消去電圧Ｖppが印加される。消去初期に
は、メモリセルソース電位はＶＳＯに、消去が進行する
につれてソース電位は上昇するが、ダイオードＤの耐圧
（〜１０Ｖ）を超えるとダイオードＤによりソース電圧
はクランプされる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記し
た従来の不揮発性半導体記憶装置の消去回路は、次のよ
うな問題点を有している。

【００１０】（１）第１の問題点は、書込／消去の繰返
し動作時のバンド間トンネリング（図１０参照）に起因
するキャリアによりゲート酸化膜が劣化する、というこ
とである。

【００１１】その理由は、アバランシェブレークダウン
に起因するキャリアを抑制するために、単純なダイオー
ドにより消去電圧をクランプしているが、単純なダイオ
ードではバンド間トンネリングを抑制することができな
い、ためである。

【００１２】（２）第２の問題点は、ダイオード素子の
耐圧値の設定値をメモリセルソースの耐圧のばらつきを
考慮して決定しなければならない、ということである。

【００１３】その理由は、ダイオード素子の耐圧がメモ
リセルソース耐圧に影響を与えるメモリセルのフローテ
ィングゲートの電圧依存性を有していない、ためであ
る。

【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、書込／消去の繰
返し時のトンネル酸化膜の劣化を低減し、信頼性を向上
させる不揮発性半導体記憶装置を提供することにある。

【００１５】また本発明の他の目的は、書込／消去の繰
返し時のトンネル酸化膜の劣化を抑制するために、消去
時のメモリセルソース電圧をバンド間トンネリングが発
生しないよう抑制する不揮発性半導体記憶装置を提供す
ることにある。

【００１６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置の消去回路は、消
去すべきメモリセルのソースに印加される消去電圧を消
去すべきメモリセルのバンド間トンネリング現象が発生
する電圧以下に抑制するようにしたものである。より詳
細には、複数のフローティングゲート型メモリセルトラ
ンジスタからなるメモリセルマトリックスと、前記複数
のメモリセルのソース線に消去電圧を印加する手段と、
前記消去電圧を、前記フローティングゲート型メモリセ
ルトランジスタのソース耐圧以下にクランプする手段
と、を有する。

【００１７】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態は、消去制御信号に従
って消去電圧を消去すべきメモリセルトランジスタのソ
ースに供給する手段（図１のＰＭ１）と、メモリセルト
ランジスタのソースに印加する消去電圧を、消去すべき
メモリセルの状態に応じてクランプする手段と、を有す
る。このクランプ手段は、通常のメモリセルのフローテ
ィングゲートとコントロールゲートを短絡させたダミー
メモリセル（Ｍdummy）と、このダミーメモリセルのゲ
ート電圧を消去すべきメモリセルトランジスタのフロー
ティングゲートよりも低い電位に制御するダミーメモリ
セルトランジスタゲート制御回路（図５参照）からな
る。

【００１８】ダミーメモリセルのゲート電圧を、常に、
消去すべきメモリセルのフローティングゲート電圧より
も低く制御すると、ダミーメモリセルのソース耐圧は消
去すべきメモリセルのソース耐圧よりも低くなるため、
印加された消去電圧は、常にダミーメモリセルで発生す
るバンド間トンネリング電流により、ダミーメモリセル
のソース耐圧にクランプされる。これにより、消去すべ
きメモリセルのソースには、その耐圧を超える電圧が印
加されることはない。

【００１９】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００２０】［実施例１］図１は、本発明の一実施例の
回路構成を示す図である。図１において、Ｍ11〜Ｍnm
は、フローティングゲート型メモリセルトランジスタ、
Ｄ1、Ｄmは複数のメモリセルトランジスタのドレインに
接続されているデジット線、Ｗ1、Ｗ2、Ｗnは複数のメ
モリセルトランジスタのゲートに接続されているワード
線である。また、Ｖppは消去用電源、ＰＭ１はソースと
消去用電源（Ｖpp）に、ゲートを消去制御信号ＥＲＡＳ
Ｅ￣、ドレインを複数のメモリセルの共通のソース線に
接続されたＰ型電界効果トランジスタ、ＮＭ１はソース
を基準電位、ゲートを消去制御信号ＥＲＡＳＥ￣、ドレ
インを前記複数のメモリセルの共通のソース線に接続さ
れたＮ形電界効果トランジスタ、Ｍdummyはコントロー
ルゲートとフローティングゲートを短絡させ、このゲー
トに一定の電圧（Ｖconst）が印加され、ドレインが開
放、ソースが上記複数のメモリセルの共通のソース線に
接続されたメモリセルトランジスタである（以下「ダミ
ーメモリセル」と呼ぶ）。

【００２１】消去動作時には、ＥＲＡＳＥ￣信号が
“Ｌ”レベルとなり、Ｎ型トランジスタ（ＮＭ１）が非
導通状態に、Ｐ型トランジスタ（ＰＭ１）が導通状態と
なり、複数のメモリセルの共通のソース線に消去電圧Ｖ
ppが印加される。

【００２２】図３（ａ）は、メモリセルトランジスタの
断面、図３（ｂ）はダミーメモリセルＭdummyの断面を
示したものである。図３（ｂ）に示すように、ダミーメ
モリセルＭdummyは、コントロールゲートとフローティ
ングゲートを短絡させていることを除いて、メモリセル
トランジスタとまったく同一の構造を有している。

【００２３】次に本発明の一実施例の動作について、図
２に示すＩ−Ｖ特性を用いて説明する。図２において、
Ｌは消去時負荷線、Ｉs(d)はダミーメモリセルＭdummy
のソースのＩ−Ｖ曲線、Ｉs(m)０は消去開始時メモリセ
ルトランジスタソースのＩ−Ｖ曲線、Ｉs(m)Ｅは消去完
了時のメモリセルのＩ−Ｖ曲線である。

【００２４】メモリセルトランジスタソースのＩ−Ｖ曲
線は、図２に示すように、消去開始時、すなわちメモリ
セルのフローティングゲートの電位が十分に低い（例え
ば−２〜−３Ｖ）のときには、比較的低いソース電圧で
バンド間トンネリング電流が流れはじめる（Ｉs(m)
０）。消去が進行していくと、メモリセルトランジスタ
のフローティングゲートの電位は上昇し（例えば０
Ｖ）、バンド間トンネリング電流が流れはじめるソース
電圧は、上昇する（Ｉs(m)Ｅ）。

【００２５】ここで、ダミーメモリセルＭdummyのゲー
ト電位を、消去開始時のメモリセルのフローティングゲ
ート電位よりも低い電位（例えば−３〜−４Ｖ）にする
ことにより、ダミーメモリセルＭdummyのソース耐圧は
メモリセルのソース耐圧よりも低く設定することができ
る。

【００２６】これにより、複数のメモリセルソースに印
加される消去電圧がダミーセルのソース耐圧によりクラ
ンプされるため、複数のメモリセルソースにはバンド間
トンネリングを引き起こすような消去電圧は印加されな
くなる。

【００２７】さらに、このダミーメモリセルは、複数の
メモリセルと同様な製造工程により作られるため、拡散
工程における製造ばらつきは緩和される。

【００２８】［実施例２］次に本発明の第２の実施例に
ついて図面を参照して説明する。図５は、本発明の第２
の実施例の構成を示す図である。

【００２９】基本的な構成は、前記第１の実施例と同様
であるが、本実施例では、ダミーメモリセル（Ｍdumm
y）のゲート信号を一定値に固定せず、複数のメモリセ
ルの消去状態に応じて変化させるダミーセルトランジス
タゲート制御回路１０１を付加している点が相違してい
る。

【００３０】これにより、本発明の第２の実施例におい
ては、図６に示すように、常に、複数のメモリセルがバ
ンド間トンネリング現象を引き起す電圧よりも低く、か
つ最大の電圧を、複数のメモリセルソースに印加するこ
とができる。この結果、前記第１の実施例に比べ、消去
時間を短縮することができる。

【００３１】ここで、ダミーメモリセルＭdummyに印加
するゲート電圧Ｖg(Dummy)は、複数のメモリセルのう
ち、最も高いしきい値電圧を有するメモリセルのフロー
ティングゲートの電圧ＶF(MAX)よりも低くなければなら
ない。

【００３２】ＶF(MAX)は、最も高いしきい値電圧を有す
るメモリセルのしきい値電圧をＶTH(MAX)、フローティ
ングゲート〜コントロールゲート間の容量をＣ1、フロ
ーティングゲート〜基板間の容量をＣ2、フローティン
グゲートから見たメモリセルのしきい値電圧をＶTFとす
ると、次式（１）となる。

【００３３】

【数１】

【００３４】したがって、ダミーメモリセルＭdummyに
印加するゲート電圧Ｖg(Dummy)は、次式（２）となる
（図４も参照）。

【００３５】

【数２】

【００３６】ここで、αはメモリセルのソース耐圧とダ
ミーセルのソース耐圧の間の余裕度であり、たとえば１
Ｖ程度である。

【００３７】具体的には、ＶTF＝１．５Ｖ、Ｃ1／Ｃ2＝
０．５、ＶTM(MAX)を７Ｖ〜３Ｖ、α＝１Ｖとすると、
Ｖg(Dumny)は、約−２から−０．５Ｖ程度となる。

【００３８】図４は、ソース電圧（Ｖs）とメモリセル
しきい値電圧（Ｖｔｍ）の関係を示した図である。ダミ
ーメモリセルのゲート電圧Ｖg（Dummy）を常に消去すべ
きメモリセルのフローティングゲート電圧よりも低く制
御する。この場合、ダミーメモリセルのソース耐圧は消
去すべきメモリセルのソース耐圧よりも低くなるため、
複数のメモリセルソースに印加される消去電圧は、ダミ
ーメモリセルで発生するバンド間トンネリング電流によ
り、ダミーメモリセルのソース耐圧にクランプされ、複
数のメモリセルソースには、その耐圧を超える電圧が印
加されることはなく、バンド間トンネリングを引き起こ
すような消去電圧は印加されない。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
メモリセルに印加される消去電圧を、メモリセルソース
にてバンド間トンネリング現象が発生する電圧よりも低
い電圧にクランプする、ことができ、これにより、書込
／消去のくり返しによるメモリセルゲート酸化膜へのダ
メージを低減することができるという効果を奏する。

【００４０】その理由は、本発明においては、ダミーメ
モリセルのゲート電圧を常に消去すべきメモリセルのフ
ローティングゲートの電位よりも低い電位に保つことに
より、ダミーメモリセルで発生するバンド間トンネリン
グ電流により、消去すべきメモリセルのソース電圧をク
ランプできるからである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例におけるＩ−Ｖ曲線を示す図
である。

【図３】（ａ）はメモリセル断面図、（ｂ）はダミーメ
モリセルの断面図である。

【図４】本発明の一実施例におけるソース電圧vsメモリ
セルしきい値電圧の関係を示す図である。

【図５】本発明の第２の実施例の構成を示す図である。

【図６】本発明の第２の実施例におけるＩ−Ｖ曲線を示
す図である。

【図７】従来例の回路構成を示す図である。

【図８】図７の回路のＩ−Ｖ曲線を示す図である。

【図９】第２の従来例の構成を示す図である。

【図１０】図９の回路のＩ−Ｖ曲線を示す図である。

【符号の説明】

Ｄダイオード素子Ｄi、Ｄ1、ＤM デジット線ＩＮＶ１インバータ回路Ｍc、Ｍ11〜Ｍmn メモリセルソーストランジスタＭdummy ダミーメモリセルＮＭ１Ｎ型トランジスタＰＭ１Ｐ型トランジスタＷ1、Ｗ2、Ｗn ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】複数のフローティングゲート型メモリセル
トランジスタからなるメモリセルマトリックスと、前記複数のメモリセルのソース線に消去電圧を印加する
手段と、前記消去電圧を、前記フローティングゲート型メモリセ
ルトランジスタのソース耐圧以下にクランプする手段
と、を含むことを特徴とする電気的に書込／消去可能な不揮
発性半導体記憶装置。
【請求項２】前記消去電圧をフローティングゲート型メ
モリセルトランジスタのソース耐圧以下にクランプする
手段が、フローティングゲート型メモリセルトランジスタのフロ
ーティングゲートとコントロールゲートを短絡させた、
メモリセルトランジスタ（「ダミーメモリセル」とい
う）からなり、前記ダミーメモリセルのソース端子は前記複数のフロー
ティングゲート型メモリセルトランジスタのソース線に
接続され、そのゲート端子には消去開始前の前記フロー
ティングゲート型メモリセルトランジスタのフローティ
ングゲート電圧よりも低い電位が印加されている、ことを特徴とする請求項１に記載の電気的に書込／消去
可能な不揮発性半導体記憶装置。
【請求項３】前記消去電圧をフローティングゲート型メ
モリセルトランジスタのソース耐圧以下にクランプする
手段が、前記フローティングゲート型メモリセルトランジスタの
フローティングゲートとコントロールゲートとを短絡さ
せた、メモリセルトランジスタ（「ダミーメモリセル」
という）からなり、前記ダミーメモリセルのソース端子は前記複数のフロー
ティングゲート型トランジスタのソース線に接続され、
そのゲート端子は電圧供給手段の出力に接続されてお
り、前記電圧供給手段は、消去すべきフローティングゲート
型メモリセルトランジスタのフローティングゲート電位
よりも低い電位を供給し、この供給電位が前記消去すべ
きフローティングゲート型メモリセルトランジスタのフ
ローティングゲート電位が変化した場合には、その変化
に応じて、許容されうる最大の値となる、ことを特徴とする請求項１に記載の電気的に書込／消去
可能な不揮発性半導体記憶装置。