JPH1116388A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 マスクＲＯＭの誤りデータを訂正し、訂正し
たデータをさらに書き換えるために、消去書き換え可能
なメモリセルを搭載すると、製造プロセスが複雑にな
る。 【解決手段】 マスクＲＯＭよりなる本体メモリセルア
レイ１Ａ、１Ｂに、一層のポリシリコンを有するＰＲＯ
Ｍよりなるデータ記憶用ＰＲＯＭセルアレイ５及びアド
レス記憶用ＰＲＯＭセルアレイ９を設けると共に、アド
レス検知回路３１、優先順位回路３２を設け、本体メモ
リセルアレイ１Ａ、１Ｂの不良セルを救済する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスクＲＯＭと書
き換え可能なＰＲＯＭとを有する半導体記憶装置に係わ
り、特にＰＲＯＭに書き込まれたデータを見かけ上消去
し書き換え可能とするような半導体記憶装置に関する。

【０００２】

【従来の技術】従来のマスクＲＯＭでは、マスクＲＯＭ
の製造中にデータが書き込まれ、製造後にユーザがデー
タを書き換えることはできない。

【０００３】

【発明が解決しようとする課題】従来のマスクＲＯＭで
は、ユーザがマスクＲＯＭを購入した後、ユーザ側のプ
ログラムのバグ等によるデータの誤りが見つかったとき
は、このマスクＲＯＭは廃棄しなければならない。

【０００４】しかし、このデータの誤りは数ビット程度
であることが多く、この数ビットの誤ったデータを書き
換えることができれば、このマスクＲＯＭを廃棄せずに
使用することが可能となる。

【０００５】そのため、従来から特願平７−３２０１８
２号に示すように、チップ上にマスクＲＯＭの他にユー
ザがデータを書き込むことができるメモリセルを設け、
マスクＲＯＭにおける数ビットのバグを救済することが
考えられている。

【０００６】この場合、修正したデータをそのメモリセ
ルに書き込んだ後に、再度同じアドレスのデータを書き
換える必要が生じることがある。したがって、救済用の
メモリセルはＥＥＰＲＯＭのような消去可能なセルであ
ることが望ましい。

【０００７】しかし、消去可能なセルの製造工程は、マ
スクＲＯＭより複雑であるため、製造コストが上昇して
しまう。

【０００８】本発明は、上記課題に鑑みてなされたもの
で、その目的は、マスクＲＯＭと同一の製造工程で作製
することができるメモリセルを用いて、同一のアドレス
のデータを２度以上書き換え可能な半導体記憶装置を提
供することである。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体記憶装置は、マスクＲＯＭセルアレ
イと、前記マスクＲＯＭセルアレイの誤データに対応す
るアドレスの少なくとも一部を記憶する第１のＰＲＯＭ
セルアレイと、前記第１のＰＲＯＭセルアレイに記憶さ
れるアドレスの一部に対応する１つ以上のデータ群（バ
ンク）を記憶する第２のＰＲＯＭセルアレイと、外部よ
り入力されたアドレス信号が、前記第１のＰＲＯＭセル
アレイに記憶されるアドレスと一致するか否かを検出
し、一致した場合には前記第２のＰＲＯＭセルアレイよ
り対応する１つ以上のデータ群（バンク）を読み出すデ
ータ読み出し手段とを有し、前記第１のＰＲＯＭセルア
レイに一致するアドレスが２以上記憶されていた場合に
は対応する１つ以上のデータ群（バンク）を選択して読
み出すことを特徴とする。

【００１０】また、この発明の半導体記憶装置は、マス
クＲＯＭセルアレイと、このマスクＲＯＭセルアレイに
記憶されたデータを読み出す第１の読み出し手段と、前
記マスクＲＯＭセルアレイの誤りデータに対応するアド
レスの一部を記憶する第１のＰＲＯＭセルアレイと、前
記マスクＲＯＭセルアレイの不良セルに対応するアドレ
スの一部を記憶する第２のＰＲＯＭセルアレイと、前記
第１のＰＲＯＭセルアレイに記憶されるアドレスの一部
に対応する１つ以上のデータ群を記憶する第３のＰＲＯ
Ｍセルアレイと、前記第２のＰＲＯＭセルアレイに記憶
されるアドレスの一部に対応する１つ以上のデータ群を
記憶する第４のＰＲＯＭセルアレイと、外部より入力さ
れたアドレスが、前記第１のＰＲＯＭセルアレイに記憶
されるアドレスと一致するか否かを検知する第１のアド
レス検知手段と、外部より入力されたアドレスが、前記
第２のＰＲＯＭセルアレイに記憶されるアドレスと一致
するか否かを検知する第２のアドレス検知手段と、前記
第２のアドレス検知手段が前記アドレスの一致を検知し
た場合、前記第４のＰＲＯＭセルアレイを選択するため
の信号を出力する第１の信号生成手段と、前記第１のア
ドレス検知手段が前記アドレスの一致を検知した場合、
前記第３のＰＲＯＭセルアレイを選択するための信号を
出力するとともに、前記第１の信号生成手段を非活性と
する第２の信号生成手段と、前記第３のＰＲＯＭセルア
レイより対応する１つ以上のデータ群を読み出す第２の
読み出し手段とを具備している。

【００１１】さらに、この発明の半導体記憶装置は、マ
スクＲＯＭセルアレイと、このマスクＲＯＭセルアレイ
に記憶されたデータを読み出す第１の読み出し手段と、
前記マスクＲＯＭセルアレイに含まれる不良セルのロー
方向のアドレスの一部を記憶する第１のＰＲＯＭセルア
レイと、前記マスクＲＯＭセルアレイに含まれる不良セ
ルのカラム方向のアドレスの一部を記憶する第２のＰＲ
ＯＭセルアレイと、前記第１、第２のＰＲＯＭセルアレ
イに記憶されるアドレスの一部に対応する１つ以上のデ
ータ群を記憶する第３のＰＲＯＭセルアレイと、外部よ
り入力されたアドレスが、前記第１のＰＲＯＭセルアレ
イに記憶されるアドレスと一致するか否かを検知する第
１のアドレス検知手段と、外部より入力されたアドレス
が、前記第２のＰＲＯＭセルアレイに記憶されるアドレ
スと一致するか否かを検知する第２のアドレス検知手段
と、前記第１のアドレス検知手段がアドレスの一致を検
出するとともに、前記第２のアドレス検知手段がアドレ
スの一致を検出した場合、前記第１のアドレス検知手段
の出力信号を選択する第１の選択手段と、前記第１の選
択手段の出力信号に応じて、前記第３のＰＲＯＭセルア
レイのローを選択するロー選択手段と、前記第３のＰＲ
ＯＭセルアレイのカラムを選択するカラム選択手段と、
前記第１の選択手段が前記第１のアドレス検知手段の出
力信号を選択している場合、前記カラム選択手段にカラ
ムアドレスを供給し、前記第１の選択手段が前記第２の
アドレス検知手段の出力信号を選択している場合、前記
カラム選択手段にローアドレスを供給する第２の選択手
段と、前記第３のＰＲＯＭセルアレイより対応する１つ
以上のデータ群を読み出す第２の読み出し手段とを具備
している。

【００１２】また、この発明の半導体記憶装置は、マス
クＲＯＭセルアレイと、このマスクＲＯＭセルアレイに
記憶されたデータを読み出す第１の読み出し手段と、前
記マスクＲＯＭセルアレイに含まれる誤りデータのアド
レスの一部を記憶する第１のＰＲＯＭセルアレイと、前
記マスクＲＯＭセルアレイに含まれる不良セルのロー方
向のアドレスの一部を記憶する第２のＰＲＯＭセルアレ
イと、前記マスクＲＯＭセルアレイに含まれる不良セル
のカラム方向のアドレスの一部を記憶する第３のＰＲＯ
Ｍセルアレイと、前記第１のＰＲＯＭセルアレイに記憶
されるアドレスの一部に対応する１つ以上のデータ群を
記憶する第４のＰＲＯＭセルアレイと、前記第２、第３
のＰＲＯＭセルアレイに記憶されるアドレスの一部に対
応する１つ以上のデータ群を記憶する第５のＰＲＯＭセ
ルアレイと、外部より入力されたアドレスが、前記第１
のＰＲＯＭセルアレイに記憶されるアドレスと一致する
か否かを検知する第１のアドレス検知手段と、外部より
入力されたアドレスが、前記第２のＰＲＯＭセルアレイ
に記憶されるアドレスと一致するか否かを検知する第２
のアドレス検知手段と、外部より入力されたアドレス
が、前記第３のＰＲＯＭセルアレイに記憶されるアドレ
スと一致するか否かを検知する第３のアドレス検知手段
と、前記第２のアドレス検知手段がアドレスの一致を検
出するとともに、前記第３のアドレス検知手段がアドレ
スの一致を検出した場合、前記第２のアドレス検知手段
の出力信号を選択し、前記第３のアドレス検知手段がア
ドレスの一致を検出したことを示す指示信号を生成する
第１の選択手段と、前記第１の選択手段の出力信号に応
じて、前記第５のＰＲＯＭセルアレイのローを選択する
第１のロー選択手段と、前記第１のアドレス検知手段が
アドレスの一致を検出した場合、前記第１のロー選択手
段を非活性とし、前記第４のＰＲＯＭセルアレイのロー
を選択する第２のロー選択手段と、前記第４、第５のＰ
ＲＯＭセルアレイのカラムを選択するカラム選択手段
と、前記第１の選択手段から前記指示信号が出力されて
いない場合、前記カラム選択手段にカラムアドレスを供
給し、前記第１の選択手段から前記指示信号が出力され
ている場合、前記カラム選択手段にローアドレスを供給
する第２の選択手段と、前記第４、第５のＰＲＯＭセル
アレイの選択された一方より１つ以上のデータ群を読み
出す第２の読み出し手段とを具備している。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００１４】図２は、本発明の第１の実施例のフロアプ
ランを示す。以下、同一の構成要素には同一の符号を付
し、説明を省略する。

【００１５】図２に示すように、半導体チップ１２上に
マスクＲＯＭより構成される本体メモリセルアレイ１
Ａ，１Ｂが設けられている。ロウデコーダ２は、本体メ
モリセルアレイ１Ａ，１Ｂの間に配置され、この２つの
本体メモリセルアレイにより共用される。カラムデコー
ダ３Ａ，３Ｂは、それぞれ本体メモリセルアレイ１Ａ，
１Ｂに隣接して配置されている。また、本体用センスア
ンプ４Ａ，４Ｂは、それぞれカラムデコーダ３Ａ，３Ｂ
に隣接して配置されている。

【００１６】また、半導体チップ１２上には、電気的に
データを書き換え可能なＰＲＯＭにより構成されるデー
タ記憶用のＰＲＯＭセルアレイ５Ａ，５Ｂが設けられて
いる。カラムデコーダ７Ａ，７Ｂは、それぞれＰＲＯＭ
セルアレイ５Ａ，５Ｂに隣接して配置されている。セン
スアンプ８Ａ、８Ｂはこれらカラムデコーダ７Ａ，７Ｂ
に接続されている。前記ＰＲＯＭセルアレイ５Ａ，５Ｂ
には、ユーザによりデータが書き込まれる。

【００１７】さらに、ＰＲＯＭセルアレイ５Ａ、５Ｂ間
にアドレス記憶用のＰＲＯＭセルアレイ９が配置されて
いる。論理回路１０は、ＰＲＯＭセルアレイ９に隣接し
て配置されている。

【００１８】また、図示せぬ複数のパッドが配置される
パッド領域１１Ａ、１１Ｂは、半導体チップ１２の互い
に対向する２つの縁部にそれぞれ配置されている。

【００１９】図３は、図２に示した第１の実施例に用い
られる１つのポリシリコン層を有するＰＲＯＭ（以下、
一層ＰＲＯＭと称す）を示す平面図である。図４は、図
３のＩＶ−ＩＶ線に沿う断面図であり、図５は、図３の
Ｖ−Ｖ線に沿う断面図である。図６は、一層ＰＲＯＭの
等価回路図を示している。

【００２０】なお、図３において、斜線部は一般にＳＤ
Ｇ（ソース、ドレイン、ゲート）領域と呼ばれ、その領
域にソース・ドレイン領域やゲート電極が形成される。

【００２１】半導体基板２０上には、フィールド酸化膜
２１が形成されている。半導体基板２０中にはワード線
（コントロールゲート）２２が形成されている。ワード
線は、拡散層により構成される。

【００２２】ワード線２２上には、複数のフローティン
グゲート２３が配置されている。フローティングゲート
２３は、例えばＷＳｉにより構成される。

【００２３】フローティングゲート２３の一部の直下の
半導体基板２０内には、トランジスタのチャネルが形成
されている。そのチャネルの両端の半導体基板２０内に
は、ソース・ドレイン領域２４Ａ，２４Ｂが形成されて
いる。ソース・ドレイン領域２４Ａ，２４Ｂは、拡散層
により構成されている。

【００２４】ソース・ドレイン領域２４Ａ，２４Ｂは、
ビット線２５に接続されている。

【００２５】なお、互いに隣接する一層ＰＲＯＭ Ｍ
１，Ｍ２は、ソース・ドレイン領域２４Ａ，２４Ｂを共
有している。

【００２６】この一層ＰＲＯＭをマスクＲＯＭに付加し
て設ける場合、一層ＰＲＯＭのワード線やソース・ドレ
イン領域とマスクＲＯＭのソース・ドレイン領域は同時
に形成することができ、一層ＰＲＯＭのフローティング
ゲートとマスクＲＯＭのゲートは同時に形成することが
できる。そのため、製造工程数は増加せず、コストは上
昇しない。

【００２７】以下、この一層ＰＲＯＭセルへデータを書
き込む際の動作を説明する。

【００２８】まず、データを書き込みたいセルのコント
ロールゲートに高電位ＶＰＰを供給する。コントロール
ゲートに高電位が供給されているため、フローティング
ゲートの電位も上昇する。

【００２９】次に、セルのソースを接地し、ドレインに
高電位ＶＰＰを供給する。その結果、セルのソース・ド
レイン間にホットエレクトロンが発生し、フローティン
グゲートに電子が注入される。そのため、トランジスタ
の閾値電圧が上昇する。

【００３０】また、ドレインに高電位ＶＰＰを印加しな
ければ、ホットエレクトロンは発生しない。したがっ
て、この場合、フローティングゲートに電子は注入され
ず、トランジスタの閾値電圧は変化しない。

【００３１】次に、このＰＲＯＭセルからデータを読み
出す際の動作を説明する。

【００３２】まず、データを読み出したいセルのコント
ロールゲートに通常の電源電位ＶＤＤを供給し、ソース
に例えば１Ｖを印加する。セルのフローティングゲート
に電子が注入されている場合は、閾値電圧が高いため、
ソース・ドレイン間に電流は流れない。一方、セルのフ
ローティングゲートに電子が注入されていないときは、
閾値電圧が低いため、ソース・ドレイン間に電流が流れ
る。このように、電流が流れるか否かを検出することに
より、セルに記憶されているデータを知ることができ
る。

【００３３】図１は、本発明の第１の実施例を示すブロ
ック図である。このブロック図は、図２に示した半導体
記憶装置のフロアプランにおけるデータ記憶用ＰＲＯＭ
セルアレイ５、アドレス記憶用ＰＲＯＭセルアレイ９、
カラムデコーダ７、センスアンプ８及び論理回路１０を
より詳細に示したものである。図１に示したアドレス検
知回路３１、優先順位回路３２及びプリデコーダ３３
は、図２に示したフロアプランでは論理回路１０に設け
られている。

【００３４】外部からパッドを介して供給されるアドレ
ス信号は、カラムデコーダ７、プリデコーダ３３と、図
２に示した本体メモリセルアレイ用のロウデコーダ２、
カラムデコーダ３Ａ，３Ｂに供給される。

【００３５】プリデコーダ３３は、入力されたアドレス
信号に応じて信号φ１〜φ４、Ｒ１〜Ｒ４を生成し、そ
の信号をアドレス記憶用ＰＲＯＭセルアレイ９に供給す
る。

【００３６】アドレス記憶用ＰＲＯＭセルアレイ９は、
本体メモリセルアレイ内の誤りデータのアドレスの少な
くとも一部を記憶する。

【００３７】アドレス検知回路３１は、アドレス記憶用
ＰＲＯＭセルアレイ９に記憶されたアドレスと入力され
たアドレス信号とが一致するか否かを検知し、信号ＯＨ
ＩＴ１〜ＯＨＩＴ４、信号ＯＴＰＭＯＤＥ（ＯＴＰ： O
ne Time Program ）を出力する。半導体記憶装置の例え
ば図示せぬ出力回路は、信号ＯＴＰＭＯＤＥに応じて本
体メモリセルアレイが記憶するデータあるいはデータ記
憶用ＰＲＯＭセルアレイ５が記憶するデータを外部に出
力する。

【００３８】優先順位回路３２は、信号ＯＨＩＴ１〜Ｏ
ＨＩＴ４の中から優先される信号を１つ選択し、データ
記憶用ＰＲＯＭセルアレイ５に信号ＯＴＰ１〜ＯＴＰ４
を供給する。

【００３９】データ記憶用ＰＲＯＭセルアレイ５は、本
体メモリセルアレイ内の誤りデータを訂正したデータを
記憶する。

【００４０】カラムデコーダ７は、アドレス信号に応じ
てデータ記憶用ＰＲＯＭセルアレイのカラム線を選択
し、そのデータを読み出してセンスアンプ８に出力す
る。

【００４１】センスアンプ８は、図示せぬ出力回路を介
して、読み出したデータを外部に出力する。

【００４２】図７は、図１に示した実施例に用いられる
データ記憶用ＰＲＯＭセルアレイ５とカラムデコーダ７
の回路例を示す。

【００４３】本実施例では、アドレス信号の２ビットＡ
０，Ａ１を１つの単位とし、この単位毎に本体メモリセ
ルアレイのデータを置き換える。

【００４４】カラムデコーダ７の入力端子には、アドレ
ス信号Ａ０，Ａ１、制御信号Ｃ１，Ｃ２が供給される。
カラムデコーダの４個の出力端子は、データ記憶用ＰＲ
ＯＭセルアレイ５のカラム線ＣＯＬ１〜ＣＯＬ４にそれ
ぞれ接続される。また、カラムデコーダは、高電位ＶＰ
Ｐが供給される端子と、センスアンプの入力端子と接続
された端子を有する。

【００４５】カラムデコーダ７は、アドレス信号Ａ０，
Ａ１に応じてカラム線ＣＯＬ１〜ＣＯＬ４のいずれか１
つを選択し、制御信号Ｃ１，Ｃ２に応じてデータ書き込
み時はその選択したカラム線を高電位ＶＰＰに接続し、
データ読み出し時はその選択したカラム線をセンスアン
プの入力端子に接続する。

【００４６】データ記憶用ＰＲＯＭセルアレイ５は、４
個の一層ＰＲＯＭセルからなる例えば４個のバンクＤＢ
Ｋ１〜ＤＢＫ４を有する。各バンクにおいて、第１ない
し第４の一層ＰＲＯＭセルのドレインはそれぞれカラム
ラインＣＯＬ１〜ＣＯＬ４に接続され、ソースはいずれ
も接地されている。例えば、バンクＤＢＫ１は、一層Ｐ
ＲＯＭセルＭＤ１１〜ＭＤ１４より構成され、ＰＲＯＭ
セルＭＤ１１〜ＭＤ１４のドレインはそれぞれカラムラ
インＣＯＬ１〜ＣＯＬ４に接続される。また、同一のバ
ンクの一層ＰＲＯＭのコントロールゲートは、同一のワ
ード線に接続されている。バンクＤＢＫ１〜ＤＢＫ４の
共通のワード線には、それぞれ信号ＯＴＰ１〜ＯＴＰ４
が供給される。

【００４７】図８は、図１に示した実施例に用いられる
プリデコーダ３３の動作を説明する図である。

【００４８】プリデコーダ３３の入力端子には、アドレ
ス信号の内の例えばＡ２，Ａ３，Ａ４，Ａ５が供給され
る。また、プリデコーダ３３は、アドレス信号Ａ２〜Ａ
５に応じて、８ビットの信号φ１〜φ４、Ｒ１〜Ｒ４を
出力する。

【００４９】図８Ａ及び図８Ｂは、信号φ１〜φ４、Ｒ
１〜Ｒ４と信号Ａ２〜Ａ５との関係を示す。信号Ｚは、
信号Ｘと信号Ｙの論理和となっている。例えば、信号φ
１は、／Ａ２と／Ａ３の論理和である。以下、／は反転
信号を表すものとする。

【００５０】図８から分かるように、プリデコーダ３３
の出力信号φ１〜φ４のうち常に１つのみがハイレベル
で他の信号はローレベルとなり、出力信号Ｒ１〜Ｒ４の
うち常に１つのみがハイレベルで他の信号はローレベル
となる。例えば、信号Ａ２〜Ａ５がいずれもローレベル
のときは、信号φ１と信号Ｒ１がハイレベルとなり、信
号φ２〜φ４、Ｒ２〜Ｒ４がローレベルとなる。

【００５１】なお、プリデコーダの動作論理は、図８に
示した論理に限られるものではない。

【００５２】図９は、図１に示した実施例に用いられる
アドレス記憶用ＰＲＯＭセルアレイの回路例を示す。

【００５３】アドレス記憶用ＰＲＯＭセルアレイ９は、
データ記憶用ＰＲＯＭセルアレイ５のバンク数と同じ数
のバンクより構成される。各バンクは、プリデコーダ３
３の出力信号の数と同一の数の一層ＰＲＯＭセルより構
成される。上述の例に対応させると、アドレス記憶用Ｐ
ＲＯＭセルアレイ９は、８個の一層ＰＲＯＭから構成さ
れる４個のバンクＡＢＫ１〜ＡＢＫ４を有する。

【００５４】各バンクにおいて、８個の一層ＰＲＯＭの
コントロールゲートにはそれぞれ信号φ１〜φ４、Ｒ１
〜Ｒ４が供給され、ソースはいずれも接地されている。

【００５５】例えば、バンクＡＢＫ１は、８個の一層Ｐ
ＲＯＭセルＭＡ１１〜ＭＡ１８から構成され、ＰＲＯＭ
セルＭＡ１１〜ＭＡ１８のコントロールゲートにはそれ
ぞれ信号φ１〜φ４、Ｒ１〜Ｒ４が供給される。また、
各バンクの８個の一層ＰＲＯＭセルのドレインは共通の
ドレイン線に接続されている。バンクＡＢＫ１〜ＡＢＫ
４のこの共通に接続されたドレイン線をそれぞれＭＯＨ
ＩＴ１〜ＭＯＨＩＴ４と呼ぶ。

【００５６】共通のドレイン線ＭＯＨＩＴ１〜ＭＯＨＩ
Ｔ４は、それぞれトランジスタＱ１〜Ｑ４のソースに接
続される。トランジスタＱ１〜Ｑ４のゲートには、制御
信号Ｃ１１〜Ｃ１４が供給される。トランジスタＱ１〜
Ｑ４のドレインは、トランジスタＱ５のソースに接続さ
れる。トランジスタＱ５のドレインにはアドレス書き込
み時に高電位ＶＰＰが供給され、トランジスタＱ５のゲ
ートには制御信号Ｃ１５が供給される。

【００５７】また、以下、ｎを１から４までの自然数と
して、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢ
Ｋｎとアドレス記憶用ＰＲＯＭセルアレイのバンクＡＢ
Ｋｎを合わせて、バンクｎと呼ぶことにする。

【００５８】図１０は、図１に示した実施例に用いられ
るアドレス検知回路３１と優先順位回路３２の回路例を
示す。

【００５９】アドレス検知回路３１において、トランジ
スタＱ２１〜Ｑ２４の電流経路の一端は図９に示したア
ドレス記憶用ＰＲＯＭセルアレイの共通ドレイン線ＭＯ
ＨＩＴ１〜ＭＯＨＩＴ４にそれぞれ接続されている。ト
ランジスタＱ２１〜Ｑ２４のゲートには、制御信号Ｃ２
１が供給される。トランジスタＱ２１〜Ｑ２４の電流経
路の他端は、それぞれトランジスタＱ２５〜Ｑ２８のソ
ースに接続される。トランジスタＱ２５〜Ｑ２８のドレ
インにはいずれも電源電位ＶＤＤが供給され、ゲートに
はいずれも制御信号Ｃ２２が供給される。通常、制御信
号Ｃ２１、Ｃ２２は中間電位にある。

【００６０】また、トランジスタＱ２１〜Ｑ２４の電流
経路の他端は、それぞれ例えば２段のインバータの入力
端子に接続され、この２段のインバータの出力信号はそ
れぞれ信号ＯＨＩＴ１〜ＯＨＩＴ４となる。

【００６１】さらに、ノアゲートＧ１の第１ないし第４
の入力端子には信号ＯＨＩＴ１〜ＯＨＩＴ４が供給され
る。ノアゲートＧ１の出力端子は、インバータＧ２の入
力端子に接続される。インバータＧ２の出力端子から、
信号ＯＴＰＭＯＤＥが生成される。信号ＯＴＰＭＯＤＥ
は、アドレス信号とアドレス記憶用ＰＲＯＭセルアレイ
に記憶されているアドレスとが一致するか否かを表す。
信号ＯＴＰＭＯＤＥに応じて本体メモリセルアレイが記
憶するデータあるいはデータ記憶用ＰＲＯＭセルアレイ
５が記憶するデータが半導体装置から出力される。

【００６２】優先順位回路３２は、ナンドゲートＧ３〜
Ｇ８とインバータＧ９〜Ｇ１３より構成される。インバ
ータＧ１０〜Ｇ１３は例えばレベルシフタを含み、デー
タ記憶用ＰＲＯＭセルアレイ５へのデータ書き込み時に
高電位ＶＰＰを出力する。

【００６３】図１０に示すように、ナンドゲートＧ３〜
Ｇ５の第１の入力端子にはそれぞれ信号ＯＨＩＴ２〜Ｏ
ＨＩＴ４が供給され、第２の入力端子にインバータで反
転された信号ＴＯＴＰが供給される。

【００６４】ナンドゲートＧ６の第１の入力端子には信
号ＯＨＩＴ１が供給され、第２ないし第４の入力端子は
それぞれナンドゲートＧ３〜Ｇ５の出力端子に接続され
る。

【００６５】ナンドゲートＧ７の第１の入力端子には信
号ＯＨＩＴ２が供給され、第２及び第３の入力端子はそ
れぞれナンドゲートＧ４、Ｇ５の出力端子に接続され
る。

【００６６】ナンドゲートＧ８の第１の入力端子には信
号ＯＨＩＴ３が供給され、第２の入力端子はそれぞれナ
ンドゲートＧ５の出力端子に接続される。

【００６７】インバータＧ９の入力端子には信号ＯＨＩ
Ｔ４が供給される。インバータＧ１０〜Ｇ１２の入力端
子はそれぞれナンドゲートＧ６〜Ｇ８の出力端子に接続
され、インバータＧ１３の入力端子はインバータＧ９の
出力端子に接続される。

【００６８】インバータＧ１０〜Ｇ１３の出力端子か
ら、それぞれ信号ＯＴＰ１〜ＯＴＰ４が出力される。こ
れらの信号ＯＴＰ１〜ＯＴＰ４は、前述のようにデータ
記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ１〜ＤＢＫ
４のワード線にそれぞれ供給される。

【００６９】この優先順位回路により、バンクＤＢＫ１
からバンクＤＢＫ４に優先順位が設けられる。上述の優
先順位回路では、数字の大きいバンクほど優先度が高く
なっている。例えば、バンクＤＢＫ１とバンクＤＢＫ２
では、バンクＤＢＫ２の方が優先される。

【００７０】なお、上述のアドレス記憶用ＰＲＯＭセル
アレイ９及びデータ記憶用ＰＲＯＭセルアレイ５にデー
タを書き込むために、例えばＰＲＯＭライターが用いら
れる。ＰＲＯＭライターは、例えばアドレス信号Ａ５〜
Ａ０、制御信号Ｃ１、Ｃ２、Ｃ１１〜Ｃ１５、Ｃ２１、
Ｃ２２、ＴＯＴＰ、高電位ＶＰＰ、電源電位ＶＤＤなど
を供給する。

【００７１】以下、本実施例の書き込み動作及び読み出
し動作を図１１、図１２を用いて説明する。なお、図１
１、図１２では回路の一部を省略して描いている。

【００７２】例えば本体メモリセルアレイのアドレス
“０１００１０”のデータが誤りであった場合における
ユーザによる置き換え動作について説明する。本実施例
では、アドレス信号の２ビットＡ０，Ａ１を１つの単位
として置き換えるため、マスクＲＯＭの“０１０００
０”番地から“０１００１１”番地までのデータを置き
換えなければならない。例えば、“０１００００”番地
から“０１００１１”番地のデータを１、０、１、０に
置き換える。今、アドレス記憶用ＰＲＯＭセルアレイ９
及びデータ記憶用ＰＲＯＭセルアレイ５のバンク１には
すでに他の番地のデータが書き込まれているものとす
る。

【００７３】この書き込み動作は、アドレス書き込み、
アドレスベリファイ、データ書き込み、データベリファ
イの各処理により構成される。

【００７４】まず、アドレス書き込みについて説明す
る。アドレス記憶用ＰＲＯＭセルアレイ９の例えばバン
クＡＢＫ２に、誤りデータが記憶されているアドレスの
ビットＡ５〜Ａ２を書き込む。

【００７５】すなわち、外部からアドレスパッドにアド
レス信号を入力する。このアドレス信号Ａ５〜Ａ２は
“０１００”であり、ビットＡ４はハイレベルとなり、
ビットＡ５、Ａ３、Ａ２はローレベルとなる。

【００７６】プリデコーダ３３は、図８に示した論理に
従って、Ａ５〜Ａ２よりφ１〜φ４、Ｒ１〜Ｒ４を生成
する。従って、信号φ１及び信号Ｒ２がハイレベル、信
号φ２〜φ４、Ｒ１、Ｒ３、Ｒ４がローレベルとなる。
このハイレベルの信号は、高電位ＶＰＰである。

【００７７】また、アドレス記憶用バンクＡＢＫ１〜Ａ
ＢＫ４の内の１つのバンクのドレインに高電位ＶＰＰを
供給する。例えば、制御信号Ｃ１２、Ｃ１５をハイレベ
ルとし、制御信号Ｃ１１、Ｃ１３、Ｃ１４をローレベル
として、バンクＡＢＫ２のドレインのみに高電位ＶＰＰ
を供給する。この際、アドレス検知回路３１のトランジ
スタＱ２１〜Ｑ２４は非導通状態にある。

【００７８】その結果、図１１に示すようにバンクＡＢ
Ｋ２のＰＲＯＭセルの内、セルＭＡ２１、ＭＡ２６のフ
ローティングゲートに電子が注入される。

【００７９】なお、これらの制御信号Ｃ１１〜Ｃ１５
は、例えばＲＯＭライター等から供給される外部信号に
より定まる。よって、どのバンクにデータを書き込むか
をユーザが決定することになる。

【００８０】次に、アドレスベリファイ動作について説
明する。バンクＡＢＫ２にアドレスが書き込まれたかチ
ェックを行う。

【００８１】まず、外部からアドレスパッドにバンクＡ
ＢＫ２に書き込まれたアドレスに対応するアドレス信号
を供給する。プリデコーダ３３は、信号φ１及び信号Ｒ
２をハイレベルにし、信号φ２〜φ４、Ｒ１、Ｒ３、Ｒ
４をローレベルにして出力する。

【００８２】このとき、アドレス記憶用ＰＲＯＭセルア
レイ９のトランジスタＱ１〜Ｑ５を非導通にする。ま
た、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２
８のゲートに中間電位を印加し、これらのトランジスタ
を導通させる。また、アドレス記憶用ＰＲＯＭセルアレ
イへの書き込みを防ぐため、アドレス検知回路のトラン
ジスタＱ２５〜Ｑ２８に供給される電位は、高電位ＶＰ
Ｐよりも低い電位である。

【００８３】アドレス記憶用バンクＡＢＫ２において、
メモリセルＭＡ２１、ＭＡ２６の閾値電圧が高く、それ
以外のメモリセルの閾値電圧は低い。したがって、いず
れのメモリセルもオフ状態にある。よって、バンクＡＢ
Ｋ２の共通のドレイン線ＭＯＨＩＴ２はハイレベルとな
り、信号ＯＨＩＴ２はハイレベル（Ｈ）となる。

【００８４】一方、アドレス記憶用バンクＡＢＫ１にお
いて、メモリセルＭＡ１１、ＭＡ１７の閾値電圧は高い
が、それ以外のメモリセルの閾値電圧は低い。メモリセ
ルＭＡ１６のコントロールゲートにハイレベルの信号Ｒ
２が供給されるため、メモリセルＭＡ１６がオンする。
よって、バンクＡＢＫ１の共通のドレイン線ＭＯＨＩＴ
１はローレベルとなり、信号ＯＨＩＴ１はローレベル
（Ｌ）となる。

【００８５】バンクＡＢＫ３，ＡＢＫ４においてもバン
クＡＢＫ１と同様に、信号ＯＨＩＴ３，ＯＨＩＴ４はロ
ーレベル（Ｌ）となる。

【００８６】また、図１０に示す信号ＴＯＴＰはハイレ
ベルにしておく。そのため、優先順位回路３２におい
て、信号ＯＴＰ２はハイレベル、信号ＯＴＰ１，ＯＴＰ
３，ＯＴＰ４はローレベルとなる。

【００８７】したがって、信号ＯＴＰ２がハイレベルに
なるか否かを測定することで、バンクＡＢＫ２にアドレ
スが正常に書き込まれたか否か、すなわちリダンダンシ
ーモードとなるか否かを確かめることができる。

【００８８】次に、データ記憶用ＰＲＯＭセルアレイ５
のバンクＤＢＫ２にデータを書き込む。

【００８９】この際、プリデコーダ３３、アドレス記憶
用ＰＲＯＭセルアレイ９及びアドレス検知回路３１は上
述のアドレスベリファイ時と同様に動作させる。

【００９０】まず、優先順位回路３２に供給される信号
ＴＯＴＰをローレベルにする。

【００９１】アドレス検知回路３１より、ＯＨＩＴ２は
ハイレベル、ＯＨＩＴ１，ＯＨＩＴ３，ＯＨＩＴ４はロ
ーレベルとなるので、レベルシフタＧ１０〜Ｇ１３によ
り、信号ＯＴＰ２は高電位ＶＰＰであるハイレベルとな
り、信号ＯＴＰ１、ＯＴＰ３，ＯＴＰ４はローレベルと
なる。

【００９２】また、図７に示すアドレスパッドを介して
外部からアドレス信号Ａ１，Ａ０を適切に供給し、デー
タを書き込む必要がある場合はカラム線ＣＯＬ１〜ＣＯ
Ｌ４のいずれかを選択する。次に制御信号Ｃ１をハイレ
ベル、Ｃ２をローレベルとして、選択されたカラム線に
高電位ＶＰＰを供給し、データの書き込みを行う。

【００９３】その結果、図１１に示すように、データ記
憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２にアドレス
“０１００００”〜“０１００１１”に対応するデータ
が書き込まれる。ここで、図１１に示したメモリセルＭ
Ｄ２１、ＭＤ２２、ＭＤ２３、ＭＤ２４は、それぞれア
ドレス“０１００００”、“０１００１０”、“０１０
００１”、“０１００１１”に対応している。

【００９４】次に、データベリファイについて説明す
る。

【００９５】この際、プリデコーダ３３、アドレス記憶
用ＰＲＯＭセルアレイ９及びアドレス検知回路３１は上
述のデータ書き込み時と同様に動作させる。

【００９６】図１０に示す優先順位回路３２において、
信号ＴＯＴＰをローレベルとする。また、レベルシフタ
Ｇ１０〜Ｇ１３には中間電位を出力させるようにする。
よって、信号ＯＴＰ２は中間電位となり、信号ＯＴＰ
１、ＯＴＰ３，ＯＴＰ４はローレベルとなる。

【００９７】さらに、図７に示すアドレス信号Ａ１，Ａ
０を供給し、カラム線ＣＯＬ１〜ＣＯＬ４のいずれかを
センスアンプ８に接続する。

【００９８】その結果、データ記憶用ＰＲＯＭセルアレ
イ５のバンクＤＢＫ２に書き込まれたデータがセンスア
ンプに読み出される。

【００９９】次に、バンクに書き込んだデータを再び書
き直す場合の動作を説明する。

【０１００】例えば、図１１に示したように、バンクＡ
ＢＫ１に“１０００００”番地から“１０００１１”番
地までのデータが書き込まれ、バンクＡＢＫ２に“０１
００００”番地から“０１００１１”番地までのデータ
が書き込まれており、バンクＡＢＫ２に記憶されたデー
タを再び書き換えるとする。

【０１０１】まず、上述したように、アドレス記憶用Ｐ
ＲＯＭセルアレイ９のバンクＡＢＫ３にバンクＡＢＫ２
と同一のデータを書き込む。

【０１０２】続いて、上述したように、アドレスベリフ
ァイを行う。アドレス検知回路３１の出力信号ＯＨＩＴ
２、ＯＨＩＴ３がハイレベルとなる。信号ＴＯＴＰがハ
イレベルであるため、優先順位回路３２の出力信号ＯＴ
Ｐ２、ＯＴＰ３がハイレベルとなる。よって、バンク２
及びバンク３がＯＴＰモードとなることが確認される。

【０１０３】次に、上述したように、データ記憶用ＰＲ
ＯＭセルアレイ５のバンクＤＢＫ３に修正したデータを
書き込む。この場合、信号ＴＯＴＰがローレベルである
ので、優先順位回路３２はバンク間の順位付けを行う。
その結果、信号ＯＴＰ３はハイレベルとなり、信号ＯＴ
Ｐ２はローレベルとなる。これにより、図１２に示すよ
うに、データ記憶用ＰＲＯＭセルアレイのバンクＤＢＫ
３にデータが書き込まれる。

【０１０４】続いて、上述したものと同様にして、デー
タベリファイを行う。

【０１０５】次に、本実施例の読み出し動作を説明す
る。例えば、“０１００１０”番地のデータを読み出す
とする。

【０１０６】このアドレス信号は、アドレスバスを介し
てプリデコーダ３３及びカラムデコーダ７に供給され
る。

【０１０７】プリデコーダ３３は、信号φ１、Ｒ２をハ
イレベルにし、その他の出力信号をローレベルにして出
力する。

【０１０８】アドレス記憶用ＰＲＯＭセルアレイ９のト
ランジスタＱ１〜Ｑ５はオフしている。また、アドレス
検知回路３１のトランジスタＱ２１〜Ｑ２８はオンし、
トランジスタＱ２４〜Ｑ２８のドレインに電源電位ＶＤ
Ｄが供給されている。

【０１０９】したがって、アドレス検知回路３１の出力
信号ＯＨＩＴ２，ＯＨＩＴ３はハイレベルであり、信号
ＯＨＩＴ１，ＯＨＩＴ４はローレベルとなる。

【０１１０】よって、信号ＯＴＰＭＯＤＥはハイレベル
となる。その結果、本体メモリセルアレイが記憶するデ
ータの出力は停止され、データ記憶用ＰＲＯＭセルアレ
イが記憶するデータが外部に出力されるようになる。

【０１１１】また、信号ＴＯＴＰをハイレベルとする。
この結果、優先順位回路３２の出力信号ＯＴＰ３がハイ
レベルとなり、その他の信号ＯＴＰ１，ＯＴＰ２，ＯＴ
Ｐ４はローレベルとなる。

【０１１２】したがって、データ記憶用ＰＲＯＭセルア
レイ５において、バンクＤＢＫ３のコントロールゲート
のみがハイレベルとなる。バンクＤＢＫ２のコントロー
ルゲートはローレベルであるため、バンク２に記憶され
た同一アドレスのデータは読み出されない。

【０１１３】また、カラムデコーダ７において、アドレ
ス信号Ａ１、Ａ０はそれぞれ“１”、“０”である。そ
の結果、メモリセルＭＤ３２が保持するデータがセンス
アンプ８に読み出される。

【０１１４】このように、本実施例では、マスクＲＯＭ
の同一のアドレスのデータを二度以上書き換えるとき、
新たなＰＲＯＭセルに新たなデータを書き込み、以前の
データを保持するＰＲＯＭセルからデータを読み出すこ
とができないようにする。その結果、見かけ上、データ
の消去及び書き換えが可能となり、擬似的にＥＥＰＲＯ
Ｍと同様の機能を実現することができる。

【０１１５】また、このＰＲＯＭセルは一層ＰＲＯＭで
あるため、マスクＲＯＭと同一の製造工程で作製でき
る。そのため、製造コストはほとんど上昇しない。

【０１１６】図１３は、本発明の第２の実施例を示すも
のであり、優先順位回路の変形例を示している。

【０１１７】第２の実施例は、優先順位回路３４をトラ
ンジスタＱ３１〜Ｑ３６で構成している。それ以外は、
第１の実施例と同様の構成である。

【０１１８】この優先順位回路３４において、アドレス
検知回路３１の出力信号ＯＨＩＴ２は、トランジスタＱ
３１のゲートに供給される。アドレス検知回路３１の出
力信号ＯＨＩＴ３は、トランジスタＱ３２、Ｑ３４のゲ
ートに供給される。アドレス検知回路３１の出力信号Ｏ
ＨＩＴ４は、トランジスタＱ３３、Ｑ３５、Ｑ３６のゲ
ートに供給される。また、トランジスタＱ３１〜Ｑ３３
のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９の
バンクＡＢＫ１の共通のドレイン線ＭＯＨＩＴ１に接続
される。トランジスタＱ３４、Ｑ３５のドレインは、ア
ドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ２の
共通のドレイン線ＭＯＨＩＴ２に接続される。トランジ
スタＱ３６のドレインは、アドレス記憶用ＰＲＯＭセル
アレイ９のバンクＡＢＫ３の共通のドレイン線ＭＯＨＩ
Ｔ３に接続される。さらに、トランジスタＱ３１〜Ｑ３
６のソースは接地されている。

【０１１９】この優先順位回路３４は、アドレス検知回
路３１により入力アドレス信号と一致していると判断さ
れたバンクの中で、最も優先度が高いバンク以外のバン
クの共通のドレイン線をローレベルにする。その結果、
最も優先度の高いバンクのデータのみがデータ記憶用Ｐ
ＲＯＭセルアレイから読み出される。

【０１２０】第２の実施例では、マスクＲＯＭと同一の
製造工程で作製できる一層ＰＲＯＭセルを用いて、擬似
的にＥＥＰＲＯＭと同様の効果を得ることができる。

【０１２１】また、第２の実施例の優先順位回路は、図
１０に示した優先順位回路よりも少ない素子で構成する
ことができる。そのため、バンクの数が多い場合、優先
順位回路の占める面積をより小さくすることが可能とな
る。

【０１２２】図１４は、本発明の第３の実施例を示して
いる。第３の実施例は、第１及び第２の実施例における
優先順位回路に代えてディスイネーブル回路３５を用い
ている。それ以外の構成は、第１の実施例と同様であ
る。

【０１２３】ディスイネーブル回路３５は、ＰＲＯＭセ
ルアレイ５、９のバンク数と同一の数の一層ＰＲＯＭセ
ルＭ１１〜Ｍ１４を有する。ＰＲＯＭセルＭ１１〜Ｍ１
４のコントロールゲートは共通の線Ｃ３１に接続され
る。また、ＰＲＯＭセルＭ１１〜Ｍ１４のドレインは、
例えば図９に示したトランジスタＱ１〜Ｑ５と同様の回
路よりなる書き込み回路の出力端子Ｃ３２〜Ｃ３５に接
続される。

【０１２４】また、ＰＲＯＭセルＭＡ１１〜ＭＡ１４の
ドレインは、それぞれトランジスタＱ４１〜Ｑ４４の電
流経路の一端に接続される。トランジスタＱ４１〜Ｑ４
４のゲートには、制御信号Ｃ３６が供給される。トラン
ジスタＱ４１〜Ｑ４４の電流経路の他端は、それぞれト
ランジスタＱ４５〜Ｑ４８のソースに接続される。トラ
ンジスタＱ４５〜Ｑ４８のドレインにはいずれも電源電
位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ３
７が供給される。制御信号Ｃ３６、Ｃ３７は、通常、中
間電位にある。

【０１２５】さらに、トランジスタＱ４１〜Ｑ４４の電
流経路の他端はそれぞれ例えば２段のインバータの入力
端子に接続される。この２段のインバータの出力信号は
それぞれノアゲートＧ２１〜Ｇ２４の第１の入力端子に
供給される。ノアゲートＧ２１〜Ｇ２４の第２の入力端
子には信号ＯＨＩＴ１〜ＯＨＩＴ４の反転信号が供給さ
れる。ノアゲートＧ２１〜Ｇ２４の出力信号は、信号Ｏ
ＴＰ１〜ＯＴＰ４となり、データ記憶用ＰＲＯＭセルア
レイ５のワード線にそれぞれ供給される。

【０１２６】以下、第３の実施例の動作について説明す
る。

【０１２７】まず、バンク１にデータを書き込む。すな
わちアドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢ
Ｋ１及びデータ記憶用ＰＲＯＭセルアレイ５のバンクＤ
ＢＫ１にデータを書き込む。

【０１２８】次に、バンクＤＢＫ１に記憶されたデータ
をさらに書き換える場合、ディスイネーブル回路３５の
ＰＲＯＭセルＭ１１に書き込みを行い、その閾値電圧を
高くする。続いて、例えばバンク２にアドレスと新たに
書き込みたいデータを記憶させる。

【０１２９】データ読み出し時、バンク１及びバンク２
に記憶されたアドレスが入力されると、アドレス検知回
路３１の出力信号ＯＨＩＴ１、ＯＨＩＴ２はいずれもハ
イレベルとなる。

【０１３０】また、データ読み出しの際、ディスイネー
ブル回路３５の共通のコントロールゲート線Ｃ３１に電
源電位ＶＤＤが供給される。また、トランジスタＱ４１
〜Ｑ４８は導通している。よって、メモリセルＭ１１、
Ｍ１２はそれぞれオフ状態、オン状態にあり、ノアゲー
トＧ２１、Ｇ２２の第１の入力端子はそれぞれハイレベ
ル、ローレベルになる。

【０１３１】したがって、ナンドゲートＧ２１の出力信
号ＯＴＰ１はローレベル、ナンドゲートＧ２２の出力信
号ＯＴＰ２はハイレベルとなり、バンク１は非選択とな
る。これによりバンク２に書き込んだデータのみが選択
され、読み出される。

【０１３２】バンク３、バンク４にはバンク１、バンク
２と同じアドレスのデータを再度書き込んでデータを置
き換えてもよいし、他のアドレスのデータを書き込んで
データを置き換えてもよい。

【０１３３】第３の実施例では、第１の実施例と同様
に、マスクＲＯＭと同一の製造工程で作製できる一層Ｐ
ＲＯＭセルを用いて、擬似的にＥＥＰＲＯＭと同様の効
果を得ることができる。

【０１３４】上述の第１及び第２の実施例のように、バ
ンク毎に優先順位を与える方式では、ユーザが使用した
バンク名を覚えておかなくてはならない。このような面
倒を避けるには、書き込むバンクの順番を自動的に規定
し、一番はじめに書き込みに使用するバンクがバンク１
であり、次に書き込みに使用するバンクがバンク２とな
るような手段をさらに設ける必要がある。

【０１３５】図１５は、このような自動バンク指定回路
の回路例を示す。この回路は、上述の第１及び第２の実
施例に付加されるものである。

【０１３６】図１５に示すように、トランジスタＱ５１
のドレインに高電位ＶＰＰが供給され、ゲートに制御信
号Ｃ４１が供給される。トランジスタＱ５１のソース
は、トランジスタＱ５２〜Ｑ５４のドレインに接続され
る。トランジスタＱ５２〜Ｑ５４のソースは、それぞれ
ＰＲＯＭセルＭ２１〜Ｍ２３のドレインに接続される。

【０１３７】ＰＲＯＭセルＭ２１〜Ｍ２３は、上述の一
層ＰＲＯＭにより構成される。ＰＲＯＭセルＭ２１〜Ｍ
２３のコントロールゲートは、共通の線Ｃ４２に接続さ
れる。

【０１３８】線Ｃ４２には、例えばチップイネーブル信
号ＣＥの反転信号がレベルシフタを介して供給される。
また、ＰＲＯＭセルＭ２１〜Ｍ２３のソースは接地され
る。

【０１３９】ＰＲＯＭセルＭ２１〜Ｍ２３のドレイン
は、それぞれトランジスタＱ５５〜Ｑ５７の電流経路の
一端に接続される。トランジスタＱ５５〜Ｑ５７のゲー
トには、制御信号Ｃ４３が供給される。トランジスタＱ
５５〜Ｑ５７の電流経路の他端は、それぞれトランジス
タＱ５８〜Ｑ６０のソースに接続される。トランジスタ
Ｑ５８〜Ｑ６０のドレインにはいずれも電源電位ＶＤＤ
が供給され、ゲートにはいずれも制御信号Ｃ４４が供給
される。制御信号Ｃ４３、Ｃ４４は、通常、中間電位に
ある。

【０１４０】さらに、トランジスタＱ５５〜Ｑ５７の電
流経路の他端はそれぞれインバータＧ３１、Ｇ３３、Ｇ
３５の入力端子に接続される。インバータＧ３１、Ｇ３
３、Ｇ３５の出力端子は、それぞれインバータＧ３２、
Ｇ３４、Ｇ３６の入力端子に接続される。

【０１４１】ナンドゲートＧ３７において、第１ないし
第３の入力端子はそれぞれインバータＧ３２、Ｇ３４、
Ｇ３６の出力端子に接続される。ナンドゲートＧ３７の
出力端子はインバータＧ３８の入力端子に接続される。

【０１４２】ナンドゲートＧ３９において、第１ないし
第３の入力端子はそれぞれインバータＧ３１、Ｇ３４、
Ｇ３６の出力端子に接続される。ナンドゲートＧ３９の
出力端子はインバータＧ４０の入力端子に接続される。

【０１４３】ナンドゲートＧ４１において、第１ないし
第３の入力端子はそれぞれインバータＧ３１、Ｇ３３、
Ｇ３６の出力端子に接続される。ナンドゲートＧ４１の
出力端子はインバータＧ４２の入力端子に接続される。

【０１４４】ナンドゲートＧ４３において、第１ないし
第３の入力端子はそれぞれインバータＧ３１、Ｇ３３、
Ｇ３５の出力端子に接続される。ナンドゲートＧ４３の
出力端子はインバータＧ４４の入力端子に接続される。

【０１４５】インバータＧ４４、Ｇ４２、Ｇ４０、Ｇ３
８の出力端子は、例えば図９に示したアドレス記憶用Ｐ
ＲＯＭセルアレイ９の書き込み回路を構成するトランジ
スタＱ１〜Ｑ４のゲートにそれぞれ接続される。

【０１４６】また、インバータＧ４０、Ｇ４２、Ｇ４４
の出力端子は、それぞれトランジスタＱ５２、Ｑ５３、
Ｑ５４のゲートに接続される。

【０１４７】以下、この自動バンク指定回路の動作につ
いて説明する。

【０１４８】バンク１ないしバンク４に何らデータが書
き込まれていないとき、自動バンク指定回路のＰＲＯＭ
セルＭ２１〜Ｍ２３の閾値電圧は低いままである。その
ため、信号Ｃ１１のみがハイレベルであり、アドレス記
憶用ＰＲＯＭセルアレイ９のバンク１が指定される。信
号Ｃ１２〜Ｃ１４はローレベルにある。

【０１４９】その後、アドレス記憶用ＰＲＯＭセルアレ
イ９及びデータ記憶用ＰＲＯＭセルアレイ５にデータを
書き込む場合、信号Ｃ１１がハイレベルにあるため、バ
ンク１にデータが書き込まれる。

【０１５０】バンク１へのデータの書き込みが終わる
と、制御信号Ｃ４１をハイレベルにする。信号Ｃ１１の
みがハイレベルにあるため、トランジスタＱ５４を介し
てＰＲＯＭセルＭ２３のドレインに高電位ＶＰＰが印加
される。同時にＰＲＯＭセルＭ２３のコントロールゲー
トに高電位ＶＰＰを印加する。その結果、ＰＲＯＭセル
Ｍ２３のフローティングゲートに電子が注入され、その
閾値電圧は高くなる。このＰＲＯＭセルへの書き込み
は、次のバンクへデータを書き始める前に行わなければ
ならない。

【０１５１】ＰＲＯＭセルＭ２３の閾値電圧が高くなる
と、信号Ｃ１２がハイレベルとなり、信号Ｃ１１、Ｃ１
３、Ｃ１４はローレベルとなる。よって、自動バンク指
定回路は、バンク２を指定することになる。

【０１５２】以下、同様にしてバンク２の書き込み後
は、ＰＲＯＭセルＭ２２にデータを書き込み、信号Ｃ１
３のみをハイレベルにする。バンク３の書き込み後も同
様である。

【０１５３】このように、自動バンク指定回路を設ける
ことにより、ユーザが使用したバンクを覚えておかなく
ても、優先順位の高いバンクにデータを書き込むことが
できる。

【０１５４】なお、上述の実施例でバンクは４個設けら
れているが、これに限られるものではない。

【０１５５】また、上述の実施例では、アドレスＡ０，
Ａ１を単位としてマスクＲＯＭのデータを置き換えてい
るが、これに限られるものではない。アドレスのすべて
のビットをアドレス記憶用ＰＲＯＭセルアレイに記憶さ
せ、マスクＲＯＭのデータを１ビット単位で置き換えて
もよい。

【０１５６】次に、この発明の第４の実施例について説
明する。第４の実施例は、ＰＲＯＭセルによりユーザデ
ータのバグを修復可能とするとともに、製造時に生じた
不良セルの置き換えも可能としている。

【０１５７】図１６は、半導体記憶装置の全体的な構成
を示している。図１６において、ＭＲＯＭ（マスクＲＯ
Ｍ）セルアレイ５１、５２には、それぞれローデコーダ
５３、５４、カラムデコーダ５５、５６が接続されてい
る。前記ローデコーダ５３、５４にはロープリデコーダ
５７が接続され、前記カラムデコーダ５５、５６にはカ
ラムプリデコーダ５８が接続されている。前記ロープリ
デコーダ５７にはアドレス信号Ａ５〜Ａ１１が供給さ
れ、カラムプリデコーダ５８にはアドレス信号Ａ１〜Ａ
４が供給されている。前記ＭＲＯＭセルアレイ５１、５
２のメモリセルは、前記ローデコーダ５３、５４、カラ
ムデコーダ５５、５６、ロープリデコーダ５７、カラム
プリデコーダ５８により選択される。カラムデコーダ５
５、５６にはセンスアンプ５９、６０がそれぞれ接続さ
れている。前記選択されたメモリセルから読み出された
データはセンスアンプ５９、６０を介して出力される。
これらセンスアンプ５９、６０にはアドレス信号Ａ０及
び図示せぬチップイネーブル信号が供給されている。

【０１５８】一方、この半導体記憶装置は、ユーザが書
換え可能なデータ記憶用ＰＲＯＭセルアレイとしてのＯ
ＴＰＰＲＯＭセルアレイ６１、６２、及び冗長系のＰＲ
ＯＭセルアレイとしてのＲ／ＤＰＲＯＭ６３、６４を有
している。ＯＴＰＰＲＯＭセルアレイ６１、６２は、ユ
ーザモード時に書換えられ、Ｒ／ＤＰＲＯＭ６３、６４
は、不良セル書換えモード時に書換えられる。

【０１５９】この実施例では、説明を簡単化するため、
前記ＭＲＯＭセルアレイ５１、５２のロー方向をアドレ
スＡ０〜Ａ５により選択される６４セル、カラム方向を
アドレスＡ６〜Ａ１１により選択される６４セルとし、
各ＭＲＯＭセルアレイは２Ｉ／Ｏ構成とされ、全体で４
Ｉ／Ｏとする。

【０１６０】前記ＭＲＯＭセルアレイに不良セルが有る
場合、各ＭＲＯＭセルアレイの１ワード線（１２８セ
ル）が、前記Ｒ／ＤＰＲＯＭにより置き換えられる。こ
の置き換えの単位の中にはアドレスＡ０〜Ａ５により選
択される全セルと同じアレイ内の２Ｉ／Ｏを含んでい
る。ユーザによりデータを書き換える場合、両ＭＲＯＭ
セルアレイの１ワード線づつ（２５６セル）を１単位と
して書き換えられる。この単位の中には、アドレスＡ０
〜Ａ５により選択される全セルと、４Ｉ／Ｏを含んでい
る。すなわち、不良セルの置き換えの場合、アレイ毎
（２Ｉ／Ｏ）にメモリセルを置き換え、ユーザによる書
き換えは、４Ｉ／Ｏ毎にメモリセルを置き換える。ま
た、不良セルの置き換えの場合、１つのＲ／ＤＰＲＯＭ
アレイにおいて選択されるワード線の数は４本であり、
ユーザによる書き換えの場合、両ＴＯＰＰＲＯＭセルア
レイにおいて、４本づつ計８本のワード線が選択され
る。

【０１６１】前記ＯＴＰＰＲＯＭセルアレイ６１、６
２、及びＲ／ＤＰＲＯＭ６３、６４には、所謂スペアロ
ーデコーダとしてのＲ／Ｄローデコーダ６５、６６と、
Ｒ／Ｄカラムデコーダ６７、６８が接続されている。Ｒ
／Ｄカラムデコーダ６７、６８は前記カラムプリデコー
ダ５８に接続されている。ＯＴＰＰＲＯＭセルアレイ６
１、６２のメモリセルは、これらＲ／Ｄローデコーダ６
５、６６と、Ｒ／Ｄカラムデコーダ６７、６８により選
択される。Ｒ／Ｄローデコーダ６５、６６には、高電位
ＶＰＰ、アドレス信号Ａ０、Ａ５、及び信号ＴＯＴＰ、
ＴＲＤが供給されている。

【０１６２】ＯＴＰ，Ｒ／Ｄプリデコーダ６９には、ア
ドレス信号Ａ６〜Ａ１１、高電位ＶＰＰが供給されてい
る。このＯＴＰ，Ｒ／Ｄプリデコーダ６９は、ＯＴＰア
ドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用
ＰＲＯＭセル７１が接続されている。このＯＴＰ，Ｒ／
Ｄプリデコーダ６９は出力部に後述するレベルシフト回
路を有している。

【０１６３】ＯＴＰアドレス記憶用ＰＲＯＭセル７０は
前記ＯＴＰＰＲＯＭセルアレイ６１、６２のローアドレ
スを記憶し、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１は
Ｒ／ＤＰＲＯＭセルアレイ６３、６４のローアドレスを
記憶する。これらＯＴＰアドレス記憶用ＰＲＯＭセル７
０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１には書込負
荷回路７２が接続されている。この書込負荷回路７２に
はアドレス信号Ａ０〜Ａ２、高電位ＶＰＰ、チップイネ
ーブル信号ＣＥ，後述する信号ＴＯＴＰ、ＴＲＤ、ＷＲ
ＩＴＥが供給されている。この書込負荷回路７２は、ア
ドレスの書込み時に選択されたメモリセルに高電圧を供
給する。

【０１６４】前記ＯＴＰアドレス記憶用ＰＲＯＭセル７
０の出力端にはアドレス検知回路７３が接続され、Ｒ／
Ｄアドレス記憶用ＰＲＯＭセル７１の出力端にはアドレ
ス検知回路７４が接続されている。アドレス検知回路７
３はデータの読み出し時にＯＴＰアドレス記憶用ＰＲＯ
Ｍセル７０からアドレス信号が出力されているか否かを
検知し、アドレス検知回路７４はＲ／Ｄアドレス記憶用
ＰＲＯＭセル７１からアドレス信号が出力されているか
否かを検知する。

【０１６５】アドレス検知回路７３の出力端にはＯＴＰ
優先回路７５が接続され、アドレス検知回路７４の出力
端にはＲ／Ｄイネーブル回路７６が接続されている。前
記ＯＴＰ優先回路７５は、アドレス検知回路７３の出力
信号の内から最新に更新されたアドレスを選択し、これ
を信号ＯＴＰ１〜４として前記Ｒ／Ｄローデコーダ６
５、６６に供給する。これとともに、ユーザモードであ
ることを示す信号ＯＴＰＭＯＤを発生し、Ｒ／Ｄイネー
ブル回路７６に供給する。Ｒ／Ｄイネーブル回路７６
は、アドレス検知回路７４の出力信号に応じて、Ｒ／Ｄ
ＰＲＯＭセルアレイ６３を選択するための信号ＲＤ１Ｌ
〜ＲＤ４ＬをＲ／Ｄローデコーダ６５に供給し、Ｒ／Ｄ
ＰＲＯＭセルアレイ６４を選択するための信号ＲＤ１Ｒ
〜ＲＤ４ＲをＲ／Ｄローデコーダ６６に供給する。ま
た、ユーザモードの場合、ＯＴＰ優先回路７５から供給
される信号ＯＴＰＭＯＤに応じて、信号ＲＤ１Ｒ〜ＲＤ
４Ｒ、信号ＲＤ１Ｌ〜ＲＤ４Ｌの出力を禁止する。これ
により、データの読み出し時にユーザが書き込んだデー
タが優先して読み出される。

【０１６６】前記Ｒ／Ｄカラムデコーダ６７、６８に
は、書込用負荷回路を有するＲ／Ｄセンスアンプ７７、
７８が接続されている。これらＲ／Ｄカラムデコーダ６
７、６８には、高電位ＶＰＰ及びチップイネーブル信号
ＣＥがそれぞれ供給されている。このＲ／Ｄセンスアン
プ７７の出力端は前記センスアンプ５９の出力端ととも
に切替回路７９の入力端に接続され、Ｒ／Ｄセンスアン
プ７８の出力端は前記センスアンプ６０の出力端ととも
に切替回路８０の入力端に接続される。これら切替回路
７９、８０は通常の読み出し時にセンスアンプ５９、６
０の出力信号を選択し、ユーザモード、及びリダンダン
シーモード時に、前記Ｒ／Ｄイネーブル回路７６から出
力される信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬに応じて、前
記Ｒ／Ｄセンスアンプ７７、７８の出力信号を選択す
る。前記切替回路７９、８０の出力端は出力バッファ８
１を介してパッド８２に接続されている。この出力バッ
ファ８１には出力イネーブル信号／ＯＥ及びチップイネ
ーブル信号ＣＥが供給されている。したがって、ＭＲＯ
Ｍセルアレイ５１、５２、又はＯＴＰＲＰＲＯＭセルア
レイ６１、６２、並びにＲ／ＤＰＲＯＭセルアレイ６
３、６４から読み出されたデータは、出力イネーブル信
号／ＯＥ及びチップイネーブル信号ＣＥに応じて出力バ
ッファ８１を介してパッド８２に出力される。

【０１６７】前記パッド８２はデータ入力回路８３を介
して前記Ｒ／Ｄセンスアンプ７７、７８に接続されてい
る。パッド８２に供給されたデータは、データ入力回路
８３を介して前記Ｒ／Ｄセンスアンプ７７、７８に供給
される。

【０１６８】データ書込用デコーダ８４は前記Ｒ／Ｄロ
ーデコーダ６５、６６に接続されている。このデータ書
込用デコーダ８４には前記信号ＷＲＩＴＥ、ＴＯＴＰ、
ＴＲＤ、アドレス信号Ａ６、Ａ７が供給されている。こ
のデータ書込用デコーダ８４はデータの書込み時に前記
各信号に基づいて信号ＳＢＡＮＫ１〜ＳＢＡＮＫ４を生
成し、前記Ｒ／Ｄローデコーダ６５、６６に供給する。
したがって、データの書込み時には前記ＯＴＰアドレス
記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯ
Ｍセル７１を使用せず、データ書込用デコーダ８４、前
記Ｒ／Ｄローデコーダ６５、６６によりＯＴＰＰＲＯＭ
セルアレイ６１、６２、Ｒ／ＤＰＲＯＭセルアレイ６
３、６４が選択される。

【０１６９】図１７は、図１６に示す前記ＭＲＯＭ５
１、５２の１Ｉ／Ｏを示し、図１８は図１７中の１ブロ
ックの構成を示している。図１７に示すように、１Ｉ／
Ｏは１６個のブロックによって構成され、図１８に示す
ように、１ブロックは１６個のバンクによって構成され
ている。図１７、図１８に示すように、ロー方向のバン
ク及びブロックは、アドレス信号Ａ１〜Ａ４を用いて選
択され、カラム方向のバンク、及びブロックはアドレス
信号Ａ８〜Ａ１１を用いて選択される。

【０１７０】図１９Ａは、図１８に示す１バンクの回路
構成を示し、図１９Ｂはワード線の選択論理を示してい
る。図１９Ａに示す回路において、１バンクはロー方向
に配置された４セル、カラム方向に配置された４セルに
よって構成されている。カラムデコーダ５５（５６）に
より１本のビット線と隣り合った２本のカラム線が選択
され、ビット線はセンスアンプ５９（６０）に接続され
る。カラム線のうちの一方には接地電位ＶＳＳが供給さ
れ、他方にはセンスアンプに供給される電位と同じ中間
電位が供給される。この実施例において、センスアンプ
５９（６０）はカラム線の接地電位ＶＳＳと中間電位を
選択するために、アドレス信号Ａ０を使用している。

【０１７１】さらに、ローデコーダ５３（５４）の出力
信号ＳＧＵ、ＳＧＤのうちの一方がハイレベル“Ｈ”、
他方がローレベル“Ｌ”となることにより、図中のバン
クのロー方向４セルのうちの１セルが選択される。この
実施例では、この選択にアドレス信号Ａ５を使用してい
る。カラム方向は、アドレス信号Ａ６、Ａ７により１本
のワード線が選択される。上記のようにして、アドレス
信号が供給されると、ＭＲＯＭ内の１セルが選択され
る。

【０１７２】図２０は、前記ＯＴＰアドレス記憶用ＰＲ
ＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１
の構成を示している。ＭＲＯＭ５１、５２はアドレス信
号Ａ０〜Ａ５までを１単位としているため、ＯＴＰ、Ｒ
／Ｄプリデコーダ６９、ＯＴＰアドレス記憶用ＰＲＯＭ
セル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１はア
ドレス信号Ａ６〜Ａ１１のみ記憶すればよい。

【０１７３】ＯＴＰアドレス記憶用ＰＲＯＭセル７０
は、１２行×４列のＰＲＯＭセルによって構成され、Ｒ
／Ｄアドレス記憶用ＰＲＯＭセル７１は１２行×８列の
ＰＲＯＭセルによって構成されている。すなわち、ＯＴ
ＰＰＲＯＭセルアレイ６１、６２は前述したようにＭＲ
ＯＭ５１、５２の４Ｉ／Ｏを同一のアドレスで置き換え
るため、救済本数と同数の４列が配置される。また、Ｒ
／ＤＰＲＯＭセルアレイ６３、６４は、各ＭＲＯＭ５
１、５２の２Ｉ／Ｏづつを同一のアドレスで置き換える
ため、８列が配置されている。

【０１７４】ＯＴＰ、Ｒ／Ｄプリデコーダ６９の出力信
号を送出するプリデコード線ＷＷＬ１〜ＷＷＬ４、ＷＳ
Ｇ１〜ＷＳＧ４、ＷＰＲ１〜ＷＰＲ４は、ＯＴＰアドレ
ス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲ
ＯＭセル７１に配置されたワード線に接続されている。
ＯＴＰアドレス記憶用ＰＲＯＭセル７０において、各Ｐ
ＲＯＭセルのドレインは各ドレイン線ＭＯＨＩＴ１〜Ｍ
ＯＨＩＴ４に共通接続され、Ｒ／Ｄアドレス記憶用ＰＲ
ＯＭセル７１において、各ＰＲＯＭセルのドレインは各
ドレイン線ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩ
Ｔ１Ｌ〜ＭＲＨＩＴ４Ｌに共通接続されている。

【０１７５】前記ＯＴＰ、Ｒ／Ｄプリデコーダ６９は、
図２１に示すテーブルに従ってプリデコード線ＷＷＬ１
〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４、ＷＰＲ１〜ＷＰＲ４
を選択する。

【０１７６】図２２は、アドレス検知回路７３、７４を
示している。ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４、
ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜Ｍ
ＲＨＩＴ４Ｌはトランジスタ７３ａ〜７３ｄ、トランジ
スタ７４ａ〜７４ｈを介してインバータ７３ｅ〜７３
ｈ、７４ｉ〜７４ｐの入力端に接続されている。トラン
ジスタ７３ａ〜７３ｄ、トランジスタ７４ａ〜７４ｈの
ゲートにはデータの読み出し時に中間電位が供給され、
データの書き込み時に接地電位ＶＳＳが供給される。イ
ンバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの入力端と電
源ＶＤＤが供給される端子との間にはトランジスタ７３
ｉ〜７３ｌ、７４ｑ〜７４ｘが接続されている。これら
トランジスタ７３ｉ〜７３ｌ、７４ｑ〜７４ｘのゲート
には中間電位が供給されている。インバータ７３ｅ〜７
３ｈ、７４ｉ〜７４ｐの出力端からは信号ＯＨＩＴ１Ｂ
〜ＯＨＩＴ４Ｂ、ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲ、Ｒ
ＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬが出力される。

【０１７７】図２３は、アドレス検知回路７３、７４の
動作を示すものであり、図２２の要部を示している。バ
ンク１はアドレスの不一状態を示している。すなわち、
プリデコード線ＷＷＬ１により選択されるＰＲＯＭセル
の閾値電圧が高く設定され、プリデコード線ＷＳＧ１、
ＷＰＲ１により選択されるＰＲＯＭセルの閾値電圧が低
く設定されている。このため、プリデコード線ＷＳＧ
１、ＷＰＲ１により選択されるＰＲＯＭセルはオンし、
ドレイン線ＭＯＨＩＴ１の電位はローレベルとなる。し
たがって、インバータ７３ｅの出力信号ＯＨＩＴ１Ｂは
ハイレベルとなる。

【０１７８】一方、バンク２はアドレス一致状態を示し
ている。すなわち、プリデコード線ＷＷＬ１、ＷＳＧ
１、ＷＰＲ１により選択されるＰＲＯＭセルの閾値電圧
が全て高く設定されている。このため、プリデコード線
ＷＷＬ１、ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯ
Ｍセルはいずれもオフし、ドレイン線ＭＯＨＩＴ２の電
位はハイレベルとなる。したがって、インバータ７３ｆ
の出力信号ＯＨＩＴ２Ｂはローレベルとなり、ＯＴＰＰ
ＲＯＭセルアレイ６１、６２が選択状態となる。

【０１７９】図２４は、ＯＴＰ優先回路７５を示してい
る。アドレス検知回路７３の出力信号ＯＨＩＴ１Ｂ〜Ｏ
ＨＩＴ４Ｂは、ノアゲート７５ａ〜７５ｄの一方入力端
に供給される。これらノアゲート７５ａ〜７５ｄの他方
入力端には信号ＷＲＩＴＥが供給される。これらノアゲ
ート７５ｂ、７５ｃ、７５ｄの出力端は優先回路７５ｅ
を構成するナンドゲート７５ｆ〜７５ｈの一方入力端に
供給される。これらナンドゲート７５ｆ〜７５ｈの他方
入力端にはインバータ７５ｑを介して信号ＴＯＴＰが供
給される。ナンドゲート７５ｉの複数の入力端には前記
ノアゲート７５ａの出力端、ナンドゲート７５ｆ〜７５
ｈの出力端が接続される。ナンドゲート７５ｊの複数の
入力端には前記ノアゲート７５ｂの出力端、ナンドゲー
ト７５ｇ、７５ｈの出力端が接続される。ナンドゲート
７５ｋの複数の入力端には前記ノアゲート７５ｃの出力
端、ナンドゲート７５ｈの出力端が接続される。インバ
ータ７５ｌの入力端には前記ノアゲート７５ｄの出力端
が接続される。ナンドゲート７５ｉ、７５ｊ、７５ｋ、
インバータ７５ｌの出力端はインバータ７５ｍ〜７５ｐ
の入力端に接続され、これらインバータ７５ｍ〜７５ｐ
の出力端から信号ＯＴＰ１〜ＯＴＰ４が出力される。

【０１８０】また、信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂ
は、ナンドゲート７５ｒに供給されている。このナンド
ゲート７５ｒは、信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂの何
れかが選択状態（ローレベル）となると、ハイレベルの
信号ＯＴＰＭＯＤを出力する。

【０１８１】これら信号ＯＴＰ１〜ＯＴＰ４は添え字が
大きいほど優先順位が高くされている。すなわち、これ
らの関係は、ＯＴＰ１＜ＯＴＰ２＜ＯＴＰ３＜ＯＴＰ４
となっている。このため、ＯＴＰＰＲＯＭセルアレイ６
１、６２において、信号ＯＴＰ１により選択されるセル
にデータを書き込み、次に、このデータを書き換える場
合、信号ＯＴＰ２により選択されるセルにデータが書き
込まれる。書き込んだデータを読み出す場合、この書き
込みアドレスに対応するアドレスが入力されると、アド
レス検知回路７３の出力信号ＯＴＰ１、ＯＴＰ２はとも
に選択状態（ローレベル）となる。しかし、ＯＴＰ優先
回路７５により、信号ＯＴＰ２のみが優先的に選択状態
とされ、信号ＯＴＰ１は非選択状態とされる。したがっ
て、信号ＯＴＰ２により選択されるセルからデータが読
み出される。

【０１８２】信号ＯＴＰ３、ＯＴＰ４により選択される
セルには信号ＯＴＰ１、ＯＴＰ２により選択されるセル
に書き込んだデータと同様のデータを再度書き込んでも
よいし、他のアドレスのデータを書き込んでもよい。

【０１８３】このようにして、マスクＲＯＭと同一工程
で製造可能なＰＲＯＭセルを使用して、擬似的にＥＰＲ
ＯＭの動作が可能である。

【０１８４】図２５は、Ｒ／Ｄイネーブル回路を示して
いる。前記アドレス検知回路７４から出力される信号Ｒ
ＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲは、ノアゲート７６ａ〜
７６ｄの一方入力端に供給される。前記ＯＴＰ優先回路
７５から出力される信号ＯＴＰＭＯＤ、及び信号ＷＲＩ
ＴＥは、ノアゲート７６ｅに供給される。このノアゲー
ト７６ｅの出力信号はインバータ７６ｆを介して前記ノ
アゲート７６ａ〜７６ｄの他方入力端に供給される。こ
れらノアゲート７６ａ〜７６ｄの出力端からは信号ＲＤ
１Ｒ〜ＲＤ４Ｒが出力される。これら信号ＲＤ１Ｒ〜Ｒ
Ｄ４Ｒは前記Ｒ／Ｄローデコーダ６６に供給される。

【０１８５】また、前記信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ
４ＢＲは、ナンドゲート７６ｇに供給される。このナン
ドゲート７６ｇの出力信号は前記信号ＯＴＰＭＯＤとと
もにノアゲート７６ｈに供給される。このノアゲート７
６ｈの出力端はインバータ７６ｉに供給され、このイン
バータ７６ｉの出力端から前記切替回路８０を制御する
信号ＳＰＭＯＤＲが出力される。

【０１８６】さらに、前記アドレス検知回路７４から出
力される信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬは、ノア
ゲート７６ｊ〜７６ｍの一方入力端に供給される。前記
ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤ、
及び信号ＷＲＩＴＥは、ノアゲート７６ｎに供給され
る。このノアゲート７６ｎの出力信号はインバータ７６
ｏを介して前記ノアゲート７６ｊ〜７６ｍの他方入力端
に供給される。これらノアゲート７６ｊ〜７６ｍの出力
端からは信号ＲＤ１Ｌ〜ＲＤ４Ｌが出力される。これら
信号ＲＤ１Ｌ〜ＲＤ４Ｌは前記Ｒ／Ｄローデコーダ６５
に供給される。

【０１８７】また、前記信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ
４ＢＬは、ナンドゲート７６ｐに供給される。このナン
ドゲート７６ｐの出力信号は前記信号ＯＴＰＭＯＤとと
もにノアゲート７６ｑに供給される。このノアゲート７
６ｑの出力端はインバータ７６ｒに供給され、このイン
バータ７６ｒの出力端から前記切替回路７９を制御する
信号ＳＰＭＯＤＬが出力される。

【０１８８】上記構成のＲ／Ｄイネーブル回路７６は、
不良セルの置き換えモード時、信号ＲＤ１Ｒ〜ＲＤ４
Ｒ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬに応じて信号ＲＤ
１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌを生成する。Ｒ／
Ｄローデコーダ６５、６６は信号ＲＤ１Ｒ〜ＲＤ４Ｒ、
ＲＤ１Ｌ〜ＲＤ４Ｌに応じて、Ｒ／ＤＰＲＯＭセルアレ
イに記憶されたデータを読み出す。このため、不良セル
に対応した正常データがＲ／ＤＰＲＯＭセルアレイから
読み出される。

【０１８９】一方、ＯＴＰ優先回路７５により、ユーザ
モードが検知された場合、Ｒ／Ｄイネーブル回路７６
は、ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯ
Ｄによりディスエーブル状態とされ、信号ＲＤ１Ｒ〜Ｒ
Ｄ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌは出力されない。したがっ
て、ユーザにより書き換えられたＯＴＰＰＲＯＭセルア
レイ６１、６２のデータが優先して出力される。

【０１９０】また、前記アドレス検知回路７４から出力
される信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲ、ＲＨＩＴ
１ＢＬ〜ＲＨＩＴ４ＢＬのうちの何れかが選択される
と、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬのうちの一方もし
くは両方が選択状態（ハイレベル）となる。さらに、ユ
ーザモードが検知された場合、ＯＴＰ優先回路７５から
出力される信号ＯＴＰＭＯＤに応じて信号ＳＰＭＯＤ
Ｒ、ＳＰＭＯＤＬの両方が選択状態となる。このため、
不良セルの置き換えモード時、図１６に示す切替回路７
９、８０のうちの一方もしくは両方が選択されて、不良
セルのデータがＲ／ＤＰＲＯＭセルアレイから読み出さ
れたデータに置き換えられる。また、ユーザモードとな
ると切替回路７９、８０の両方が選択されて、セルのデ
ータがＯＴＰＰＲＯＭセルアレイから読み出されたデー
タに置き換えられる。

【０１９１】図２６は、ＯＴＰＰＲＯＭセルアレイ６
１、Ｒ／ＤＰＲＯＭセルアレイ６３の構成を示してい
る。ＯＴＰＰＲＯＭセルアレイ６２、Ｒ／ＤＰＲＯＭセ
ルアレイ６４の構成はＯＴＰＰＲＯＭセルアレイ６１、
Ｒ／ＤＰＲＯＭセルアレイ６３と同様であるため省略す
る。

【０１９２】ＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰ
ＲＯＭセルアレイ６３において、複数のＰＲＯＭセル６
１ａはマトリクス状に配列されている。各ＰＲＯＭセル
６１ａのコントロールゲートは、コントロールゲート線
Ｃｇｉ１、Ｃｇｉ２…に共通接続されている。各ＰＲＯ
Ｍセル６１ａのドレインはビット線ＢＬに接続され、ソ
ースはカラム線に接続されている。前記ビット線ＢＬは
Ｒ／Ｄカラムデコーダ６７に接続されている。Ｒ／Ｄカ
ラムデコーダ６７の出力端と電源ＶＤＤの相互間にはト
ランジスタ６７ａが接続されている。このトランジスタ
６７ａのゲートは抵抗７６ｅを介して接地されるととも
にレベルシフト回路（ＬＥＳＦ）６７ｄの出力端に接続
されている。信号ＣＥＳＤ、ＷＲＩＴＥ、インバータ６
７ｆにより反転された信号ＢＹＴＥ、及びＤｉｎはナン
ドゲート６７ｂに供給される。このナンドゲート６７ｂ
の出力信号はインバータ６７ｃを介して前記レベルシフ
ト回路６７ｄの入力端に供給される。

【０１９３】図２７は、Ｒ／Ｄローデコーダ６５の構成
を示している。信号ＯＴＰ１〜ＯＴＰ４、信号ＲＤ１Ｌ
〜ＲＤ４Ｌは、信号ＳＢＡＫ１〜ＳＢＡＫ４とともに、
選択的にノアゲート６５ａ１、６５ａ２…、６５ｂ１、
６５ｂ２…に供給される。これらノアゲート６５ａ１、
６５ａ２…の出力信号は信号ＴＲＤとともにノアゲート
６５ｃ１、６５ｃ２…に供給され、ノアゲート６５ｂ
１、６５ｂ２…の出力信号は信号ＴＯＴＰとともにノア
ゲート６５ｄ１、６５ｄ２…に供給される。ノアゲート
６５ｃ１、６５ｃ２…、６５ｄ１、６５ｄ２…以降の構
成はほぼ同一であるため、ノアゲート６５ｃ１について
のみ説明する。

【０１９４】前記ノアゲート６５ｃ１の出力信号はＶＤ
Ｄレベルの信号を高電圧ＶＰＰに変換するレベルシフト
回路６５ｅの入力端に供給される。このレベルシフト回
路６５ｅの出力端にはＰチャネルＭＯＳトランジスタ６
５ｆ〜６５ｉのソースが接続されている。これらトラン
ジスタ６５ｆ〜６５ｉのドレインはコントロールゲート
線Ｃｇｉ１〜ｃｇｉ４に接続されるとともに、トランジ
スタ６５ｊ〜６５ｍを介して接地されている。前記トラ
ンジスタ６５ｆ〜６５ｉ、６５ｊ〜６５ｍの各ゲート
は、レベルシフト回路６５ｏ〜６５ｒの出力端に接続さ
れている。これらレベルシフト回路６５ｏ〜６５ｒの入
力端にはナンドゲート６５ｓ〜６５ｖの出力端が接続さ
れている。これらナンドゲート６５ｓ〜６５ｖの入力端
にはアドレス信号Ａ０、Ａ５とその反転信号Ａ０Ｂ、Ａ
５Ｂが選択的に供給されている。

【０１９５】上記構成において、データの読み出し時
に、不良セルの置き換えモード、又はユーザモードとな
ると、信号信号ＯＴＰ１〜ＯＴＰ４、信号ＲＤ１Ｌ〜Ｒ
Ｄ４Ｌ（信号ＲＤ１Ｒ〜ＲＤ４Ｒ）のうちの１つが選択
状態（ハイレベル）となる。この信号はＲ／Ｄローデコ
ーダ６５に供給され、ＯＴＰＰＲＯＭセルアレイ６１、
又はＲ／ＤＰＲＯＭセルアレイ６３のうちの１つのコン
トロールゲート線を選択する。

【０１９６】一方、ビット線は、アドレス信号Ａ１〜Ａ
４により選択される。但し、図１６に示すロー方向のセ
ル数はＭＲＯＭセルアレイが１２８セルであるのに対し
て、ＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルア
レイは３２セルである。このため、アドレス信号Ａ０、
Ａ５によりカラム方向に分けている。

【０１９７】このような動作により、セルが選択され、
この選択されたセルからデータが読み出され、Ｒ／Ｄセ
ンスアンプ７７によって検知される。この時、信号ＳＰ
ＭＯＤＬがハイレベルとなっているため、切替回路７９
によりＲ／Ｄセンスアンプ７７の出力信号が選択され
る。

【０１９８】図２８は、図２７に示すレベルシフト回路
の一例を示している。このレベルシフト回路は、Ｐチャ
ネルトランジスタＰ１、Ｐ２、Ｎチャネルトランジスタ
Ｎ１、Ｎ２からなり、入力端ＩＮに供給されたＶＤＤレ
ベルの信号をＶＰＰレベルの信号に変換して出力端ＯＵ
Ｔに出力する。

【０１９９】次に、ＯＴＰＰＲＯＭセルアレイ、又はＲ
／ＤＰＲＯＭセルアレイにデータを書き込む場合につい
て説明する。

【０２００】図２９は、ＯＴＰＰＲＯＭセルアレイ、又
はＲ／ＤＰＲＯＭセルアレイにデータを書き込む場合の
動作を示している。データを書き換える場合、先ず、書
き換えるセルのアドレスをＯＴＰアドレス記憶用ＰＲＯ
Ｍセル７０、又はＲ／Ｄアドレス記憶用セル７１に書き
込む（ＳＴ１）。次に、この書き込んだアドレスに従っ
てＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセル
アレイにデータを書き込む（ＳＴ２）。この後、書き込
んだアドレスとデータのベリファイを行う（ＳＴ３）。
このような順番で書き込みを行うことにより、高電圧Ｖ
ＰＰを発生する回数を削減できる。高電圧ＶＰＰを発生
するためには時間がかかるため、高電圧ＶＰＰを発生す
る回数を少なくすることにより、データの書き込み時間
を短縮できる。

【０２０１】図３０は、各ピンと各動作モードとの関係
を示している。すなわち、この半導体記憶装置は、アド
レスピンＡ０〜Ａ１１、／ＢＹＴＥ（明細書中の／ＢＹ
ＴＥはＢＹＴＥの反転信号を示す）ピン、データピンＤ
０〜Ｄ３、電源ピンＶＰＰ、ＴＥＳＴピンを有し、これ
らのピンを用いて、Ｒ／Ｄアドレス書き込み、Ｒ／Ｄア
ドレスベリファイ、Ｒ／Ｄデータ書き込み、Ｒ／Ｄデー
タベリファイ、ＯＴＰアドレス書き込み、ＯＴＰアドレ
スベリファイ、ＯＴＰデータ書き込み、ＯＴＰデータベ
リファイが設定される。

【０２０２】同図において、読み出し時の／ＢＹＴＥピ
ンは、ハイ又はローレベルとされ、ハイレベルの場合、
４ビット出力とされ、ローレベルの場合２ビット出力と
される。書き込み及びベリファイを行う場合は、常に４
ビット動作であるため、後述する信号ＴＯＴＰ又はＴＲ
Ｄが検出されると、自動的に４ビットモードとなり、／
ＢＹＴＥピンに印加される信号は使用しなくなる。この
ため、この実施例では、／ＢＹＴＥピンをハイレベルと
することにより、アドレス書き込みベリファイを行い、
ローレベルとすることにより、データ書き込みベリファ
イを行うようにしている。ＨＨ、ＶＰＰは高電圧を示
す。

【０２０３】図３１は、書き込みモード検出回路を示し
ている。アドレスピンＡ１１、Ａ５、ＶＰＰピンにはそ
れぞれ高電圧（Ｖｉｈｈ）検出回路３１ｄ〜３１ｆが接
続されている。高電圧検出回路３１ｄ、３１ｅの出力端
はノアゲート３１ｇに接続され、このノアゲート３１ｇ
の出力端はインバータ３１ｈに接続されている。ユーザ
がデータを書き換える場合、アドレスピンＡ１１、又は
Ａ５に高電圧を印加する。すると、高電圧検出回路３１
ｄ、３１ｅのいずれか一方の出力端がハイレベルとな
り、ノアゲート３１ｇ、インバータ３１ｈを介して前記
信号ＴＯＴＰが出力される。

【０２０４】また、ＴＥＳＴピンは通常抵抗３１ａを介
して接地されている。不良セルを救済する場合、ＴＥＳ
Ｔピンにハイレベル（ＶＤＤ）を印加する。すると、イ
ンバータ３１ｂ、３１ｃ介して前記信号ＴＲＤが出力さ
れる。

【０２０５】ＶＰＰピンには、書き込み時に高電圧ＶＰ
Ｐを印加する。すると、高電圧検出回路３１ｆの出力端
からハイレベルの信号ＷＲＩＴＥが出力される。

【０２０６】図３２は、高電圧検出回路３１ｄを示して
いる。他の高電圧検出回路３１ｅ、３１ｆも同様の構成
である。この回路は、インバータを構成するＰチャネル
ＭＯＳトランジスタ３２ａ、３２ｂ、ＮチャネルＭＯＳ
トランジスタ３２ｃ、３２ｄ、３２ｅ、インバータ３２
ｆ、３２ｇ、３２ｈにより構成されている。前記トラン
ジスタ３２ａのソース及びバックゲートはアドレスピン
Ａ１１に接続されている。トランジスタ３２ａ、３２ｃ
のゲート、トランジスタ３２ｂのソース、トランジスタ
３２ｅのゲートには電源ＶＤＤが印加されている。

【０２０７】上記構成において、アドレスピンＡ１１が
ローレベルの場合、トランジスタ３２ａとトランジスタ
３２ｃの接続ノードＮ３２はローレベルとなっている。
この状態において、アドレスパッドＡ１１に電源ＶＤＤ
より高いＶＰＰを印加すると、ノードＮ３２がハイレベ
ルとなり、インバータ３２ｈの出力端からハイレベル
（ＶＤＤ）の信号が出力される。

【０２０８】図３３は、前記書込負荷回路７２を示して
いる。この回路はＯＴＰアドレス用書込負荷回路７２ａ
とＲ／Ｄアドレス用書込負荷回路７２ｂを有している。
アドレス信号Ａ０、Ａ１、この反転信号Ａ０Ｂ、Ａ１
Ｂ、信号ＷＲＩＴＥ、信号ＢＹＴＥは選択的にナンドゲ
ート７２ｃ〜７２ｆに供給されている。このナンドゲー
ト７２ｃ〜７２ｆの出力端はインバータ７２ｇ〜７２ｊ
をそれぞれ介してレベルシフト回路７２ｋ〜７２ｎの入
力端に接続されている。これらレベルシフト回路７２ｋ
〜７２ｎは、ＶＤＤレベルの信号をＶＰＰレベルの信号
に変換するものであり、図２８に示す回路と同様の回路
である。

【０２０９】これらレベルシフト回路７２ｋ〜７２ｎの
出力端は、前記ＯＴＰアドレス用書込負荷回路７２ａを
構成するトランジスタ７２１、７２２、７２３、７２４
のゲート、及びＲ／Ｄアドレス用書込負荷回路を構成す
るトランジスタ７２５、７２６、７２７、７２８、７２
９、７２１０、７２１１、７２１２のゲートにぞれぞれ
供給されている。前記トランジスタ７２１〜７２４の電
流通路の一端はＯＴＰアドレス記憶用ＰＲＯＭセル７０
の各ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４に接続さ
れ、電流通路の他端はトランジスタ７２１３を介して電
源ＶＰＰに接続されている。このトランジスタ７２１３
のゲートは抵抗７２１４を介して接地されている。

【０２１０】前記トランジスタ７２５〜７２８の電流通
路の一端はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１の各
ドレイン線ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒに接続さ
れ、電流通路の他端はトランジスタ７２１５を介して電
源ＶＰＰに接続されている。このトランジスタ７２１５
のゲートは抵抗７２１６を介して接地されている。

【０２１１】前記トランジスタ７２９〜７２１２の電流
通路の一端はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１の
各ドレイン線ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌに接続さ
れ、電流通路の他端はトランジスタ７２１７を介して電
源ＶＰＰに接続されている。このトランジスタ７２１７
のゲートは抵抗７２１８を介して接地されている。

【０２１２】一方、前記信号ＣＥＳＢはインバータ７２
ｘを介して遅延回路７２ｙに供給される。この遅延回路
７２ｙは反転された信号ＣＥＳＢの立上りを所定時間遅
延し、信号ＣＥＳＤを出力する。この信号ＣＥＳＤ、信
号ＷＲＩＴＥ、信号ＢＹＴＥ、アドレス信号Ａ２、この
反転信号Ａ２Ｂ、信号ＴＯＴＰ，信号ＴＲＤは選択的に
ナンドゲート７２ｏ、７２ｐ、７２ｑに供給される。こ
れらナンドゲート７２ｏ、７２ｐ、７２ｑの出力端はイ
ンバータ７２ｒ、７２ｓ、７２ｔにそれぞれ接続されて
いる。これらインバータ７２ｒ、７２ｓ、７２ｔの出力
端はレベルシフト回路７２ｕ、７２ｖ、７２ｗの入力端
に接続されている。これらレベルシフト回路７２ｕ〜７
２ｗは、前記レベルシフト回路７２ｋ〜７２ｎと同様の
構成である。これらレベルシフト回路７２ｕ〜７２ｗの
出力端は前記トランジスタ７２１３、７２１５、７２１
７のゲートにそれぞれ接続されている。

【０２１３】上記構成において、ＯＴＰアドレス記憶用
ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル
７１に対するアドレスの書込み動作について説明する。
図３４は、アドレス書込み時における各信号を示してい
る。

【０２１４】なお、信号ＣＥＳＢは読み出し時ローレベ
ルで活性化され、ハイレベルでスタンドバイ、テストモ
ード時はローレベルで書き込み、及びベリファイとな
る。信号／ＯＥはローレベルでデータを出力する。

【０２１５】ＭＲＯＭ５１、５２は、前述したようにア
ドレス信号Ａ０〜Ａ５を一単位としているため、アドレ
ス記憶用セル、及びＯＴＰ、Ｒ／Ｄ用プリデコーダ６９
はアドレス信号Ａ６〜Ａ１１のみをデコードすればよ
い。このため、図３０に示すように、使用していないア
ドレスピンＡ０〜Ａ５により、ユーザモードの場合（Ｏ
ＴＰ）、ワード線４本、不良セル置き換えモードの場合
（Ｒ／Ｄ）、ワード線８本を指定する。不良セル置き換
えモードとユーザモードは、ＴＥＳＴピンの電位とアド
レスピンＡ１１の電位とにより区別される。

【０２１６】ＯＴＰ、Ｒ／Ｄ用プリデコーダ６９は前述
したように、レベルシフタ回路を有している。このた
め、ＯＴＰ、Ｒ／Ｄ用プリデコーダ６９は、入力された
アドレス信号に応じて、プリデコード線に高電圧を出力
する。これとともに、図３３に示す書込負荷回路７２
は、アドレス信号Ａ０〜Ａ２、信号ＴＯＴＰ、ＴＲＤ、
ＷＲＩＴＥ、ＣＥＳＤに応じて、ＯＴＰアドレス記憶用
ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用ＰＲＯＭ
セル７１のドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４、Ｍ
ＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲ
ＨＩＴ４Ｌのいずれかを選択し、この選択したドレイン
線に高電圧を印加する。したがって、ドレインとゲート
が高電圧とされたセルのみにデータが書込まれ、このセ
ルの閾値電圧が上昇される。

【０２１７】前記各ドレイン線にはアドレス検知回路７
３、７４が接続されているが、図２２に示すトランジス
タ７３ａ〜７３ｄ、７４ａ〜７４ｈの各ゲートは、書込
み時は接地電位ＶＳＳであるため、高電圧がアドレス検
知回路７３、７４に印可されることはない。

【０２１８】次に、データの書込み動作について説明す
る。図３５は、データ書込み時における各部の信号を示
している。データの書き込みは、信号ＣＥＳＢをローレ
ベルとすることにより開始される。アドレスＡ０〜Ａ５
を一単位とするため、ユーザモードの場合であっても、
不良セル置き換えモードの場合であっても、どのワード
線かが分かれば、アドレス信号のみでデコードできる。
このため、図３０に示すように、各モードにおいて、使
用していないアドレスピンＡ６〜Ａ７により、４本のワ
ード線を指定する。不良セル置き換えモードの場合、２
つのＲ／ＤＰＲＯＭセルアレイ６３、６４は、左右４本
ずつワード線が存在する。しかし、データを書き込む時
は、左右一括して書き込むため、４本のワード線を選択
できればよい。また、左右片側のみ使用する場合は、未
使用側のＰＲＯＭセルアレイに“０”データを書き込
む。

【０２１９】この実施例では、データ書込用デコーダ８
４にアドレス信号Ａ６、Ａ７を入力すると、データ書込
用デコーダ８４から信号ＳＢＡＫ１〜ＳＢＡＫ４が出力
され、この信号はＲ／Ｄローデコーダ６５、６６に供給
される。Ｒ／Ｄローデコーダ６５、６６はこの信号に従
って、ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／
ＤＰＲＯＭセルアレイ６３、６４のワード線を選択す
る。ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／Ｄ
ＰＲＯＭセルアレイ６３、６４のビット線は、アドレス
信号Ａ０〜Ａ５に従って、Ｒ／Ｄカラムデコーダ６７、
６８によって選択される。このようにして選択されたＰ
ＲＯＭセルのドレインに、図１６に示すパッド８２から
供給されたデータがデータ入力回路８３、Ｒ／Ｄセンス
アンプ書込用負荷７７、７８、Ｒ／Ｄカラムデコーダ６
７、６８を介して供給され、この選択されたＰＲＯＭセ
ルにデータが書き込まれる。

【０２２０】上記のように、データ書込用デコーダ８４
を用いて、ＯＴＰＰＲＯＭセルアレイ６１、６２、又は
Ｒ／ＤＰＲＯＭセルアレイ６３、６４のワード線を直接
選択しているため、アドレス検知回路７３、７４を動作
させる必要がない。したがって、ＯＴＰ、Ｒ／Ｄプリデ
コーダ６９の出力を全てローレベルとすることができ、
ＶＰＰピンに高電圧が印加されていてもデータを書き込
むことが可能である。

【０２２１】次に、アドレスベリファイ動作について説
明する。図３６はアドレスベリファイ時における各部の
信号を示している。

【０２２２】ＯＴＰアドレス記憶用ＰＲＯＭセル７０、
又はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１に正常にア
ドレスが書き込まれている場合において、外部からこの
アドレスが入力されると、ＯＴＰ優先回路７５からは信
号ＯＴＰ１〜ＯＴＰ４が出力され、Ｒ／Ｄイネーブル回
路７６からは信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬが出力さ
れる。アドレスベリファイ時は、この信号ＯＴＰ１〜Ｏ
ＴＰ４、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬを外部に取り
出すことにより、アドレスが正常に書き込まれたか否か
を検証する。このため、ＯＴＰ優先回路７５の出力端に
は信号ＯＴＰ１〜ＯＴＰ４を外部に出力するための図示
せぬ回路が接続され、Ｒ／Ｄイネーブル回路７６の出力
端には信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬを外部に出力す
るための図示せぬ回路が接続されている。

【０２２３】上記構成において、アドレスベリファイ時
は、通常の読み出し動作と同様にアドレス検知回路７
３、７４を動作させ、図３０に示すように、アドレスＡ
６〜Ａ１１のみを入力する。アドレスが正常に書き込ま
れている場合、出力イネーブル信号／ＯＥに応じて信号
ＯＴＰ１〜ＯＴＰ４、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬ
に対応した信号Ｄが出力される。なお、ベリファイ時の
高電圧ＶＰＰは４．３Ｖに設定される。

【０２２４】次に、データベリファイについて説明す
る。図３７はデータベリファイ時における各部の信号を
示している。

【０２２５】データベリファイは、通常のデータ読み出
し動作と同様でもよいが、図２９に示すシーケンスを使
用する場合、アドレスが正常に書き込まれていない可能
性を有している。このため、前述したデータの書き込み
と同様に、外部よりデータ書込用デコーダ８４にアドレ
ス信号を供給し、このデータ書込用デコーダ８４、Ｒ／
Ｄローデコーダ６５、６６を介してＯＴＰＰＲＯＭセル
アレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６
３、６４のワード線を選択する。ビット線の選択は、Ｒ
／Ｄカラムデコーダを使用する。このようにして読み出
されたデータは、Ｒ／Ｄセンスアンプ７７、７８を介し
て切替回路７９、８０に供給される。この時、信号ＳＰ
ＭＯＤＲ、ＳＰＭＯＤＬは強制的にハイレベルとされ、
Ｒ／Ｄセンスアンプ７７、７８の出力信号が選択され
る。この切替回路の出力信号は出力バッファ８１、パッ
ド８２を介して出力される。

【０２２６】上記第４の実施例によれば、製造時に発生
した不良セルを救済することが可能であるとともに、ユ
ーザによりデータを書き換えることが可能であるため、
ユーザプログラムのバグを修復することもできる。した
がって、半導体記憶装置の歩留まりを向上できる。

【０２２７】また、ＯＴＰＰＲＯＭセルアレイ、又はＲ
／ＤＰＲＯＭセルアレイにデータを書き込む際、ＯＴＰ
ＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイの
セルを選択するアドレスとした場合、内部回路は読み出
し動作と同様にＯＴＰ、Ｒ／Ｄプリデコーダでアドレス
を検知しなければならない。ＯＴＰ、Ｒ／Ｄプリデコー
ダは、アドレスを書き込むために高電圧を使用する。こ
のため、データの書き込み時にＯＴＰ、Ｒ／Ｄプリデコ
ーダを動作させようとした場合、この部分の高圧系をデ
ータ部の高圧系と分けなくてはならなくなり、回路構成
が複雑となる。しかし、この第４の実施例では、データ
書込用デコーダを設け、データの書き込み時にＯＴＰ、
Ｒ／Ｄプリデコーダを動作させずに、ＯＴＰＲＯＭセル
アレイ、又はＲ／ＤＰＲＯＭセルアレイのセル群を選択
可能としている。したがって、回路構成を簡単化でき
る。

【０２２８】さらに、ＯＴＰＲＯＭセルアレイ、又はＲ
／ＤＰＲＯＭセルアレイにデータを書き込む際、アドレ
スの書き込みに続いてアドレスベリファイを行い。この
後、データの書き込みを行った場合、アドレスの書き込
み時に、Ｖｐｐを６．５Ｖととし、ベリファイ時にＶｐ
ｐを４．３Ｖに下げ、データ書き込み時に再度Ｖｐｐを
６．５Ｖに昇圧しなければならない。このＶｐｐの昇圧
には時間がかかるため、このようなシーケンスの場合、
データの書き込みに長時間を必要とする。これに対し
て、第４の実施例の場合、アドレスの書き込みに続いて
データの書き込みを行い。この後、アドレスベリファ
イ、データベリファイを行っている。このため、アドレ
スの書き込みとデータの書き込みの間でＶｐｐを降圧し
たり、昇圧する必要がないため、データの書き込み時間
を短縮できる。

【０２２９】次に、この発明の第５の実施例について説
明する。第５の実施例は第４の実施例に、カラム方向に
存在する不良セルを救済する手段をさらに付加したもの
である。カラム方向に存在する不良セルはブロック単位
で救済される。

【０２３０】図３８は、ローＲ／Ｄ、ブロックＲ／Ｄと
ＯＴＰにおけるセルの置き換え単位を示している。不良
セルのロー方向の救済は、カラム方向に１セル、ロー方
向に６４セル、２Ｉ／Ｏであり、ブロック単位の救済カ
ラム方向に１６セル、ロー方向４セル、２Ｉ／Ｏであ
る。つまり、ロー方向の４セルは図１９に示すバンクを
示し、１ブロックはこのバンクをカラム方向に４個連続
した構成である。ロー方向の４セルは例えばアドレスＡ
０とＡ５により選択され、カラム方向の１６セルはアド
レスＡ６〜Ａ９により選択される。ＯＴＰはカラム方向
に１セル、ロー方向に６４セル、４Ｉ／Ｏである。

【０２３１】図３９は、図１６を変形した第５の実施例
の構成を示すものであり、図４０は図３９の要部を取り
出して示している。図３９と図４０において、図１６と
同一部分には同一符号を付し異なる部分についてのみ説
明する。

【０２３２】この実施例ではロープリデコーダ９１が付
加されている。このロープリデコーダ９１はアドレスＡ
０〜Ａ６をデコードし、前記ロープリデコーダ５７はア
ドレスＡ１０〜Ａ１１をデコードする。前記ロープリデ
コーダ９１から出力された信号は、ローデコーダ５３、
５４に供給されるとともに、アドレス変換回路（Ａ／
Ｃ）９２、９３に供給される。これらアドレス変換回路
９２、９３には前記カラムプリデコーダ５８の出力信号
が供給されるとともに、後述する信号ＢＬＫＭＯＤＬ、
ＢＬＫＭＯＤＲ、ＴＲＤがそれぞれ供給される。アドレ
ス変換回路９２はＲ／Ｄカラムデコーダ６７に接続さ
れ、アドレス変換回路９３はＲ／Ｄカラムデコーダ６８
に接続されている。このアドレス変換回路９２、９３は
ローＲ／Ｄ、及びＯＴＰの場合、本体ＭＲＯＭと同じカ
ラムプリデコーダ５８のデコード信号をＲ／Ｄカラムデ
コーダ６７、６８にそれぞれ供給する。ブロックＲ／Ｄ
の場合、信号ＢＬＫＭＯＤＬ、ＢＬＫＭＯＤＲがハイレ
ベルとなる。すると、アドレス変換回路９２、９３は、
ロープリデコーダ９１から出力される信号ＷＷＬ１〜Ｗ
ＷＬ４、ＷＳＧ１〜ＷＳＧ４の信号をＲ／Ｄカラムデコ
ーダ６７、６８にそれぞれ供給する。

【０２３３】一方、前記ＯＴＰ，Ｒ／Ｄプリデコーダ６
９には、アドレスＡ１〜Ａ４が供給される。このＯＴ
Ｐ，Ｒ／Ｄプリデコーダ６９のデコード信号はブロック
Ｒ／Ｄアドレス記憶用ＰＲＯＭセル９４に供給される。
このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４
は、ブロックＲ／Ｄアドレスを記憶する。このブロック
Ｒ／Ｄアドレス記憶用ＰＲＯＭセル９４は、前記書込負
荷回路７２、アドレス検知回路９５に接続されている。
このアドレス検知回路９５の出力信号は前記アドレス検
知回路７４の出力信号とともにロー優先回路９６に供給
されている。このロー優先回路９６はＲ／Ｄアドレス記
憶用ＰＲＯＭセル７１（ローＲ／Ｄ）とブロックＲ／Ｄ
アドレス記憶用ＰＲＯＭセル９４（ブロックＲ／Ｄ）の
両方がヒットした場合、ブロックＲ／Ｄを非選択とし、
ローＲ／Ｄを選択するものであり、この出力信号は前記
Ｒ／Ｄイネーブル回路７６に接続されている。

【０２３４】図４１は、前記ブロックＲ／Ｄアドレス記
憶用ＰＲＯＭセル９４の構成を示している。このブロッ
クＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、例えば
（ロー）Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１と同様
の構成であり、ＰＲＯＭセル７１と同一部分には同一符
号を付す。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭ
セル９４には、ＯＴＰ，Ｒ／Ｄプリデコーダ６９から出
力される信号ＷＰＲ１〜ＷＰＲ４、及びアドレスＡ１〜
Ａ４に応じて、ＯＴＰ，Ｒ／Ｄプリデコーダ６９から出
力される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４が供
給されている。このブロックＲ／Ｄアドレス記憶用ＰＲ
ＯＭセル９４はアドレスがヒットした場合、信号ＭＢＨ
ＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩ
Ｔ４Ｌが出力される。

【０２３５】図４２は、アドレス検知回路９５を示して
いる。このアドレス検知回路９５の構成は、アドレス検
知回路７４と同様であり、入力信号と出力信号のみが異
なっている。すなわち、入力信号はブロックＲ／Ｄアド
レス記憶用ＰＲＯＭセル９４から出力される信号ＭＢＨ
ＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩ
Ｔ４Ｌであり、出力信号はＢＨＩＴ１ＢＲ〜ＢＨＩＴ４
ＢＲ、ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬである。

【０２３６】図４３、４４は、前記ロー優先回路９６の
構成を示している。図４３にいおて、アドレス検知回路
７４の出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲとアド
レス検知回路９５の出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ
４ＢＲは論理回路９６ａに供給される。この論理回路９
６ａは、出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲと出
力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲの両方がヒット
した場合、出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲを
優先し、これらの信号を信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨ
ＩＴ４ＢＲとして出力する。また、信号ＢＨＩＴ１ＢＲ
〜ＢＨＩＴ４ＢＲのみがヒットした場合、これら出力信
号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲを信号ＲＢＨＩＴ１
ＢＲ〜ＲＢＨＩＴ４ＢＲとして出力する。さらに、信号
ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲがヒットした場合、信
号ＢＬＫＭＯＤＲをハイレベルとする。

【０２３７】図４４にいおて、アドレス検知回路７４の
出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬとアドレス検
知回路９５の出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬ
は論理回路９６ｂに供給される。この論理回路９６ｂ
は、出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬと出力信
号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬの両方がヒットした
場合、出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬを優先
し、これらの信号を信号ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ
４ＢＬとして出力する。また、信号ＢＨＩＴ１ＢＬ〜Ｂ
ＨＩＴ４ＢＬのみがヒットした場合、これら出力信号Ｂ
ＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬを信号ＲＢＨＩＴ１ＢＬ
〜ＲＢＨＩＴ４ＢＬとして出力する。さらに、信号ＢＨ
ＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬがヒットした場合、信号Ｂ
ＬＫＭＯＤＬをハイレベルとする。

【０２３８】図４５は、Ｒ／Ｄイネーブル回路７６の構
成を示している。このＲ／Ｄイネーブル回路７６は入力
信号名のみが信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４Ｂ
Ｒ、ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬと変わってい
る他は、図２５と同様である。

【０２３９】図４６は、アドレス変換回路９２、９３の
構成を示している。このアドレス変換回路９２はナンド
回路９２ａ、インバータ回路９２ｂ、９２ｃ、及び複数
のトランスファーゲート９２ｄ〜９２ｓにより構成され
ている。前記ロー優先回路９６から出力される信号ＢＬ
ＫＭＯＤＬはナンド回路の一方入力端に供給され、前記
信号ＴＲＤはインバータ回路９２ｂを介してナンド回路
９２ａの他方入力端に供給されている。このナンド回路
９２ａの出力端はインバータ回路９２ｃの入力端に接続
されている。トランスファーゲート９２ｄ〜９２ｓは隣
接するもの同士が対を構成し、各トランスファーゲート
の対はインバータ回路９２ｃの入力信号及び出力信号に
応じて、前記カラムプリデコーダ５８から出力される信
号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４と、前記ロープリデコー
ダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ
１〜ＷＳＧ４の一方を選択する。これら各トランスファ
ーゲートの対は選択した信号を信号ＲＸ１Ｌ〜ＲＸ４
Ｌ、ＲＣＢ１Ｌ〜ＲＣＢ４Ｌとして前記Ｒ／Ｄカラムデ
コーダ６７に供給する。

【０２４０】アドレス変換回路９３は、アドレス変換回
路９２と同様の構成であり、ナンド回路９３ａ、インバ
ータ回路９３ｂ、９３ｃ、及び複数のトランスファーゲ
ート９３ｄ〜９３ｓにより構成されている。前記ロー優
先回路９６から出力される信号ＢＬＫＭＯＤＲはナンド
回路の一方入力端に供給され、前記信号ＴＲＤはインバ
ータ回路９３ｂを介してナンド回路９３ａの他方入力端
に供給されている。このナンド回路９３ａの出力端はイ
ンバータ回路９３ｃの入力端に接続されている。トラン
スファーゲート９３ｄ〜９３ｓは隣接するもの同士が対
を構成し、各トランスファーゲートの対はインバータ回
路９３ｃの入力信号及び出力信号に応じて、前記カラム
プリデコーダ５８から出力される信号ｘ１〜ｘ４、ＣＢ
１〜ＣＢ４と、前記ロープリデコーダ９１から出力され
る信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の一方
を選択する。これら各トランスファーゲートの対は選択
した信号を信号ＲＸ１Ｒ〜ＲＸ４Ｒ、ＲＣＢ１Ｒ〜ＲＣ
Ｂ４Ｒとして前記Ｒ／Ｄカラムデコーダ６８に供給す
る。

【０２４１】上記構成において、動作について説明す
る。

【０２４２】（データ読み出し）外部よりアドレスが供
給されると、図３９のＯＴＰ，Ｒ／Ｄプリデコーダ６９
から図４７に示すデコード信号が出力され、これらの信
号がＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄア
ドレス記憶用ＰＲＯＭセル７１、ブロックＲ／Ｄアドレ
ス記憶用ＰＲＯＭセル９４に供給される。ブロックＲ／
Ｄアドレス記憶用ＰＲＯＭセル９４には、アドレスＡ１
〜Ａ４により決定される信号ＷＸ１〜ＷＸ４、ＷＣＢ１
〜ＷＣＢ４、及びカラム方向６４セルのうち１６セルず
つに分離している信号ＷＰＲ１〜ＷＰＲ４が供給され
る。ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に
おいて、これらの信号がＰＲＯＭセルに書込まれたアド
レスと一致すると、出力信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩ
Ｔ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌのいずれかが
ハイレベルとなる。この信号はアドレス検知回路９５に
供給される。このため、アドレス検知回路９５の出力信
号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲ、ＢＨＩＴ１ＢＬ〜
ＢＨＩＴ４ＢＬのいずれかがローレベルとなる。この信
号はロー優先回路９６に供給される。ロー優先回路９６
はローＲ／ＤとブロックＲ／Ｄの両方がヒットした場
合、ブロックＲ／Ｄを非選択とし、ローＲ／Ｄを選択す
る。すなわち、アドレス検知回路７４の出力信号を出力
する。また、ブロックＲ／Ｄがヒットした場合、ロー優
先回路９６から出力される信号ＢＬＫＭＯＤＲ、ＢＬＫ
ＭＯＤＬがハイレベルとされる。Ｒ／Ｄイネーブル回路
７６は、このロー優先回路９６から供給された信号に応
じて、Ｒ／ＤＲＯＭセルアレイ６３、６４のうちの１本
のローを選択するための信号が生成される。この生成さ
れた信号はＲ／Ｄローデコーダ６５、６６に供給され
る。このとき、アドレス変換回路９２、９３は信号ＢＬ
ＫＭＯＤＲ、ＢＬＫＭＯＤＬがハイレベルであるため、
ロープリデコーダ９１の信号ＷＷＬ１〜ＷＷＬ４、ＷＳ
Ｇ１〜ＷＳＧ４を選択し、Ｒ／Ｄカラムデコーダ６７、
６８に供給する。

【０２４３】この例では、Ｒ／ＤＰＲＯＭセルアレイ６
３、６４により本体ＭＲＯＭ５１、５２のＩ／Ｏ０、Ｉ
／Ｏ１又はＩ／Ｏ２、Ｉ／Ｏ３毎に４本の不良ロー又
は、ブロックを救済できる。

【０２４４】（アドレス書込み、アドレスベリファイ）
ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に対す
るアドレスの書込みと、書込んだアドレスのベリファイ
は、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に対するア
ドレスの書込みと、ベリファイと同様である。しかし、
図４１に示すように、ブロックＲ／Ｄアドレス記憶用Ｐ
ＲＯＭセル９４にはアドレスＡ１〜Ａ４により決定され
る信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４が必要なた
め、図４８に示すような、アドレスを外部から供給する
必要がある。また、Ｒ／Ｄアドレスの書き込みとブロッ
クＲ／Ｄのアドレス書き込み、及びＲ／Ｄアドレスのベ
リファイとブロックＲ／Ｄのベリファイは、アドレスピ
ンＡ５をハイレベル又はローレベルとすることにより区
別される。

【０２４５】（データ書込み、データベリファイ）デー
タ書込み、及びデータベリファイは、アドレス書込みに
おいて書込まなかったアドレスＡ０、Ａ５〜Ａ９により
選択すればよいが、４本のワード線選択する信号ＳＢＡ
Ｋ１〜ＳＢＡＫ４を新たに生成しなければならない。す
なわち、信号ＳＢＡＫ１〜ＳＢＡＫ４はアドレスＡ６、
Ａ７により選択するためである。したがって、構成の複
雑化を避けるため、ローＲ／Ｄと同様に、データ書込み
とベリファイを行う。このため、図４８に示すように、
アドレスＡ０〜Ａ５でアドレスを指定し、アドレス変換
回路９２、９３は、ローＲ／Ｄと同様に、アドレスＡ１
〜Ａ４により選択される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ
４を選択する。すなわち、図４６に示すアドレス変換回
路９２、９３において、信号ＢＬＫＭＯＤＬ，ＢＬＫＭ
ＯＤＲはともにローレベルであり、図３１に示すＴＥＳ
Ｔピンにハイレベルの信号が供給されることにより信号
ＴＲＤがハイレベルとなる。このため、各トランスファ
ーゲートは、信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４を選択す
る。

【０２４６】さらに、例えば本体ＭＲＯＭ５１のＩ／Ｏ
０、Ｉ／Ｏ１でブロックＲ／Ｄを使用し、本体ＭＲＯＭ
５２のＩ／Ｏ２、Ｉ／Ｏ３でローＲ／Ｄを使用する場
合、信号ＳＢＡＫ１〜ＳＢＡＫ４のうちの１つを選択す
ることにより、Ｉ／Ｏ０〜Ｉ／Ｏ４に対して同時にデー
タを書き込むことができる。

【０２４７】上記第５の実施例によれば、ブロックＲ／
Ｄにより、本体ＭＲＯＭのカラム方向にある不良セルを
救済することができる。しかも、アドレス変換回路９
２、９３により、ＯＴＰ、ローＲ／Ｄの場合と、ブロッ
クＲ／Ｄの場合とでカラムアドレスを切り換えている。
このため、Ｒ／ＤＰＲＯＭセルアレイ６３、６４の容量
を増加することなく、カラム方向にある不良セルを救済
できる。

【０２４８】また、ロー優先回路９６は、ローＲ／Ｄと
ブロックＲ／Ｄがともにヒットした場合、ローＲ／Ｄを
優先している。したがって、多重選択を防止できる。

【０２４９】尚、ロー優先回路９６は、ローＲ／Ｄを優
先しているが、ブロックＲ／Ｄを優先させるようにして
もよい。

【０２５０】その他、この発明の要旨を変えない範囲に
おいて種々変形実施可能なことは勿論である。

【０２５１】

【発明の効果】以上、詳述したようにこの発明によれ
ば、マスクＲＯＭの同一のアドレスのデータを二度以上
書き換えるとき、新たなＰＲＯＭセルに新たなデータを
書き込み、以前のデータを保持するＰＲＯＭセルからデ
ータを読み出すことができないようになるため、見かけ
上、データの消去及び書き換え可能とし、擬似的にＥＥ
ＰＲＯＭと同様に動作させることができる。

【０２５２】また、このＰＲＯＭセルは一層ＰＲＯＭで
あるため、マスクＲＯＭと同一の製造工程で作製でき、
製造コストはほとんど上昇することがない。

【０２５３】さらに、自動バンク指定回路はデータを書
き込まれた時点が新しいほどそのバンクの優先順位を自
動的に高く設定するため、使用したバンクをユーザは覚
えておく必要がなく、ユーザの利便を向上させることが
できる。

【０２５４】また、冗長用のＰＲＯＭセルアレイを設け
ているため、このセルアレイを使用することにより、製
造中に発生した不良セルを救済することができる。

【０２５５】さらに、救済した不良セルのアドレスと、
ユーザが書き込んだアドレスが同一の場合、後にユーザ
が書き込んだセルを優先している。したがって、ユーザ
のデータを優先できる利点を有している。

【０２５６】また、製造時に発生した不良セルを救済す
ることが可能であるとともに、ユーザによりデータを書
き換えることが可能であるため、ユーザプログラムのバ
グを修復することもできる。したがって、半導体記憶装
置の歩留まりを向上できる。さらに、ブロックＲ／Ｄに
より、本体ＭＲＯＭのカラム方向にある不良セルを救済
することができる。しかも、アドレス変換回路９２、９
３により、ＯＴＰ、ローＲ／Ｄの場合と、ブロックＲ／
Ｄの場合とでカラムアドレスを切り換えている。このた
め、Ｒ／ＤＰＲＯＭセルアレイ６３、６４の容量を増加
することなく、カラム方向にある不良セルを救済でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の一部を示す構成図。

【図２】本発明の第１の実施例のフロアプランを示す平
面図。

【図３】本発明の一層ＰＲＯＭを示す平面図。

【図４】図３のＩＶ−ＩＶ線に沿う断面図。

【図５】図３のＶ−Ｖ線に沿う断面図。

【図６】図３の一層ＰＲＯＭの等価回路を示す図。

【図７】図１に示すデータ記憶用ＰＲＯＭセルアレイと
カラムデコーダを示す回路図。

【図８】図１に示すプリデコーダの動作を示す図。

【図９】図１に示すアドレス記憶用ＰＲＯＭセルアレイ
を示す回路図。

【図１０】図１に示すアドレス検知回路と優先順位回路
を示す回路図。

【図１１】本発明の第１の実施例の動作を説明する図。

【図１２】本発明の第１の実施例の動作を説明する図。

【図１３】本発明の第２の実施例を示すものであり、優
先順位回路の変形例を示す回路図。

【図１４】本発明の第３の実施例を示すものであり、デ
ィスイネーブル回路を示す回路図。

【図１５】本発明の第３の実施例を示すものであり、自
動バンク指定回路を示す回路図。

【図１６】本発明の第４の実施例を示す全体的な構成
図。

【図１７】図１６に示すＭＲＯＭの構成を示す図。

【図１８】図１７の１ブロックの構成を示す図。

【図１９】図１９図（ａ）は１８に示す１バンクの回路
構成を示す図、図１９（ｂ）は図１９（ａ）に示すワー
ド線の論理を示す図。

【図２０】図１６に示すＯＴＰアドレス記憶用ＰＲＯＭ
セル、Ｒ／Ｄアドレス記憶用ＰＲＯＭセルを示す回路
図。

【図２１】図２０の動作を説明するために示す図。

【図２２】図１６に示すアドレス検知回路を示す回路
図。

【図２３】図２０乃至図２２の動作を説明するために示
す回路図。

【図２４】図１６に示すＯＴＰ優先回路を示す回路図。

【図２５】図１６に示すＲ／Ｄイネーブル回路を示す回
路図。

【図２６】図１６に示すＯＴＰＰＲＯＭセルアレイ、Ｒ
／ＤＰＲＯＭセルアレイを示す回路図。

【図２７】図１６に示すＲ／Ｄローデコーダを示す回路
構成図。

【図２８】図２７に示すレベルシフト回路を示す回路構
成図。

【図２９】ＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭ
セルアレイの書き込み動作を説明するためのフローチャ
ート。

【図３０】各ピンと各動作モードの関係を示す図。

【図３１】書き込みモード検出回路を示す回路図。

【図３２】図３１に示す高電圧検出回路を示す回路図。

【図３３】図１６に示す書込負荷回路を示す回路図。

【図３４】アドレス書き込み動作を示すタイミングチャ
ート。

【図３５】データ書き込み動作を示すタイミングチャー
ト。

【図３６】アドレスベリファイ動作を示すタイミングチ
ャート。

【図３７】データベリファイ動作を示すタイミングチャ
ート。

【図３８】本発明の第５の実施例の概念を説明するため
に示す図。

【図３９】本発明の第５の実施例を示す構成図。

【図４０】図３９の要部を拡大して示す構成図。

【図４１】図３９のブロックＲ／Ｄアドレス記憶用ＰＲ
ＯＭセルを示す回路図。

【図４２】図３９のアドレス検知回路を示す回路図。

【図４３】図３９のロー優先回路の一部を示す回路図。

【図４４】図３９のロー優先回路の残りの部を示す回路
図。

【図４５】図３９のＲ／Ｄイネーブル回路を示す回路
図。

【図４６】図３９、図４０のアドレス変換回路を示す回
路図。

【図４７】図３９のＯＴＰ，Ｒ／Ｄプリデコーダの動作
を示す図。

【図４８】各ピンと各動作モードの関係を示す図。

【符号の説明】

１Ａ、１Ｂ…本体メモリセルアレイ、 ２…ロウデコーダ、 ３Ａ、３Ｂ…カラムデコーダ、 ４Ａ、４Ｂ…本体用センスアンプ、 ５、５Ａ、５Ｂ…データ記憶用ＰＲＯＭセルアレイ、 ８、８Ａ、８Ｂ…センスアンプ、 ９…アドレス記憶用ＰＲＯＭセルアレイ、 ３１…アドレス検知回路、 ３２、３４…優先順位回路、 ３３…プリデコーダ、 ３５…ディスイネーブル回路、 ５１、５２…ＭＲＯＭ（マスクＲＯＭ）セルアレイ、 ５３、５４…ローデコーダ、 ５５、５６…カラムデコーダ、 ５７、５８、９１…ロープリデコーダ、 ５９、６０…センスアンプ、 ６１、６２…ＯＴＰＰＲＯＭセルアレイ、 ６３、６４…Ｒ／ＤＰＲＯＭ、 ６５、６６…Ｒ／Ｄローデコーダ、 ６７、６８…Ｒ／Ｄカラムデコーダ、 ６９…ＯＴＰ，Ｒ／Ｄプリデコーダ、 ７０…ＯＴＰアドレス記憶用ＰＲＯＭセル、 ７１…Ｒ／Ｄアドレス記憶用ＰＲＯＭセル、 ７２…書込負荷回路、 ７３、７４…アドレス検知回路、 ７５…ＯＴＰ優先回路、 ７６…Ｒ／Ｄイネーブル回路、 ７７、７８…Ｒ／Ｄセンスアンプ、 ７９、８０…切替回路、 ８４…データ書込用デコーダ、 ９２、９３…アドレス変換回路、 ９４…ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル、 ９５…アドレス検知回路、 ９６…ロー優先回路。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/112 (72)発明者 岩瀬 平 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 矢野 健志 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 マスクＲＯＭセルアレイと、 前記マスクＲＯＭセルアレイの誤データに対応するアド
   レスの少なくとも一部を記憶する第１のＰＲＯＭセルア
   レイと、 前記第１のＰＲＯＭセルアレイに記憶されるアドレスの
   一部に対応する１つ以上のデータ群（バンク）を記憶す
   る第２のＰＲＯＭセルアレイと、 外部より入力されたアドレス信号が、前記第１のＰＲＯ
   Ｍセルアレイに記憶されるアドレスと一致するか否かを
   検出し、一致した場合には前記第２のＰＲＯＭセルアレ
   イより対応する１つ以上のデータ群（バンク）を読み出
   すデータ読み出し手段とを有し、 前記第１のＰＲＯＭセルアレイに一致するアドレスが２
   以上記憶されていた場合には対応する１つ以上のデータ
   群（バンク）を選択して読み出すことを特徴とする半導
   体記憶装置。
2. 【請求項２】 前記読み出し手段は、前記第１のＰＲＯ
   Ｍセルアレイに一致するアドレスが２以上記憶されてい
   た場合に、対応する１つ以上のデータ群（バンク）の中
   から優先順位が最も高いデータ群（バンク）を選択して
   読み出すことを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記第１及び第２のＰＲＯＭセルアレイ
   は、一層ＰＲＯＭから構成されていることを特徴とする
   請求項１記載の半導体記憶装置。
4. 【請求項４】 前記第１及び第２のＰＲＯＭセルアレイ
   には、外部からデータが書き込まれることを特徴とする
   請求項１記載の半導体記憶装置。
5. 【請求項５】 前記データ読み出し手段は、あらかじめ
   前記データ群（バンク）に優先順位を付けており、 前記データ群（バンク）に記憶されたデータをさらに書
   き換える際には、前記データが記憶されたデータ群（バ
   ンク）より高い優先順位が付され未使用であるデータ群
   （バンク）に第２の訂正データを書き込むことを特徴と
   する請求項１記載の半導体記憶装置。
6. 【請求項６】 前記データ読み出し手段は、前記データ
   群（バンク）にそれぞれ対応した複数のディスイネーブ
   ル回路を具備し、 前記データ群（バンク）に記憶されたデータをさらに書
   き換える際には、未使用であるデータ群（バンク）に第
   ２の訂正データが書き込まれ、前記さらに書き換える前
   のデータが記憶されたデータ群（バンク）はそのデータ
   群（バンク）に対応する前記ディスイネーブル回路によ
   り以後選択不可能とされることを特徴とする請求項１記
   載の半導体記憶装置。
7. 【請求項７】 データを書き込む際に、未使用である前
   記データ群（バンク）を選択する自動バンク指定回路を
   さらに具備することを特徴とする請求項１記載の半導体
   記憶装置。
8. 【請求項８】 マスクＲＯＭセルアレイと、 このマスクＲＯＭセルアレイに記憶されたデータを読み
   出す第１の読み出し手段と、 前記マスクＲＯＭセルアレイの誤りデータに対応するア
   ドレスの一部を記憶する第１のＰＲＯＭセルアレイと、 前記マスクＲＯＭセルアレイの不良セルに対応するアド
   レスの一部を記憶する第２のＰＲＯＭセルアレイと、 前記第１のＰＲＯＭセルアレイに記憶されるアドレスの
   一部に対応する１つ以上のデータ群を記憶する第３のＰ
   ＲＯＭセルアレイと、 前記第２のＰＲＯＭセルアレイに記憶されるアドレスの
   一部に対応する１つ以上のデータ群を記憶する第４のＰ
   ＲＯＭセルアレイと、 外部より入力されたアドレスが、前記第１のＰＲＯＭセ
   ルアレイに記憶されるアドレスと一致するか否かを検知
   する第１のアドレス検知手段と、 外部より入力されたアドレスが、前記第２のＰＲＯＭセ
   ルアレイに記憶されるアドレスと一致するか否かを検知
   する第２のアドレス検知手段と、 前記第２のアドレス検知手段が前記アドレスの一致を検
   知した場合、前記第４のＰＲＯＭセルアレイを選択する
   ための信号を出力する第１の信号生成手段と、 前記第１のアドレス検知手段が前記アドレスの一致を検
   知した場合、前記第３のＰＲＯＭセルアレイを選択する
   ための信号を出力するとともに、前記第１の信号生成手
   段を非活性とする第２の信号生成手段と、 前記第３のＰＲＯＭセルアレイより対応する１つ以上の
   データ群を読み出す第２の読み出し手段とを具備するこ
   とを特徴とする半導体記憶装置。
9. 【請求項９】 前記第１乃至第４のＰＲＯＭセルアレイ
   は、１つのポリシリコン層を有するＰＲＯＭから構成さ
   れていることを特徴とする請求項８記載の半導体記憶装
   置。
10. 【請求項１０】 データの書き込み時に、前記第３、第
    ４のＰＲＯＭセルアレイを指定するためのアドレスが供
    給され、このアドレスに応じて、前記第３、第４のＰＲ
    ＯＭセルアレイを選択するための信号を出力するデータ
    書き込み手段をさらに具備することを特徴とする請求項
    ８記載の半導体記憶装置。
11. 【請求項１１】 前記第１、第２の読み出し手段に接続
    され、前記第１、第２の読み出し手段の一方からデータ
    を取り出す切替手段をさらに具備することを特徴とする
    請求項８記載の半導体記憶装置。
12. 【請求項１２】 前記第１の信号生成手段は、前記第４
    のＰＲＯＭセルアレイを選択するための信号を出力する
    とき、前記切替手段により前記第２の読み出し手段から
    データを取り出すための信号を生成する回路を有するこ
    とを特徴とする請求項１１記載の半導体記憶装置。
13. 【請求項１３】 マスクＲＯＭセルアレイと、 このマスクＲＯＭセルアレイに記憶されたデータを読み
    出す第１の読み出し手段と、 前記マスクＲＯＭセルアレイに含まれる不良セルのロー
    方向のアドレスの一部を記憶する第１のＰＲＯＭセルア
    レイと、 前記マスクＲＯＭセルアレイに含まれる不良セルのカラ
    ム方向のアドレスの一部を記憶する第２のＰＲＯＭセル
    アレイと、 前記第１、第２のＰＲＯＭセルアレイに記憶されるアド
    レスの一部に対応する１つ以上のデータ群を記憶する第
    ３のＰＲＯＭセルアレイと、 外部より入力されたアドレスが、前記第１のＰＲＯＭセ
    ルアレイに記憶されるアドレスと一致するか否かを検知
    する第１のアドレス検知手段と、 外部より入力されたアドレスが、前記第２のＰＲＯＭセ
    ルアレイに記憶されるアドレスと一致するか否かを検知
    する第２のアドレス検知手段と、 前記第１のアドレス検知手段がアドレスの一致を検出す
    るとともに、前記第２のアドレス検知手段がアドレスの
    一致を検出した場合、前記第１のアドレス検知手段の出
    力信号を選択する第１の選択手段と、 前記第１の選択手段の出力信号に応じて、前記第３のＰ
    ＲＯＭセルアレイのローを選択するロー選択手段と、 前記第３のＰＲＯＭセルアレイのカラムを選択するカラ
    ム選択手段と、 前記第１の選択手段が前記第１のアドレス検知手段の出
    力信号を選択している場合、前記カラム選択手段にカラ
    ムアドレスを供給し、前記第１の選択手段が前記第２の
    アドレス検知手段の出力信号を選択している場合、前記
    カラム選択手段にローアドレスを供給する第２の選択手
    段と、 前記第３のＰＲＯＭセルアレイより対応する１つ以上の
    データ群を読み出す第２の読み出し手段とを具備するこ
    とを特徴とする半導体記憶装置。
14. 【請求項１４】 前記第１乃至第３のＰＲＯＭセルアレ
    イは、１つのポリシリコン層を有するＰＲＯＭから構成
    されていることを特徴とする請求項１３記載の半導体記
    憶装置。
15. 【請求項１５】 データの書き込み時に、前記第３のＰ
    ＲＯＭセルアレイを指定するためのアドレスが供給さ
    れ、このアドレスに応じて、前記第３のＰＲＯＭセルア
    レイを選択するための信号を出力するデータ書き込み手
    段をさらに具備することを特徴とする請求項１３記載の
    半導体記憶装置。
16. 【請求項１６】 前記第１、第２の読み出し手段に接続
    され、前記第１、第２の読み出し手段の一方からデータ
    を取り出す切替手段をさらに具備することを特徴とする
    請求項１３記載の半導体記憶装置。
17. 【請求項１７】 ロー選択手段は前記第３のＰＲＯＭセ
    ルアレイを選択するための信号を出力するとき、前記切
    替手段により前記第２の読み出し手段からデータを取り
    出すための信号を生成する回路を有することを特徴とす
    る請求項１６記載の半導体記憶装置。
18. 【請求項１８】 マスクＲＯＭセルアレイと、 このマスクＲＯＭセルアレイに記憶されたデータを読み
    出す第１の読み出し手段と、 前記マスクＲＯＭセルアレイに含まれる誤りデータのア
    ドレスの一部を記憶する第１のＰＲＯＭセルアレイと、 前記マスクＲＯＭセルアレイに含まれる不良セルのロー
    方向のアドレスの一部を記憶する第２のＰＲＯＭセルア
    レイと、 前記マスクＲＯＭセルアレイに含まれる不良セルのカラ
    ム方向のアドレスの一部を記憶する第３のＰＲＯＭセル
    アレイと、 前記第１のＰＲＯＭセルアレイに記憶されるアドレスの
    一部に対応する１つ以上のデータ群を記憶する第４のＰ
    ＲＯＭセルアレイと、 前記第２、第３のＰＲＯＭセルアレイに記憶されるアド
    レスの一部に対応する１つ以上のデータ群を記憶する第
    ５のＰＲＯＭセルアレイと、 外部より入力されたアドレスが、前記第１のＰＲＯＭセ
    ルアレイに記憶されるアドレスと一致するか否かを検知
    する第１のアドレス検知手段と、 外部より入力されたアドレスが、前記第２のＰＲＯＭセ
    ルアレイに記憶されるアドレスと一致するか否かを検知
    する第２のアドレス検知手段と、 外部より入力されたアドレスが、前記第３のＰＲＯＭセ
    ルアレイに記憶されるアドレスと一致するか否かを検知
    する第３のアドレス検知手段と、 前記第２のアドレス検知手段がアドレスの一致を検出す
    るとともに、前記第３のアドレス検知手段がアドレスの
    一致を検出した場合、前記第２のアドレス検知手段の出
    力信号を選択し、前記第３のアドレス検知手段がアドレ
    スの一致を検出したことを示す指示信号を生成する第１
    の選択手段と、 前記第１の選択手段の出力信号に応じて、前記第５のＰ
    ＲＯＭセルアレイのローを選択する第１のロー選択手段
    と、 前記第１のアドレス検知手段がアドレスの一致を検出し
    た場合、前記第１のロー選択手段を非活性とし、前記第
    ４のＰＲＯＭセルアレイのローを選択する第２のロー選
    択手段と、 前記第４、第５のＰＲＯＭセルアレイのカラムを選択す
    るカラム選択手段と、 前記第１の選択手段から前記指示信号が出力されていな
    い場合、前記カラム選択手段にカラムアドレスを供給
    し、前記第１の選択手段から前記指示信号が出力されて
    いる場合、前記カラム選択手段にローアドレスを供給す
    る第２の選択手段と、 前記第４、第５のＰＲＯＭセルアレイの選択された一方
    より１つ以上のデータ群を読み出す第２の読み出し手段
    とを具備することを特徴とする半導体記憶装置。
19. 【請求項１９】 前記第１乃至第５のＰＲＯＭセルアレ
    イは、１つのポリシリコン層を有するＰＲＯＭから構成
    されていることを特徴とする請求項１８記載の半導体記
    憶装置。
20. 【請求項２０】 データの書き込み時に、前記第４、第
    ５のＰＲＯＭセルアレイを指定するためのアドレスが供
    給され、このアドレスに応じて、前記第４、第５のＰＲ
    ＯＭセルアレイの一方を選択するための信号を出力する
    データ書き込み手段をさらに具備することを特徴とする
    請求項１８記載の半導体記憶装置。