JP3540586B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マスクＲＯＭと書き換え可能なＰＲＯＭとを有する半導体記憶装置に係わり、特にＰＲＯＭに書き込まれたデータを見かけ上消去し書き換え可能とするような半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のマスクＲＯＭでは、マスクＲＯＭの製造中にデータが書き込まれ、製造後にユーザがデータを書き換えることはできない。
【０００３】
【発明が解決しようとする課題】
従来のマスクＲＯＭでは、ユーザがマスクＲＯＭを購入した後、ユーザ側のプログラムのバグ等によるデータの誤りが見つかったときは、このマスクＲＯＭは廃棄しなければならない。
【０００４】
しかし、このデータの誤りは数ビット程度であることが多く、この数ビットの誤ったデータを書き換えることができれば、このマスクＲＯＭを廃棄せずに使用することが可能となる。
【０００５】
そのため、従来から特願平７−３２０１８２号に示すように、チップ上にマスクＲＯＭの他にユーザがデータを書き込むことができるメモリセルを設け、マスクＲＯＭにおける数ビットのバグを救済することが考えられている。
【０００６】
この場合、修正したデータをそのメモリセルに書き込んだ後に、再度同じアドレスのデータを書き換える必要が生じることがある。したがって、救済用のメモリセルはＥＥＰＲＯＭのような消去可能なセルであることが望ましい。
【０００７】
しかし、消去可能なセルの製造工程は、マスクＲＯＭより複雑であるため、製造コストが上昇してしまう。
【０００８】
本発明は、上記課題に鑑みてなされたもので、その目的は、マスクＲＯＭと同一の製造工程で作製することができるメモリセルを用いて、同一のアドレスのデータを２度以上書き換え可能な半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発名の半導体記憶装置は、マスクＲＯＭセルアレイと、前記マスクＲＯＭセルアレイの誤データに対応するアドレスの少なくとも一部を記憶する第１のＰＲＯＭセルアレイと、前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第２のＰＲＯＭセルアレイと、外部より入力されたアドレス信号が、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検出し、一致した場合には前記第２のＰＲＯＭセルアレイより対応するデータ群を読み出すデータ読み出し手段とを有し、前記データ読み出し手段は、前記第１のＰＲＯＭセルアレイに一致するアドレスが２以上記憶されていた場合に、対応する１つ以上のデータ群の中から優先順位が最も高いデータ群を選択して読み出すことを特徴とする。
【００１０】
また、この発明の半導体記憶装置は、マスクＲＯＭセルアレイと、このマスクＲＯＭセルアレイに記憶されたデータを読み出す第１の読み出し手段と、前記マスクＲＯＭセルアレイの誤りデータに対応するアドレスの一部を記憶する第１のＰＲＯＭセルアレイと、前記マスクＲＯＭセルアレイの不良セルに対応するアドレスの一部を記憶する第２のＰＲＯＭセルアレイと、前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第３のＰＲＯＭセルアレイと、前記第２のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第４のＰＲＯＭセルアレイと、外部より入力されたアドレスが、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第１のアドレス検知手段と、外部より入力されたアドレスが、前記第２のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第２のアドレス検知手段と、前記第２のアドレス検知手段が前記アドレスの一致を検知した場合、前記第４のＰＲＯＭセルアレイを選択するための信号を出力する第１の信号生成手段と、前記第１のアドレス検知手段が前記アドレスの一致を検知した場合、前記第３のＰＲＯＭセルアレイの中から優先順位が最も高いデータ群を選択するための信号を出力するとともに、前記第１の信号生成手段を非活性とする第２の信号生成手段と、前記第３のＰＲＯＭセルアレイより対応するデータ群を読み出す第２の読み出し手段とを具備している。
【００１２】
また、この発明の半導体記憶装置は、マスクＲＯＭセルアレイと、このマスクＲＯＭセルアレイに記憶されたデータを読み出す第１の読み出し手段と、前記マスクＲＯＭセルアレイに含まれる誤りデータのアドレスの一部を記憶する第１のＰＲＯＭセルアレイと、前記マスクＲＯＭセルアレイに含まれる不良セルのロー方向のアドレスの一部を記憶する第２のＰＲＯＭセルアレイと、前記マスクＲＯＭセルアレイに含まれる不良セルのカラム方向のアドレスの一部を記憶する第３のＰＲＯＭセルアレイと、前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第４のＰＲＯＭセルアレイと、前記第２、第３のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第５のＰＲＯＭセルアレイと、外部より入力されたアドレスが、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第１のアドレス検知手段と、外部より入力されたアドレスが、前記第２のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第２のアドレス検知手段と、外部より入力されたアドレスが、前記第３のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第３のアドレス検知手段と、前記第２のアドレス検知手段がアドレスの一致を検出するとともに、前記第３のアドレス検知手段がアドレスの一致を検出した場合、前記第２のアドレス検知手段の出力信号を選択し、前記第３のアドレス検知手段がアドレスの一致を検出したことを示す指示信号を生成する第１の選択手段と、前記第１の選択手段の出力信号に応じて、前記第５のＰＲＯＭセルアレイのローを選択する第１のロー選択手段と、前記第１のアドレス検知手段がアドレスの一致を検出した場合、前記第１のロー選択手段を非活性とし、前記第４のＰＲＯＭセルアレイの中から優先順位が最も高いローを選択する第２のロー選択手段と、前記第４、第５のＰＲＯＭセルアレイのカラムを選択するカラム選択手段と、前記第１の選択手段から前記指示信号が出力されていない場合、前記カラム選択手段にカラムアドレスを供給し、前記第１の選択手段から前記指示信号が出力されている場合、前記カラム選択手段にローアドレスを供給する第２の選択手段と、前記第４、第５のＰＲＯＭセルアレイの選択された一方よりデータ群を読み出す第２の読み出し手段とを具備している。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
図２は、本発明の第１の実施例のフロアプランを示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【００１５】
図２に示すように、半導体チップ１２上にマスクＲＯＭより構成される本体メモリセルアレイ１Ａ，１Ｂが設けられている。ロウデコーダ２は、本体メモリセルアレイ１Ａ，１Ｂの間に配置され、この２つの本体メモリセルアレイにより共用される。カラムデコーダ３Ａ，３Ｂは、それぞれ本体メモリセルアレイ１Ａ，１Ｂに隣接して配置されている。また、本体用センスアンプ４Ａ，４Ｂは、それぞれカラムデコーダ３Ａ，３Ｂに隣接して配置されている。
【００１６】
また、半導体チップ１２上には、電気的にデータを書き換え可能なＰＲＯＭにより構成されるデータ記憶用のＰＲＯＭセルアレイ５Ａ，５Ｂが設けられている。カラムデコーダ７Ａ，７Ｂは、それぞれＰＲＯＭセルアレイ５Ａ，５Ｂに隣接して配置されている。センスアンプ８Ａ、８Ｂはこれらカラムデコーダ７Ａ，７Ｂに接続されている。前記ＰＲＯＭセルアレイ５Ａ，５Ｂには、ユーザによりデータが書き込まれる。
【００１７】
さらに、ＰＲＯＭセルアレイ５Ａ、５Ｂ間にアドレス記憶用のＰＲＯＭセルアレイ９が配置されている。論理回路１０は、ＰＲＯＭセルアレイ９に隣接して配置されている。
【００１８】
また、図示せぬ複数のパッドが配置されるパッド領域１１Ａ、１１Ｂは、半導体チップ１２の互いに対向する２つの縁部にそれぞれ配置されている。
【００１９】
図３は、図２に示した第１の実施例に用いられる１つのポリシリコン層を有するＰＲＯＭ（以下、一層ＰＲＯＭと称す）を示す平面図である。図４は、図３のＩＶ−ＩＶ線に沿う断面図であり、図５は、図３のＶ−Ｖ線に沿う断面図である。図６は、一層ＰＲＯＭの等価回路図を示している。
【００２０】
なお、図３において、斜線部は一般にＳＤＧ（ソース、ドレイン、ゲート）領域と呼ばれ、その領域にソース・ドレイン領域やゲート電極が形成される。
【００２１】
半導体基板２０上には、フィールド酸化膜２１が形成されている。半導体基板２０中にはワード線（コントロールゲート）２２が形成されている。ワード線は、拡散層により構成される。
【００２２】
ワード線２２上には、複数のフローティングゲート２３が配置されている。フローティングゲート２３は、例えばＷＳｉにより構成される。
【００２３】
フローティングゲート２３の一部の直下の半導体基板２０内には、トランジスタのチャネルが形成されている。そのチャネルの両端の半導体基板２０内には、ソース・ドレイン領域２４Ａ，２４Ｂが形成されている。ソース・ドレイン領域２４Ａ，２４Ｂは、拡散層により構成されている。
【００２４】
ソース・ドレイン領域２４Ａ，２４Ｂは、ビット線２５に接続されている。
【００２５】
なお、互いに隣接する一層ＰＲＯＭ Ｍ１，Ｍ２は、ソース・ドレイン領域２４Ａ，２４Ｂを共有している。
【００２６】
この一層ＰＲＯＭをマスクＲＯＭに付加して設ける場合、一層ＰＲＯＭのワード線やソース・ドレイン領域とマスクＲＯＭのソース・ドレイン領域は同時に形成することができ、一層ＰＲＯＭのフローティングゲートとマスクＲＯＭのゲートは同時に形成することができる。そのため、製造工程数は増加せず、コストは上昇しない。
【００２７】
以下、この一層ＰＲＯＭセルへデータを書き込む際の動作を説明する。
【００２８】
まず、データを書き込みたいセルのコントロールゲートに高電位ＶＰＰを供給する。コントロールゲートに高電位が供給されているため、フローティングゲートの電位も上昇する。
【００２９】
次に、セルのソースを接地し、ドレインに高電位ＶＰＰを供給する。その結果、セルのソース・ドレイン間にホットエレクトロンが発生し、フローティングゲートに電子が注入される。そのため、トランジスタの閾値電圧が上昇する。
【００３０】
また、ドレインに高電位ＶＰＰを印加しなければ、ホットエレクトロンは発生しない。したがって、この場合、フローティングゲートに電子は注入されず、トランジスタの閾値電圧は変化しない。
【００３１】
次に、このＰＲＯＭセルからデータを読み出す際の動作を説明する。
【００３２】
まず、データを読み出したいセルのコントロールゲートに通常の電源電位ＶＤＤを供給し、ソースに例えば１Ｖを印加する。セルのフローティングゲートに電子が注入されている場合は、閾値電圧が高いため、ソース・ドレイン間に電流は流れない。一方、セルのフローティングゲートに電子が注入されていないときは、閾値電圧が低いため、ソース・ドレイン間に電流が流れる。このように、電流が流れるか否かを検出することにより、セルに記憶されているデータを知ることができる。
【００３３】
図１は、本発明の第１の実施例を示すブロック図である。このブロック図は、図２に示した半導体記憶装置のフロアプランにおけるデータ記憶用ＰＲＯＭセルアレイ５、アドレス記憶用ＰＲＯＭセルアレイ９、カラムデコーダ７、センスアンプ８及び論理回路１０をより詳細に示したものである。図１に示したアドレス検知回路３１、優先順位回路３２及びプリデコーダ３３は、図２に示したフロアプランでは論理回路１０に設けられている。
【００３４】
外部からパッドを介して供給されるアドレス信号は、カラムデコーダ７、プリデコーダ３３と、図２に示した本体メモリセルアレイ用のロウデコーダ２、カラムデコーダ３Ａ，３Ｂに供給される。
【００３５】
プリデコーダ３３は、入力されたアドレス信号に応じて信号φ１〜φ４、Ｒ１〜Ｒ４を生成し、その信号をアドレス記憶用ＰＲＯＭセルアレイ９に供給する。
【００３６】
アドレス記憶用ＰＲＯＭセルアレイ９は、本体メモリセルアレイ内の誤りデータのアドレスの少なくとも一部を記憶する。
【００３７】
アドレス検知回路３１は、アドレス記憶用ＰＲＯＭセルアレイ９に記憶されたアドレスと入力されたアドレス信号とが一致するか否かを検知し、信号ＯＨＩＴ１〜ＯＨＩＴ４、信号ＯＴＰＭＯＤＥ（ＯＴＰ： One Time Program ）を出力する。半導体記憶装置の例えば図示せぬ出力回路は、信号ＯＴＰＭＯＤＥに応じて本体メモリセルアレイが記憶するデータあるいはデータ記憶用ＰＲＯＭセルアレイ５が記憶するデータを外部に出力する。
【００３８】
優先順位回路３２は、信号ＯＨＩＴ１〜ＯＨＩＴ４の中から優先される信号を１つ選択し、データ記憶用ＰＲＯＭセルアレイ５に信号ＯＴＰ１〜ＯＴＰ４を供給する。
【００３９】
データ記憶用ＰＲＯＭセルアレイ５は、本体メモリセルアレイ内の誤りデータを訂正したデータを記憶する。
【００４０】
カラムデコーダ７は、アドレス信号に応じてデータ記憶用ＰＲＯＭセルアレイのカラム線を選択し、そのデータを読み出してセンスアンプ８に出力する。
【００４１】
センスアンプ８は、図示せぬ出力回路を介して、読み出したデータを外部に出力する。
【００４２】
図７は、図１に示した実施例に用いられるデータ記憶用ＰＲＯＭセルアレイ５とカラムデコーダ７の回路例を示す。
【００４３】
本実施例では、アドレス信号の２ビットＡ０，Ａ１を１つの単位とし、この単位毎に本体メモリセルアレイのデータを置き換える。
【００４４】
カラムデコーダ７の入力端子には、アドレス信号Ａ０，Ａ１、制御信号Ｃ１，Ｃ２が供給される。カラムデコーダの４個の出力端子は、データ記憶用ＰＲＯＭセルアレイ５のカラム線ＣＯＬ１〜ＣＯＬ４にそれぞれ接続される。また、カラムデコーダは、高電位ＶＰＰが供給される端子と、センスアンプの入力端子と接続された端子を有する。
【００４５】
カラムデコーダ７は、アドレス信号Ａ０，Ａ１に応じてカラム線ＣＯＬ１〜ＣＯＬ４のいずれか１つを選択し、制御信号Ｃ１，Ｃ２に応じてデータ書き込み時はその選択したカラム線を高電位ＶＰＰに接続し、データ読み出し時はその選択したカラム線をセンスアンプの入力端子に接続する。
【００４６】
データ記憶用ＰＲＯＭセルアレイ５は、４個の一層ＰＲＯＭセルからなる例えば４個のバンクＤＢＫ１〜ＤＢＫ４を有する。各バンクにおいて、第１ないし第４の一層ＰＲＯＭセルのドレインはそれぞれカラムラインＣＯＬ１〜ＣＯＬ４に接続され、ソースはいずれも接地されている。例えば、バンクＤＢＫ１は、一層ＰＲＯＭセルＭＤ１１〜ＭＤ１４より構成され、ＰＲＯＭセルＭＤ１１〜ＭＤ１４のドレインはそれぞれカラムラインＣＯＬ１〜ＣＯＬ４に接続される。また、同一のバンクの一層ＰＲＯＭのコントロールゲートは、同一のワード線に接続されている。バンクＤＢＫ１〜ＤＢＫ４の共通のワード線には、それぞれ信号ＯＴＰ１〜ＯＴＰ４が供給される。
【００４７】
図８は、図１に示した実施例に用いられるプリデコーダ３３の動作を説明する図である。
【００４８】
プリデコーダ３３の入力端子には、アドレス信号の内の例えばＡ２，Ａ３，Ａ４，Ａ５が供給される。また、プリデコーダ３３は、アドレス信号Ａ２〜Ａ５に応じて、８ビットの信号φ１〜φ４、Ｒ１〜Ｒ４を出力する。
【００４９】
図８Ａ及び図８Ｂは、信号φ１〜φ４、Ｒ１〜Ｒ４と信号Ａ２〜Ａ５との関係を示す。信号Ｚは、信号Ｘと信号Ｙの論理和となっている。例えば、信号φ１は、／Ａ２と／Ａ３の論理和である。以下、／は反転信号を表すものとする。
【００５０】
図８から分かるように、プリデコーダ３３の出力信号φ１〜φ４のうち常に１つのみがハイレベルで他の信号はローレベルとなり、出力信号Ｒ１〜Ｒ４のうち常に１つのみがハイレベルで他の信号はローレベルとなる。例えば、信号Ａ２〜Ａ５がいずれもローレベルのときは、信号φ１と信号Ｒ１がハイレベルとなり、信号φ２〜φ４、Ｒ２〜Ｒ４がローレベルとなる。
【００５１】
なお、プリデコーダの動作論理は、図８に示した論理に限られるものではない。
【００５２】
図９は、図１に示した実施例に用いられるアドレス記憶用ＰＲＯＭセルアレイの回路例を示す。
【００５３】
アドレス記憶用ＰＲＯＭセルアレイ９は、データ記憶用ＰＲＯＭセルアレイ５のバンク数と同じ数のバンクより構成される。各バンクは、プリデコーダ３３の出力信号の数と同一の数の一層ＰＲＯＭセルより構成される。上述の例に対応させると、アドレス記憶用ＰＲＯＭセルアレイ９は、８個の一層ＰＲＯＭから構成される４個のバンクＡＢＫ１〜ＡＢＫ４を有する。
【００５４】
各バンクにおいて、８個の一層ＰＲＯＭのコントロールゲートにはそれぞれ信号φ１〜φ４、Ｒ１〜Ｒ４が供給され、ソースはいずれも接地されている。
【００５５】
例えば、バンクＡＢＫ１は、８個の一層ＰＲＯＭセルＭＡ１１〜ＭＡ１８から構成され、ＰＲＯＭセルＭＡ１１〜ＭＡ１８のコントロールゲートにはそれぞれ信号φ１〜φ４、Ｒ１〜Ｒ４が供給される。また、各バンクの８個の一層ＰＲＯＭセルのドレインは共通のドレイン線に接続されている。バンクＡＢＫ１〜ＡＢＫ４のこの共通に接続されたドレイン線をそれぞれＭＯＨＩＴ１〜ＭＯＨＩＴ４と呼ぶ。
【００５６】
共通のドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４は、それぞれトランジスタＱ１〜Ｑ４のソースに接続される。トランジスタＱ１〜Ｑ４のゲートには、制御信号Ｃ１１〜Ｃ１４が供給される。トランジスタＱ１〜Ｑ４のドレインは、トランジスタＱ５のソースに接続される。トランジスタＱ５のドレインにはアドレス書き込み時に高電位ＶＰＰが供給され、トランジスタＱ５のゲートには制御信号Ｃ１５が供給される。
【００５７】
また、以下、ｎを１から４までの自然数として、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫｎとアドレス記憶用ＰＲＯＭセルアレイのバンクＡＢＫｎを合わせて、バンクｎと呼ぶことにする。
【００５８】
図１０は、図１に示した実施例に用いられるアドレス検知回路３１と優先順位回路３２の回路例を示す。
【００５９】
アドレス検知回路３１において、トランジスタＱ２１〜Ｑ２４の電流経路の一端は図９に示したアドレス記憶用ＰＲＯＭセルアレイの共通ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４にそれぞれ接続されている。トランジスタＱ２１〜Ｑ２４のゲートには、制御信号Ｃ２１が供給される。トランジスタＱ２１〜Ｑ２４の電流経路の他端は、それぞれトランジスタＱ２５〜Ｑ２８のソースに接続される。トランジスタＱ２５〜Ｑ２８のドレインにはいずれも電源電位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ２２が供給される。通常、制御信号Ｃ２１、Ｃ２２は中間電位にある。
【００６０】
また、トランジスタＱ２１〜Ｑ２４の電流経路の他端は、それぞれ例えば２段のインバータの入力端子に接続され、この２段のインバータの出力信号はそれぞれ信号ＯＨＩＴ１〜ＯＨＩＴ４となる。
【００６１】
さらに、ノアゲートＧ１の第１ないし第４の入力端子には信号ＯＨＩＴ１〜ＯＨＩＴ４が供給される。ノアゲートＧ１の出力端子は、インバータＧ２の入力端子に接続される。インバータＧ２の出力端子から、信号ＯＴＰＭＯＤＥが生成される。信号ＯＴＰＭＯＤＥは、アドレス信号とアドレス記憶用ＰＲＯＭセルアレイに記憶されているアドレスとが一致するか否かを表す。信号ＯＴＰＭＯＤＥに応じて本体メモリセルアレイが記憶するデータあるいはデータ記憶用ＰＲＯＭセルアレイ５が記憶するデータが半導体装置から出力される。
【００６２】
優先順位回路３２は、ナンドゲートＧ３〜Ｇ８とインバータＧ９〜Ｇ１３より構成される。インバータＧ１０〜Ｇ１３は例えばレベルシフタを含み、データ記憶用ＰＲＯＭセルアレイ５へのデータ書き込み時に高電位ＶＰＰを出力する。
【００６３】
図１０に示すように、ナンドゲートＧ３〜Ｇ５の第１の入力端子にはそれぞれ信号ＯＨＩＴ２〜ＯＨＩＴ４が供給され、第２の入力端子にインバータで反転された信号ＴＯＴＰが供給される。
【００６４】
ナンドゲートＧ６の第１の入力端子には信号ＯＨＩＴ１が供給され、第２ないし第４の入力端子はそれぞれナンドゲートＧ３〜Ｇ５の出力端子に接続される。
【００６５】
ナンドゲートＧ７の第１の入力端子には信号ＯＨＩＴ２が供給され、第２及び第３の入力端子はそれぞれナンドゲートＧ４、Ｇ５の出力端子に接続される。
【００６６】
ナンドゲートＧ８の第１の入力端子には信号ＯＨＩＴ３が供給され、第２の入力端子はそれぞれナンドゲートＧ５の出力端子に接続される。
【００６７】
インバータＧ９の入力端子には信号ＯＨＩＴ４が供給される。インバータＧ１０〜Ｇ１２の入力端子はそれぞれナンドゲートＧ６〜Ｇ８の出力端子に接続され、インバータＧ１３の入力端子はインバータＧ９の出力端子に接続される。
【００６８】
インバータＧ１０〜Ｇ１３の出力端子から、それぞれ信号ＯＴＰ１〜ＯＴＰ４が出力される。これらの信号ＯＴＰ１〜ＯＴＰ４は、前述のようにデータ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ１〜ＤＢＫ４のワード線にそれぞれ供給される。
【００６９】
この優先順位回路により、バンクＤＢＫ１からバンクＤＢＫ４に優先順位が設けられる。上述の優先順位回路では、数字の大きいバンクほど優先度が高くなっている。例えば、バンクＤＢＫ１とバンクＤＢＫ２では、バンクＤＢＫ２の方が優先される。
【００７０】
なお、上述のアドレス記憶用ＰＲＯＭセルアレイ９及びデータ記憶用ＰＲＯＭセルアレイ５にデータを書き込むために、例えばＰＲＯＭライターが用いられる。ＰＲＯＭライターは、例えばアドレス信号Ａ５〜Ａ０、制御信号Ｃ１、Ｃ２、Ｃ１１〜Ｃ１５、Ｃ２１、Ｃ２２、ＴＯＴＰ、高電位ＶＰＰ、電源電位ＶＤＤなどを供給する。
【００７１】
以下、本実施例の書き込み動作及び読み出し動作を図１１、図１２を用いて説明する。なお、図１１、図１２では回路の一部を省略して描いている。
【００７２】
例えば本体メモリセルアレイのアドレス“０１００１０”のデータが誤りであった場合におけるユーザによる置き換え動作について説明する。本実施例では、アドレス信号の２ビットＡ０，Ａ１を１つの単位として置き換えるため、マスクＲＯＭの“０１００００”番地から“０１００１１”番地までのデータを置き換えなければならない。例えば、“０１００００”番地から“０１００１１”番地のデータを１、０、１、０に置き換える。今、アドレス記憶用ＰＲＯＭセルアレイ９及びデータ記憶用ＰＲＯＭセルアレイ５のバンク１にはすでに他の番地のデータが書き込まれているものとする。
【００７３】
この書き込み動作は、アドレス書き込み、アドレスベリファイ、データ書き込み、データベリファイの各処理により構成される。
【００７４】
まず、アドレス書き込みについて説明する。アドレス記憶用ＰＲＯＭセルアレイ９の例えばバンクＡＢＫ２に、誤りデータが記憶されているアドレスのビットＡ５〜Ａ２を書き込む。
【００７５】
すなわち、外部からアドレスパッドにアドレス信号を入力する。このアドレス信号Ａ５〜Ａ２は“０１００”であり、ビットＡ４はハイレベルとなり、ビットＡ５、Ａ３、Ａ２はローレベルとなる。
【００７６】
プリデコーダ３３は、図８に示した論理に従って、Ａ５〜Ａ２よりφ１〜φ４、Ｒ１〜Ｒ４を生成する。従って、信号φ１及び信号Ｒ２がハイレベル、信号φ２〜φ４、Ｒ１、Ｒ３、Ｒ４がローレベルとなる。このハイレベルの信号は、高電位ＶＰＰである。
【００７７】
また、アドレス記憶用バンクＡＢＫ１〜ＡＢＫ４の内の１つのバンクのドレインに高電位ＶＰＰを供給する。例えば、制御信号Ｃ１２、Ｃ１５をハイレベルとし、制御信号Ｃ１１、Ｃ１３、Ｃ１４をローレベルとして、バンクＡＢＫ２のドレインのみに高電位ＶＰＰを供給する。この際、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２４は非導通状態にある。
【００７８】
その結果、図１１に示すようにバンクＡＢＫ２のＰＲＯＭセルの内、セルＭＡ２１、ＭＡ２６のフローティングゲートに電子が注入される。
【００７９】
なお、これらの制御信号Ｃ１１〜Ｃ１５は、例えばＲＯＭライター等から供給される外部信号により定まる。よって、どのバンクにデータを書き込むかをユーザが決定することになる。
【００８０】
次に、アドレスベリファイ動作について説明する。バンクＡＢＫ２にアドレスが書き込まれたかチェックを行う。
【００８１】
まず、外部からアドレスパッドにバンクＡＢＫ２に書き込まれたアドレスに対応するアドレス信号を供給する。プリデコーダ３３は、信号φ１及び信号Ｒ２をハイレベルにし、信号φ２〜φ４、Ｒ１、Ｒ３、Ｒ４をローレベルにして出力する。
【００８２】
このとき、アドレス記憶用ＰＲＯＭセルアレイ９のトランジスタＱ１〜Ｑ５を非導通にする。また、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２８のゲートに中間電位を印加し、これらのトランジスタを導通させる。また、アドレス記憶用ＰＲＯＭセルアレイへの書き込みを防ぐため、アドレス検知回路のトランジスタＱ２５〜Ｑ２８に供給される電位は、高電位ＶＰＰよりも低い電位である。
【００８３】
アドレス記憶用バンクＡＢＫ２において、メモリセルＭＡ２１、ＭＡ２６の閾値電圧が高く、それ以外のメモリセルの閾値電圧は低い。したがって、いずれのメモリセルもオフ状態にある。よって、バンクＡＢＫ２の共通のドレイン線ＭＯＨＩＴ２はハイレベルとなり、信号ＯＨＩＴ２はハイレベル（Ｈ）となる。
【００８４】
一方、アドレス記憶用バンクＡＢＫ１において、メモリセルＭＡ１１、ＭＡ１７の閾値電圧は高いが、それ以外のメモリセルの閾値電圧は低い。メモリセルＭＡ１６のコントロールゲートにハイレベルの信号Ｒ２が供給されるため、メモリセルＭＡ１６がオンする。よって、バンクＡＢＫ１の共通のドレイン線ＭＯＨＩＴ１はローレベルとなり、信号ＯＨＩＴ１はローレベル（Ｌ）となる。
【００８５】
バンクＡＢＫ３，ＡＢＫ４においてもバンクＡＢＫ１と同様に、信号ＯＨＩＴ３，ＯＨＩＴ４はローレベル（Ｌ）となる。
【００８６】
また、図１０に示す信号ＴＯＴＰはハイレベルにしておく。そのため、優先順位回路３２において、信号ＯＴＰ２はハイレベル、信号ＯＴＰ１，ＯＴＰ３，ＯＴＰ４はローレベルとなる。
【００８７】
したがって、信号ＯＴＰ２がハイレベルになるか否かを測定することで、バンクＡＢＫ２にアドレスが正常に書き込まれたか否か、すなわちリダンダンシーモードとなるか否かを確かめることができる。
【００８８】
次に、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２にデータを書き込む。
【００８９】
この際、プリデコーダ３３、アドレス記憶用ＰＲＯＭセルアレイ９及びアドレス検知回路３１は上述のアドレスベリファイ時と同様に動作させる。
【００９０】
まず、優先順位回路３２に供給される信号ＴＯＴＰをローレベルにする。
【００９１】
アドレス検知回路３１より、ＯＨＩＴ２はハイレベル、ＯＨＩＴ１，ＯＨＩＴ３，ＯＨＩＴ４はローレベルとなるので、レベルシフタＧ１０〜Ｇ１３により、信号ＯＴＰ２は高電位ＶＰＰであるハイレベルとなり、信号ＯＴＰ１、ＯＴＰ３，ＯＴＰ４はローレベルとなる。
【００９２】
また、図７に示すアドレスパッドを介して外部からアドレス信号Ａ１，Ａ０を適切に供給し、データを書き込む必要がある場合はカラム線ＣＯＬ１〜ＣＯＬ４のいずれかを選択する。次に制御信号Ｃ１をハイレベル、Ｃ２をローレベルとして、選択されたカラム線に高電位ＶＰＰを供給し、データの書き込みを行う。
【００９３】
その結果、図１１に示すように、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２にアドレス“０１００００”〜“０１００１１”に対応するデータが書き込まれる。ここで、図１１に示したメモリセルＭＤ２１、ＭＤ２２、ＭＤ２３、ＭＤ２４は、それぞれアドレス“０１００００”、“０１００１０”、“０１０００１”、“０１００１１”に対応している。
【００９４】
次に、データベリファイについて説明する。
【００９５】
この際、プリデコーダ３３、アドレス記憶用ＰＲＯＭセルアレイ９及びアドレス検知回路３１は上述のデータ書き込み時と同様に動作させる。
【００９６】
図１０に示す優先順位回路３２において、信号ＴＯＴＰをローレベルとする。また、レベルシフタＧ１０〜Ｇ１３には中間電位を出力させるようにする。よって、信号ＯＴＰ２は中間電位となり、信号ＯＴＰ１、ＯＴＰ３，ＯＴＰ４はローレベルとなる。
【００９７】
さらに、図７に示すアドレス信号Ａ１，Ａ０を供給し、カラム線ＣＯＬ１〜ＣＯＬ４のいずれかをセンスアンプ８に接続する。
【００９８】
その結果、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２に書き込まれたデータがセンスアンプに読み出される。
【００９９】
次に、バンクに書き込んだデータを再び書き直す場合の動作を説明する。
【０１００】
例えば、図１１に示したように、バンクＡＢＫ１に“１０００００”番地から“１０００１１”番地までのデータが書き込まれ、バンクＡＢＫ２に“０１００００”番地から“０１００１１”番地までのデータが書き込まれており、バンクＡＢＫ２に記憶されたデータを再び書き換えるとする。
【０１０１】
まず、上述したように、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ３にバンクＡＢＫ２と同一のデータを書き込む。
【０１０２】
続いて、上述したように、アドレスベリファイを行う。アドレス検知回路３１の出力信号ＯＨＩＴ２、ＯＨＩＴ３がハイレベルとなる。信号ＴＯＴＰがハイレベルであるため、優先順位回路３２の出力信号ＯＴＰ２、ＯＴＰ３がハイレベルとなる。よって、バンク２及びバンク３がＯＴＰモードとなることが確認される。
【０１０３】
次に、上述したように、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ３に修正したデータを書き込む。この場合、信号ＴＯＴＰがローレベルであるので、優先順位回路３２はバンク間の順位付けを行う。その結果、信号ＯＴＰ３はハイレベルとなり、信号ＯＴＰ２はローレベルとなる。これにより、図１２に示すように、データ記憶用ＰＲＯＭセルアレイのバンクＤＢＫ３にデータが書き込まれる。
【０１０４】
続いて、上述したものと同様にして、データベリファイを行う。
【０１０５】
次に、本実施例の読み出し動作を説明する。例えば、“０１００１０”番地のデータを読み出すとする。
【０１０６】
このアドレス信号は、アドレスバスを介してプリデコーダ３３及びカラムデコーダ７に供給される。
【０１０７】
プリデコーダ３３は、信号φ１、Ｒ２をハイレベルにし、その他の出力信号をローレベルにして出力する。
【０１０８】
アドレス記憶用ＰＲＯＭセルアレイ９のトランジスタＱ１〜Ｑ５はオフしている。また、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２８はオンし、トランジスタＱ２４〜Ｑ２８のドレインに電源電位ＶＤＤが供給されている。
【０１０９】
したがって、アドレス検知回路３１の出力信号ＯＨＩＴ２，ＯＨＩＴ３はハイレベルであり、信号ＯＨＩＴ１，ＯＨＩＴ４はローレベルとなる。
【０１１０】
よって、信号ＯＴＰＭＯＤＥはハイレベルとなる。その結果、本体メモリセルアレイが記憶するデータの出力は停止され、データ記憶用ＰＲＯＭセルアレイが記憶するデータが外部に出力されるようになる。
【０１１１】
また、信号ＴＯＴＰをハイレベルとする。この結果、優先順位回路３２の出力信号ＯＴＰ３がハイレベルとなり、その他の信号ＯＴＰ１，ＯＴＰ２，ＯＴＰ４はローレベルとなる。
【０１１２】
したがって、データ記憶用ＰＲＯＭセルアレイ５において、バンクＤＢＫ３のコントロールゲートのみがハイレベルとなる。バンクＤＢＫ２のコントロールゲートはローレベルであるため、バンク２に記憶された同一アドレスのデータは読み出されない。
【０１１３】
また、カラムデコーダ７において、アドレス信号Ａ１、Ａ０はそれぞれ“１”、“０”である。その結果、メモリセルＭＤ３２が保持するデータがセンスアンプ８に読み出される。
【０１１４】
このように、本実施例では、マスクＲＯＭの同一のアドレスのデータを二度以上書き換えるとき、新たなＰＲＯＭセルに新たなデータを書き込み、以前のデータを保持するＰＲＯＭセルからデータを読み出すことができないようにする。その結果、見かけ上、データの消去及び書き換えが可能となり、擬似的にＥＥＰＲＯＭと同様の機能を実現することができる。
【０１１５】
また、このＰＲＯＭセルは一層ＰＲＯＭであるため、マスクＲＯＭと同一の製造工程で作製できる。そのため、製造コストはほとんど上昇しない。
【０１１６】
図１３は、本発明の第２の実施例を示すものであり、優先順位回路の変形例を示している。
【０１１７】
第２の実施例は、優先順位回路３４をトランジスタＱ３１〜Ｑ３６で構成している。それ以外は、第１の実施例と同様の構成である。
【０１１８】
この優先順位回路３４において、アドレス検知回路３１の出力信号ＯＨＩＴ２は、トランジスタＱ３１のゲートに供給される。アドレス検知回路３１の出力信号ＯＨＩＴ３は、トランジスタＱ３２、Ｑ３４のゲートに供給される。アドレス検知回路３１の出力信号ＯＨＩＴ４は、トランジスタＱ３３、Ｑ３５、Ｑ３６のゲートに供給される。また、トランジスタＱ３１〜Ｑ３３のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ１の共通のドレイン線ＭＯＨＩＴ１に接続される。トランジスタＱ３４、Ｑ３５のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ２の共通のドレイン線ＭＯＨＩＴ２に接続される。トランジスタＱ３６のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ３の共通のドレイン線ＭＯＨＩＴ３に接続される。さらに、トランジスタＱ３１〜Ｑ３６のソースは接地されている。
【０１１９】
この優先順位回路３４は、アドレス検知回路３１により入力アドレス信号と一致していると判断されたバンクの中で、最も優先度が高いバンク以外のバンクの共通のドレイン線をローレベルにする。その結果、最も優先度の高いバンクのデータのみがデータ記憶用ＰＲＯＭセルアレイから読み出される。
【０１２０】
第２の実施例では、マスクＲＯＭと同一の製造工程で作製できる一層ＰＲＯＭセルを用いて、擬似的にＥＥＰＲＯＭと同様の効果を得ることができる。
【０１２１】
また、第２の実施例の優先順位回路は、図１０に示した優先順位回路よりも少ない素子で構成することができる。そのため、バンクの数が多い場合、優先順位回路の占める面積をより小さくすることが可能となる。
【０１２２】
図１４は、本発明の第３の実施例を示している。第３の実施例は、第１及び第２の実施例における優先順位回路に代えてディスイネーブル回路３５を用いている。それ以外の構成は、第１の実施例と同様である。
【０１２３】
ディスイネーブル回路３５は、ＰＲＯＭセルアレイ５、９のバンク数と同一の数の一層ＰＲＯＭセルＭ１１〜Ｍ１４を有する。ＰＲＯＭセルＭ１１〜Ｍ１４のコントロールゲートは共通の線Ｃ３１に接続される。また、ＰＲＯＭセルＭ１１〜Ｍ１４のドレインは、例えば図９に示したトランジスタＱ１〜Ｑ５と同様の回路よりなる書き込み回路の出力端子Ｃ３２〜Ｃ３５に接続される。
【０１２４】
また、ＰＲＯＭセルＭＡ１１〜ＭＡ１４のドレインは、それぞれトランジスタＱ４１〜Ｑ４４の電流経路の一端に接続される。トランジスタＱ４１〜Ｑ４４のゲートには、制御信号Ｃ３６が供給される。トランジスタＱ４１〜Ｑ４４の電流経路の他端は、それぞれトランジスタＱ４５〜Ｑ４８のソースに接続される。トランジスタＱ４５〜Ｑ４８のドレインにはいずれも電源電位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ３７が供給される。制御信号Ｃ３６、Ｃ３７は、通常、中間電位にある。
【０１２５】
さらに、トランジスタＱ４１〜Ｑ４４の電流経路の他端はそれぞれ例えば２段のインバータの入力端子に接続される。この２段のインバータの出力信号はそれぞれノアゲートＧ２１〜Ｇ２４の第１の入力端子に供給される。ノアゲートＧ２１〜Ｇ２４の第２の入力端子には信号ＯＨＩＴ１〜ＯＨＩＴ４の反転信号が供給される。ノアゲートＧ２１〜Ｇ２４の出力信号は、信号ＯＴＰ１〜ＯＴＰ４となり、データ記憶用ＰＲＯＭセルアレイ５のワード線にそれぞれ供給される。
【０１２６】
以下、第３の実施例の動作について説明する。
【０１２７】
まず、バンク１にデータを書き込む。すなわちアドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ１及びデータ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ１にデータを書き込む。
【０１２８】
次に、バンクＤＢＫ１に記憶されたデータをさらに書き換える場合、ディスイネーブル回路３５のＰＲＯＭセルＭ１１に書き込みを行い、その閾値電圧を高くする。続いて、例えばバンク２にアドレスと新たに書き込みたいデータを記憶させる。
【０１２９】
データ読み出し時、バンク１及びバンク２に記憶されたアドレスが入力されると、アドレス検知回路３１の出力信号ＯＨＩＴ１、ＯＨＩＴ２はいずれもハイレベルとなる。
【０１３０】
また、データ読み出しの際、ディスイネーブル回路３５の共通のコントロールゲート線Ｃ３１に電源電位ＶＤＤが供給される。また、トランジスタＱ４１〜Ｑ４８は導通している。よって、メモリセルＭ１１、Ｍ１２はそれぞれオフ状態、オン状態にあり、ノアゲートＧ２１、Ｇ２２の第１の入力端子はそれぞれハイレベル、ローレベルになる。
【０１３１】
したがって、ナンドゲートＧ２１の出力信号ＯＴＰ１はローレベル、ナンドゲートＧ２２の出力信号ＯＴＰ２はハイレベルとなり、バンク１は非選択となる。これによりバンク２に書き込んだデータのみが選択され、読み出される。
【０１３２】
バンク３、バンク４にはバンク１、バンク２と同じアドレスのデータを再度書き込んでデータを置き換えてもよいし、他のアドレスのデータを書き込んでデータを置き換えてもよい。
【０１３３】
第３の実施例では、第１の実施例と同様に、マスクＲＯＭと同一の製造工程で作製できる一層ＰＲＯＭセルを用いて、擬似的にＥＥＰＲＯＭと同様の効果を得ることができる。
【０１３４】
上述の第１及び第２の実施例のように、バンク毎に優先順位を与える方式では、ユーザが使用したバンク名を覚えておかなくてはならない。このような面倒を避けるには、書き込むバンクの順番を自動的に規定し、一番はじめに書き込みに使用するバンクがバンク１であり、次に書き込みに使用するバンクがバンク２となるような手段をさらに設ける必要がある。
【０１３５】
図１５は、このような自動バンク指定回路の回路例を示す。この回路は、上述の第１及び第２の実施例に付加されるものである。
【０１３６】
図１５に示すように、トランジスタＱ５１のドレインに高電位ＶＰＰが供給され、ゲートに制御信号Ｃ４１が供給される。トランジスタＱ５１のソースは、トランジスタＱ５２〜Ｑ５４のドレインに接続される。トランジスタＱ５２〜Ｑ５４のソースは、それぞれＰＲＯＭセルＭ２１〜Ｍ２３のドレインに接続される。
【０１３７】
ＰＲＯＭセルＭ２１〜Ｍ２３は、上述の一層ＰＲＯＭにより構成される。ＰＲＯＭセルＭ２１〜Ｍ２３のコントロールゲートは、共通の線Ｃ４２に接続される。
【０１３８】
線Ｃ４２には、例えばチップイネーブル信号ＣＥの反転信号がレベルシフタを介して供給される。また、ＰＲＯＭセルＭ２１〜Ｍ２３のソースは接地される。
【０１３９】
ＰＲＯＭセルＭ２１〜Ｍ２３のドレインは、それぞれトランジスタＱ５５〜Ｑ５７の電流経路の一端に接続される。トランジスタＱ５５〜Ｑ５７のゲートには、制御信号Ｃ４３が供給される。トランジスタＱ５５〜Ｑ５７の電流経路の他端は、それぞれトランジスタＱ５８〜Ｑ６０のソースに接続される。トランジスタＱ５８〜Ｑ６０のドレインにはいずれも電源電位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ４４が供給される。制御信号Ｃ４３、Ｃ４４は、通常、中間電位にある。
【０１４０】
さらに、トランジスタＱ５５〜Ｑ５７の電流経路の他端はそれぞれインバータＧ３１、Ｇ３３、Ｇ３５の入力端子に接続される。インバータＧ３１、Ｇ３３、Ｇ３５の出力端子は、それぞれインバータＧ３２、Ｇ３４、Ｇ３６の入力端子に接続される。
【０１４１】
ナンドゲートＧ３７において、第１ないし第３の入力端子はそれぞれインバータＧ３２、Ｇ３４、Ｇ３６の出力端子に接続される。ナンドゲートＧ３７の出力端子はインバータＧ３８の入力端子に接続される。
【０１４２】
ナンドゲートＧ３９において、第１ないし第３の入力端子はそれぞれインバータＧ３１、Ｇ３４、Ｇ３６の出力端子に接続される。ナンドゲートＧ３９の出力端子はインバータＧ４０の入力端子に接続される。
【０１４３】
ナンドゲートＧ４１において、第１ないし第３の入力端子はそれぞれインバータＧ３１、Ｇ３３、Ｇ３６の出力端子に接続される。ナンドゲートＧ４１の出力端子はインバータＧ４２の入力端子に接続される。
【０１４４】
ナンドゲートＧ４３において、第１ないし第３の入力端子はそれぞれインバータＧ３１、Ｇ３３、Ｇ３５の出力端子に接続される。ナンドゲートＧ４３の出力端子はインバータＧ４４の入力端子に接続される。
【０１４５】
インバータＧ４４、Ｇ４２、Ｇ４０、Ｇ３８の出力端子は、例えば図９に示したアドレス記憶用ＰＲＯＭセルアレイ９の書き込み回路を構成するトランジスタＱ１〜Ｑ４のゲートにそれぞれ接続される。
【０１４６】
また、インバータＧ４０、Ｇ４２、Ｇ４４の出力端子は、それぞれトランジスタＱ５２、Ｑ５３、Ｑ５４のゲートに接続される。
【０１４７】
以下、この自動バンク指定回路の動作について説明する。
【０１４８】
バンク１ないしバンク４に何らデータが書き込まれていないとき、自動バンク指定回路のＰＲＯＭセルＭ２１〜Ｍ２３の閾値電圧は低いままである。そのため、信号Ｃ１１のみがハイレベルであり、アドレス記憶用ＰＲＯＭセルアレイ９のバンク１が指定される。信号Ｃ１２〜Ｃ１４はローレベルにある。
【０１４９】
その後、アドレス記憶用ＰＲＯＭセルアレイ９及びデータ記憶用ＰＲＯＭセルアレイ５にデータを書き込む場合、信号Ｃ１１がハイレベルにあるため、バンク１にデータが書き込まれる。
【０１５０】
バンク１へのデータの書き込みが終わると、制御信号Ｃ４１をハイレベルにする。信号Ｃ１１のみがハイレベルにあるため、トランジスタＱ５４を介してＰＲＯＭセルＭ２３のドレインに高電位ＶＰＰが印加される。同時にＰＲＯＭセルＭ２３のコントロールゲートに高電位ＶＰＰを印加する。その結果、ＰＲＯＭセルＭ２３のフローティングゲートに電子が注入され、その閾値電圧は高くなる。このＰＲＯＭセルへの書き込みは、次のバンクへデータを書き始める前に行わなければならない。
【０１５１】
ＰＲＯＭセルＭ２３の閾値電圧が高くなると、信号Ｃ１２がハイレベルとなり、信号Ｃ１１、Ｃ１３、Ｃ１４はローレベルとなる。よって、自動バンク指定回路は、バンク２を指定することになる。
【０１５２】
以下、同様にしてバンク２の書き込み後は、ＰＲＯＭセルＭ２２にデータを書き込み、信号Ｃ１３のみをハイレベルにする。バンク３の書き込み後も同様である。
【０１５３】
このように、自動バンク指定回路を設けることにより、ユーザが使用したバンクを覚えておかなくても、優先順位の高いバンクにデータを書き込むことができる。
【０１５４】
なお、上述の実施例でバンクは４個設けられているが、これに限られるものではない。
【０１５５】
また、上述の実施例では、アドレスＡ０，Ａ１を単位としてマスクＲＯＭのデータを置き換えているが、これに限られるものではない。アドレスのすべてのビットをアドレス記憶用ＰＲＯＭセルアレイに記憶させ、マスクＲＯＭのデータを１ビット単位で置き換えてもよい。
【０１５６】
次に、この発明の第４の実施例について説明する。第４の実施例は、ＰＲＯＭセルによりユーザデータのバグを修復可能とするとともに、製造時に生じた不良セルの置き換えも可能としている。
【０１５７】
図１６は、半導体記憶装置の全体的な構成を示している。図１６において、ＭＲＯＭ（マスクＲＯＭ）セルアレイ５１、５２には、それぞれローデコーダ５３、５４、カラムデコーダ５５、５６が接続されている。前記ローデコーダ５３、５４にはロープリデコーダ５７が接続され、前記カラムデコーダ５５、５６にはカラムプリデコーダ５８が接続されている。前記ロープリデコーダ５７にはアドレス信号Ａ５〜Ａ１１が供給され、カラムプリデコーダ５８にはアドレス信号Ａ１〜Ａ４が供給されている。前記ＭＲＯＭセルアレイ５１、５２のメモリセルは、前記ローデコーダ５３、５４、カラムデコーダ５５、５６、ロープリデコーダ５７、カラムプリデコーダ５８により選択される。カラムデコーダ５５、５６にはセンスアンプ５９、６０がそれぞれ接続されている。前記選択されたメモリセルから読み出されたデータはセンスアンプ５９、６０を介して出力される。これらセンスアンプ５９、６０にはアドレス信号Ａ０及び図示せぬチップイネーブル信号が供給されている。
【０１５８】
一方、この半導体記憶装置は、ユーザが書換え可能なデータ記憶用ＰＲＯＭセルアレイとしてのＯＴＰＰＲＯＭセルアレイ６１、６２、及び冗長系のＰＲＯＭセルアレイとしてのＲ／ＤＰＲＯＭ６３、６４を有している。ＯＴＰＰＲＯＭセルアレイ６１、６２は、ユーザモード時に書換えられ、Ｒ／ＤＰＲＯＭ６３、６４は、不良セル書換えモード時に書換えられる。
【０１５９】
この実施例では、説明を簡単化するため、前記ＭＲＯＭセルアレイ５１、５２のロー方向をアドレスＡ０〜Ａ５により選択される６４セル、カラム方向をアドレスＡ６〜Ａ１１により選択される６４セルとし、各ＭＲＯＭセルアレイは２Ｉ／Ｏ構成とされ、全体で４Ｉ／Ｏとする。
【０１６０】
前記ＭＲＯＭセルアレイに不良セルが有る場合、各ＭＲＯＭセルアレイの１ワード線（１２８セル）が、前記Ｒ／ＤＰＲＯＭにより置き換えられる。この置き換えの単位の中にはアドレスＡ０〜Ａ５により選択される全セルと同じアレイ内の２Ｉ／Ｏを含んでいる。ユーザによりデータを書き換える場合、両ＭＲＯＭセルアレイの１ワード線づつ（２５６セル）を１単位として書き換えられる。この単位の中には、アドレスＡ０〜Ａ５により選択される全セルと、４Ｉ／Ｏを含んでいる。すなわち、不良セルの置き換えの場合、アレイ毎（２Ｉ／Ｏ）にメモリセルを置き換え、ユーザによる書き換えは、４Ｉ／Ｏ毎にメモリセルを置き換える。また、不良セルの置き換えの場合、１つのＲ／ＤＰＲＯＭアレイにおいて選択されるワード線の数は４本であり、ユーザによる書き換えの場合、両ＴＯＰＰＲＯＭセルアレイにおいて、４本づつ計８本のワード線が選択される。
【０１６１】
前記ＯＴＰＰＲＯＭセルアレイ６１、６２、及びＲ／ＤＰＲＯＭ６３、６４には、所謂スペアローデコーダとしてのＲ／Ｄローデコーダ６５、６６と、Ｒ／Ｄカラムデコーダ６７、６８が接続されている。Ｒ／Ｄカラムデコーダ６７、６８は前記カラムプリデコーダ５８に接続されている。ＯＴＰＰＲＯＭセルアレイ６１、６２のメモリセルは、これらＲ／Ｄローデコーダ６５、６６と、Ｒ／Ｄカラムデコーダ６７、６８により選択される。Ｒ／Ｄローデコーダ６５、６６には、高電位ＶＰＰ、アドレス信号Ａ０、Ａ５、及び信号ＴＯＴＰ、ＴＲＤが供給されている。
【０１６２】
ＯＴＰ，Ｒ／Ｄプリデコーダ６９には、アドレス信号Ａ６〜Ａ１１、高電位ＶＰＰが供給されている。このＯＴＰ，Ｒ／Ｄプリデコーダ６９は、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１が接続されている。このＯＴＰ，Ｒ／Ｄプリデコーダ６９は出力部に後述するレベルシフト回路を有している。
【０１６３】
ＯＴＰアドレス記憶用ＰＲＯＭセル７０は前記ＯＴＰＰＲＯＭセルアレイ６１、６２のローアドレスを記憶し、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１はＲ／ＤＰＲＯＭセルアレイ６３、６４のローアドレスを記憶する。これらＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１には書込負荷回路７２が接続されている。この書込負荷回路７２にはアドレス信号Ａ０〜Ａ２、高電位ＶＰＰ、チップイネーブル信号ＣＥ，後述する信号ＴＯＴＰ、ＴＲＤ、ＷＲＩＴＥが供給されている。この書込負荷回路７２は、アドレスの書込み時に選択されたメモリセルに高電圧を供給する。
【０１６４】
前記ＯＴＰアドレス記憶用ＰＲＯＭセル７０の出力端にはアドレス検知回路７３が接続され、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１の出力端にはアドレス検知回路７４が接続されている。アドレス検知回路７３はデータの読み出し時にＯＴＰアドレス記憶用ＰＲＯＭセル７０からアドレス信号が出力されているか否かを検知し、アドレス検知回路７４はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１からアドレス信号が出力されているか否かを検知する。
【０１６５】
アドレス検知回路７３の出力端にはＯＴＰ優先回路７５が接続され、アドレス検知回路７４の出力端にはＲ／Ｄイネーブル回路７６が接続されている。前記ＯＴＰ優先回路７５は、アドレス検知回路７３の出力信号の内から最新に更新されたアドレスを選択し、これを信号ＯＴＰ１〜４として前記Ｒ／Ｄローデコーダ６５、６６に供給する。これとともに、ユーザモードであることを示す信号ＯＴＰＭＯＤを発生し、Ｒ／Ｄイネーブル回路７６に供給する。Ｒ／Ｄイネーブル回路７６は、アドレス検知回路７４の出力信号に応じて、Ｒ／ＤＰＲＯＭセルアレイ６３を選択するための信号ＲＤ１Ｌ〜ＲＤ４ＬをＲ／Ｄローデコーダ６５に供給し、Ｒ／ＤＰＲＯＭセルアレイ６４を選択するための信号ＲＤ１Ｒ〜ＲＤ４ＲをＲ／Ｄローデコーダ６６に供給する。また、ユーザモードの場合、ＯＴＰ優先回路７５から供給される信号ＯＴＰＭＯＤに応じて、信号ＲＤ１Ｒ〜ＲＤ４Ｒ、信号ＲＤ１Ｌ〜ＲＤ４Ｌの出力を禁止する。これにより、データの読み出し時にユーザが書き込んだデータが優先して読み出される。
【０１６６】
前記Ｒ／Ｄカラムデコーダ６７、６８には、書込用負荷回路を有するＲ／Ｄセンスアンプ７７、７８が接続されている。これらＲ／Ｄカラムデコーダ６７、６８には、高電位ＶＰＰ及びチップイネーブル信号ＣＥがそれぞれ供給されている。このＲ／Ｄセンスアンプ７７の出力端は前記センスアンプ５９の出力端とともに切替回路７９の入力端に接続され、Ｒ／Ｄセンスアンプ７８の出力端は前記センスアンプ６０の出力端とともに切替回路８０の入力端に接続される。これら切替回路７９、８０は通常の読み出し時にセンスアンプ５９、６０の出力信号を選択し、ユーザモード、及びリダンダンシーモード時に、前記Ｒ／Ｄイネーブル回路７６から出力される信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬに応じて、前記Ｒ／Ｄセンスアンプ７７、７８の出力信号を選択する。前記切替回路７９、８０の出力端は出力バッファ８１を介してパッド８２に接続されている。この出力バッファ８１には出力イネーブル信号／ＯＥ及びチップイネーブル信号ＣＥが供給されている。したがって、ＭＲＯＭセルアレイ５１、５２、又はＯＴＰＲＰＲＯＭセルアレイ６１、６２、並びにＲ／ＤＰＲＯＭセルアレイ６３、６４から読み出されたデータは、出力イネーブル信号／ＯＥ及びチップイネーブル信号ＣＥに応じて出力バッファ８１を介してパッド８２に出力される。
【０１６７】
前記パッド８２はデータ入力回路８３を介して前記Ｒ／Ｄセンスアンプ７７、７８に接続されている。パッド８２に供給されたデータは、データ入力回路８３を介して前記Ｒ／Ｄセンスアンプ７７、７８に供給される。
【０１６８】
データ書込用デコーダ８４は前記Ｒ／Ｄローデコーダ６５、６６に接続されている。このデータ書込用デコーダ８４には前記信号ＷＲＩＴＥ、ＴＯＴＰ、ＴＲＤ、アドレス信号Ａ６、Ａ７が供給されている。このデータ書込用デコーダ８４はデータの書込み時に前記各信号に基づいて信号ＳＢＡＮＫ１〜ＳＢＡＮＫ４を生成し、前記Ｒ／Ｄローデコーダ６５、６６に供給する。したがって、データの書込み時には前記ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１を使用せず、データ書込用デコーダ８４、前記Ｒ／Ｄローデコーダ６５、６６によりＯＴＰＰＲＯＭセルアレイ６１、６２、Ｒ／ＤＰＲＯＭセルアレイ６３、６４が選択される。
【０１６９】
図１７は、図１６に示す前記ＭＲＯＭ５１、５２の１Ｉ／Ｏを示し、図１８は図１７中の１ブロックの構成を示している。図１７に示すように、１Ｉ／Ｏは１６個のブロックによって構成され、図１８に示すように、１ブロックは１６個のバンクによって構成されている。図１７、図１８に示すように、ロー方向のバンク及びブロックは、アドレス信号Ａ１〜Ａ４を用いて選択され、カラム方向のバンク、及びブロックはアドレス信号Ａ８〜Ａ１１を用いて選択される。
【０１７０】
図１９Ａは、図１８に示す１バンクの回路構成を示し、図１９Ｂはワード線の選択論理を示している。図１９Ａに示す回路において、１バンクはロー方向に配置された４セル、カラム方向に配置された４セルによって構成されている。カラムデコーダ５５（５６）により１本のビット線と隣り合った２本のカラム線が選択され、ビット線はセンスアンプ５９（６０）に接続される。カラム線のうちの一方には接地電位ＶＳＳが供給され、他方にはセンスアンプに供給される電位と同じ中間電位が供給される。この実施例において、センスアンプ５９（６０）はカラム線の接地電位ＶＳＳと中間電位を選択するために、アドレス信号Ａ０を使用している。
【０１７１】
さらに、ローデコーダ５３（５４）の出力信号ＳＧＵ、ＳＧＤのうちの一方がハイレベル“Ｈ”、他方がローレベル“Ｌ”となることにより、図中のバンクのロー方向４セルのうちの１セルが選択される。この実施例では、この選択にアドレス信号Ａ５を使用している。カラム方向は、アドレス信号Ａ６、Ａ７により１本のワード線が選択される。上記のようにして、アドレス信号が供給されると、ＭＲＯＭ内の１セルが選択される。
【０１７２】
図２０は、前記ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１の構成を示している。ＭＲＯＭ５１、５２はアドレス信号Ａ０〜Ａ５までを１単位としているため、ＯＴＰ、Ｒ／Ｄプリデコーダ６９、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１はアドレス信号Ａ６〜Ａ１１のみ記憶すればよい。
【０１７３】
ＯＴＰアドレス記憶用ＰＲＯＭセル７０は、１２行×４列のＰＲＯＭセルによって構成され、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１は１２行×８列のＰＲＯＭセルによって構成されている。すなわち、ＯＴＰＰＲＯＭセルアレイ６１、６２は前述したようにＭＲＯＭ５１、５２の４Ｉ／Ｏを同一のアドレスで置き換えるため、救済本数と同数の４列が配置される。また、Ｒ／ＤＰＲＯＭセルアレイ６３、６４は、各ＭＲＯＭ５１、５２の２Ｉ／Ｏづつを同一のアドレスで置き換えるため、８列が配置されている。
【０１７４】
ＯＴＰ、Ｒ／Ｄプリデコーダ６９の出力信号を送出するプリデコード線ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４、ＷＰＲ１〜ＷＰＲ４は、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に配置されたワード線に接続されている。ＯＴＰアドレス記憶用ＰＲＯＭセル７０において、各ＰＲＯＭセルのドレインは各ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４に共通接続され、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１において、各ＰＲＯＭセルのドレインは各ドレイン線ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌに共通接続されている。
【０１７５】
前記ＯＴＰ、Ｒ／Ｄプリデコーダ６９は、図２１に示すテーブルに従ってプリデコード線ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４、ＷＰＲ１〜ＷＰＲ４を選択する。
【０１７６】
図２２は、アドレス検知回路７３、７４を示している。ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４、ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌはトランジスタ７３ａ〜７３ｄ、トランジスタ７４ａ〜７４ｈを介してインバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの入力端に接続されている。トランジスタ７３ａ〜７３ｄ、トランジスタ７４ａ〜７４ｈのゲートにはデータの読み出し時に中間電位が供給され、データの書き込み時に接地電位ＶＳＳが供給される。インバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの入力端と電源ＶＤＤが供給される端子との間にはトランジスタ７３ｉ〜７３ｌ、７４ｑ〜７４ｘが接続されている。これらトランジスタ７３ｉ〜７３ｌ、７４ｑ〜７４ｘのゲートには中間電位が供給されている。インバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの出力端からは信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂ、ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬが出力される。
【０１７７】
図２３は、アドレス検知回路７３、７４の動作を示すものであり、図２２の要部を示している。バンク１はアドレスの不一状態を示している。すなわち、プリデコード線ＷＷＬ１により選択されるＰＲＯＭセルの閾値電圧が高く設定され、プリデコード線ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルの閾値電圧が低く設定されている。このため、プリデコード線ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルはオンし、ドレイン線ＭＯＨＩＴ１の電位はローレベルとなる。したがって、インバータ７３ｅの出力信号ＯＨＩＴ１Ｂはハイレベルとなる。
【０１７８】
一方、バンク２はアドレス一致状態を示している。すなわち、プリデコード線ＷＷＬ１、ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルの閾値電圧が全て高く設定されている。このため、プリデコード線ＷＷＬ１、ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルはいずれもオフし、ドレイン線ＭＯＨＩＴ２の電位はハイレベルとなる。したがって、インバータ７３ｆの出力信号ＯＨＩＴ２Ｂはローレベルとなり、ＯＴＰＰＲＯＭセルアレイ６１、６２が選択状態となる。
【０１７９】
図２４は、ＯＴＰ優先回路７５を示している。アドレス検知回路７３の出力信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂは、ノアゲート７５ａ〜７５ｄの一方入力端に供給される。これらノアゲート７５ａ〜７５ｄの他方入力端には信号ＷＲＩＴＥが供給される。これらノアゲート７５ｂ、７５ｃ、７５ｄの出力端は優先回路７５ｅを構成するナンドゲート７５ｆ〜７５ｈの一方入力端に供給される。これらナンドゲート７５ｆ〜７５ｈの他方入力端にはインバータ７５ｑを介して信号ＴＯＴＰが供給される。ナンドゲート７５ｉの複数の入力端には前記ノアゲート７５ａの出力端、ナンドゲート７５ｆ〜７５ｈの出力端が接続される。ナンドゲート７５ｊの複数の入力端には前記ノアゲート７５ｂの出力端、ナンドゲート７５ｇ、７５ｈの出力端が接続される。ナンドゲート７５ｋの複数の入力端には前記ノアゲート７５ｃの出力端、ナンドゲート７５ｈの出力端が接続される。インバータ７５ｌの入力端には前記ノアゲート７５ｄの出力端が接続される。ナンドゲート７５ｉ、７５ｊ、７５ｋ、インバータ７５ｌの出力端はインバータ７５ｍ〜７５ｐの入力端に接続され、これらインバータ７５ｍ〜７５ｐの出力端から信号ＯＴＰ１〜ＯＴＰ４が出力される。
【０１８０】
また、信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂは、ナンドゲート７５ｒに供給されている。このナンドゲート７５ｒは、信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂの何れかが選択状態（ローレベル）となると、ハイレベルの信号ＯＴＰＭＯＤを出力する。
【０１８１】
これら信号ＯＴＰ１〜ＯＴＰ４は添え字が大きいほど優先順位が高くされている。すなわち、これらの関係は、ＯＴＰ１＜ＯＴＰ２＜ＯＴＰ３＜ＯＴＰ４となっている。このため、ＯＴＰＰＲＯＭセルアレイ６１、６２において、信号ＯＴＰ１により選択されるセルにデータを書き込み、次に、このデータを書き換える場合、信号ＯＴＰ２により選択されるセルにデータが書き込まれる。書き込んだデータを読み出す場合、この書き込みアドレスに対応するアドレスが入力されると、アドレス検知回路７３の出力信号ＯＴＰ１、ＯＴＰ２はともに選択状態（ローレベル）となる。しかし、ＯＴＰ優先回路７５により、信号ＯＴＰ２のみが優先的に選択状態とされ、信号ＯＴＰ１は非選択状態とされる。したがって、信号ＯＴＰ２により選択されるセルからデータが読み出される。
【０１８２】
信号ＯＴＰ３、ＯＴＰ４により選択されるセルには信号ＯＴＰ１、ＯＴＰ２により選択されるセルに書き込んだデータと同様のデータを再度書き込んでもよいし、他のアドレスのデータを書き込んでもよい。
【０１８３】
このようにして、マスクＲＯＭと同一工程で製造可能なＰＲＯＭセルを使用して、擬似的にＥＰＲＯＭの動作が可能である。
【０１８４】
図２５は、Ｒ／Ｄイネーブル回路を示している。前記アドレス検知回路７４から出力される信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲは、ノアゲート７６ａ〜７６ｄの一方入力端に供給される。前記ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤ、及び信号ＷＲＩＴＥは、ノアゲート７６ｅに供給される。このノアゲート７６ｅの出力信号はインバータ７６ｆを介して前記ノアゲート７６ａ〜７６ｄの他方入力端に供給される。これらノアゲート７６ａ〜７６ｄの出力端からは信号ＲＤ１Ｒ〜ＲＤ４Ｒが出力される。これら信号ＲＤ１Ｒ〜ＲＤ４Ｒは前記Ｒ／Ｄローデコーダ６６に供給される。
【０１８５】
また、前記信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲは、ナンドゲート７６ｇに供給される。このナンドゲート７６ｇの出力信号は前記信号ＯＴＰＭＯＤとともにノアゲート７６ｈに供給される。このノアゲート７６ｈの出力端はインバータ７６ｉに供給され、このインバータ７６ｉの出力端から前記切替回路８０を制御する信号ＳＰＭＯＤＲが出力される。
【０１８６】
さらに、前記アドレス検知回路７４から出力される信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬは、ノアゲート７６ｊ〜７６ｍの一方入力端に供給される。前記ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤ、及び信号ＷＲＩＴＥは、ノアゲート７６ｎに供給される。このノアゲート７６ｎの出力信号はインバータ７６ｏを介して前記ノアゲート７６ｊ〜７６ｍの他方入力端に供給される。これらノアゲート７６ｊ〜７６ｍの出力端からは信号ＲＤ１Ｌ〜ＲＤ４Ｌが出力される。これら信号ＲＤ１Ｌ〜ＲＤ４Ｌは前記Ｒ／Ｄローデコーダ６５に供給される。
【０１８７】
また、前記信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬは、ナンドゲート７６ｐに供給される。このナンドゲート７６ｐの出力信号は前記信号ＯＴＰＭＯＤとともにノアゲート７６ｑに供給される。このノアゲート７６ｑの出力端はインバータ７６ｒに供給され、このインバータ７６ｒの出力端から前記切替回路７９を制御する信号ＳＰＭＯＤＬが出力される。
【０１８８】
上記構成のＲ／Ｄイネーブル回路７６は、不良セルの置き換えモード時、信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬに応じて信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌを生成する。Ｒ／Ｄローデコーダ６５、６６は信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌに応じて、Ｒ／ＤＰＲＯＭセルアレイに記憶されたデータを読み出す。このため、不良セルに対応した正常データがＲ／ＤＰＲＯＭセルアレイから読み出される。
【０１８９】
一方、ＯＴＰ優先回路７５により、ユーザモードが検知された場合、Ｒ／Ｄイネーブル回路７６は、ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤによりディスエーブル状態とされ、信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌは出力されない。したがって、ユーザにより書き換えられたＯＴＰＰＲＯＭセルアレイ６１、６２のデータが優先して出力される。
【０１９０】
また、前記アドレス検知回路７４から出力される信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬのうちの何れかが選択されると、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬのうちの一方もしくは両方が選択状態（ハイレベル）となる。さらに、ユーザモードが検知された場合、ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤに応じて信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬの両方が選択状態となる。このため、不良セルの置き換えモード時、図１６に示す切替回路７９、８０のうちの一方もしくは両方が選択されて、不良セルのデータがＲ／ＤＰＲＯＭセルアレイから読み出されたデータに置き換えられる。また、ユーザモードとなると切替回路７９、８０の両方が選択されて、セルのデータがＯＴＰＰＲＯＭセルアレイから読み出されたデータに置き換えられる。
【０１９１】
図２６は、ＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰＲＯＭセルアレイ６３の構成を示している。ＯＴＰＰＲＯＭセルアレイ６２、Ｒ／ＤＰＲＯＭセルアレイ６４の構成はＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰＲＯＭセルアレイ６３と同様であるため省略する。
【０１９２】
ＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰＲＯＭセルアレイ６３において、複数のＰＲＯＭセル６１ａはマトリクス状に配列されている。各ＰＲＯＭセル６１ａのコントロールゲートは、コントロールゲート線Ｃｇｉ１、Ｃｇｉ２…に共通接続されている。各ＰＲＯＭセル６１ａのドレインはビット線ＢＬに接続され、ソースはカラム線に接続されている。前記ビット線ＢＬはＲ／Ｄカラムデコーダ６７に接続されている。Ｒ／Ｄカラムデコーダ６７の出力端と電源ＶＤＤの相互間にはトランジスタ６７ａが接続されている。このトランジスタ６７ａのゲートは抵抗７６ｅを介して接地されるとともにレベルシフト回路（ＬＥＳＦ）６７ｄの出力端に接続されている。信号ＣＥＳＤ、ＷＲＩＴＥ、インバータ６７ｆにより反転された信号ＢＹＴＥ、及びＤｉｎはナンドゲート６７ｂに供給される。このナンドゲート６７ｂの出力信号はインバータ６７ｃを介して前記レベルシフト回路６７ｄの入力端に供給される。
【０１９３】
図２７は、Ｒ／Ｄローデコーダ６５の構成を示している。信号ＯＴＰ１〜ＯＴＰ４、信号ＲＤ１Ｌ〜ＲＤ４Ｌは、信号ＳＢＡＫ１〜ＳＢＡＫ４とともに、選択的にノアゲート６５ａ１、６５ａ２…、６５ｂ１、６５ｂ２…に供給される。これらノアゲート６５ａ１、６５ａ２…の出力信号は信号ＴＲＤとともにノアゲート６５ｃ１、６５ｃ２…に供給され、ノアゲート６５ｂ１、６５ｂ２…の出力信号は信号ＴＯＴＰとともにノアゲート６５ｄ１、６５ｄ２…に供給される。ノアゲート６５ｃ１、６５ｃ２…、６５ｄ１、６５ｄ２…以降の構成はほぼ同一であるため、ノアゲート６５ｃ１についてのみ説明する。
【０１９４】
前記ノアゲート６５ｃ１の出力信号はＶＤＤレベルの信号を高電圧ＶＰＰに変換するレベルシフト回路６５ｅの入力端に供給される。このレベルシフト回路６５ｅの出力端にはＰチャネルＭＯＳトランジスタ６５ｆ〜６５ｉのソースが接続されている。これらトランジスタ６５ｆ〜６５ｉのドレインはコントロールゲート線Ｃｇｉ１〜ｃｇｉ４に接続されるとともに、トランジスタ６５ｊ〜６５ｍを介して接地されている。前記トランジスタ６５ｆ〜６５ｉ、６５ｊ〜６５ｍの各ゲートは、レベルシフト回路６５ｏ〜６５ｒの出力端に接続されている。これらレベルシフト回路６５ｏ〜６５ｒの入力端にはナンドゲート６５ｓ〜６５ｖの出力端が接続されている。これらナンドゲート６５ｓ〜６５ｖの入力端にはアドレス信号Ａ０、Ａ５とその反転信号Ａ０Ｂ、Ａ５Ｂが選択的に供給されている。
【０１９５】
上記構成において、データの読み出し時に、不良セルの置き換えモード、又はユーザモードとなると、信号信号ＯＴＰ１〜ＯＴＰ４、信号ＲＤ１Ｌ〜ＲＤ４Ｌ（信号ＲＤ１Ｒ〜ＲＤ４Ｒ）のうちの１つが選択状態（ハイレベル）となる。この信号はＲ／Ｄローデコーダ６５に供給され、ＯＴＰＰＲＯＭセルアレイ６１、又はＲ／ＤＰＲＯＭセルアレイ６３のうちの１つのコントロールゲート線を選択する。
【０１９６】
一方、ビット線は、アドレス信号Ａ１〜Ａ４により選択される。但し、図１６に示すロー方向のセル数はＭＲＯＭセルアレイが１２８セルであるのに対して、ＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルアレイは３２セルである。このため、アドレス信号Ａ０、Ａ５によりカラム方向に分けている。
【０１９７】
このような動作により、セルが選択され、この選択されたセルからデータが読み出され、Ｒ／Ｄセンスアンプ７７によって検知される。この時、信号ＳＰＭＯＤＬがハイレベルとなっているため、切替回路７９によりＲ／Ｄセンスアンプ７７の出力信号が選択される。
【０１９８】
図２８は、図２７に示すレベルシフト回路の一例を示している。このレベルシフト回路は、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２からなり、入力端ＩＮに供給されたＶＤＤレベルの信号をＶＰＰレベルの信号に変換して出力端ＯＵＴに出力する。
【０１９９】
次に、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む場合について説明する。
【０２００】
図２９は、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む場合の動作を示している。データを書き換える場合、先ず、書き換えるセルのアドレスをＯＴＰアドレス記憶用ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用セル７１に書き込む（ＳＴ１）。次に、この書き込んだアドレスに従ってＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む（ＳＴ２）。この後、書き込んだアドレスとデータのベリファイを行う（ＳＴ３）。このような順番で書き込みを行うことにより、高電圧ＶＰＰを発生する回数を削減できる。高電圧ＶＰＰを発生するためには時間がかかるため、高電圧ＶＰＰを発生する回数を少なくすることにより、データの書き込み時間を短縮できる。
【０２０１】
図３０は、各ピンと各動作モードとの関係を示している。すなわち、この半導体記憶装置は、アドレスピンＡ０〜Ａ１１、／ＢＹＴＥ（明細書中の／ＢＹＴＥはＢＹＴＥの反転信号を示す）ピン、データピンＤ０〜Ｄ３、電源ピンＶＰＰ、ＴＥＳＴピンを有し、これらのピンを用いて、Ｒ／Ｄアドレス書き込み、Ｒ／Ｄアドレスベリファイ、Ｒ／Ｄデータ書き込み、Ｒ／Ｄデータベリファイ、ＯＴＰアドレス書き込み、ＯＴＰアドレスベリファイ、ＯＴＰデータ書き込み、ＯＴＰデータベリファイが設定される。
【０２０２】
同図において、読み出し時の／ＢＹＴＥピンは、ハイ又はローレベルとされ、ハイレベルの場合、４ビット出力とされ、ローレベルの場合２ビット出力とされる。書き込み及びベリファイを行う場合は、常に４ビット動作であるため、後述する信号ＴＯＴＰ又はＴＲＤが検出されると、自動的に４ビットモードとなり、／ＢＹＴＥピンに印加される信号は使用しなくなる。このため、この実施例では、／ＢＹＴＥピンをハイレベルとすることにより、アドレス書き込みベリファイを行い、ローレベルとすることにより、データ書き込みベリファイを行うようにしている。ＨＨ、ＶＰＰは高電圧を示す。
【０２０３】
図３１は、書き込みモード検出回路を示している。アドレスピンＡ１１、Ａ５、ＶＰＰピンにはそれぞれ高電圧（Ｖｉｈｈ）検出回路３１ｄ〜３１ｆが接続されている。高電圧検出回路３１ｄ、３１ｅの出力端はノアゲート３１ｇに接続され、このノアゲート３１ｇの出力端はインバータ３１ｈに接続されている。ユーザがデータを書き換える場合、アドレスピンＡ１１、又はＡ５に高電圧を印加する。すると、高電圧検出回路３１ｄ、３１ｅのいずれか一方の出力端がハイレベルとなり、ノアゲート３１ｇ、インバータ３１ｈを介して前記信号ＴＯＴＰが出力される。
【０２０４】
また、ＴＥＳＴピンは通常抵抗３１ａを介して接地されている。不良セルを救済する場合、ＴＥＳＴピンにハイレベル（ＶＤＤ）を印加する。すると、インバータ３１ｂ、３１ｃ介して前記信号ＴＲＤが出力される。
【０２０５】
ＶＰＰピンには、書き込み時に高電圧ＶＰＰを印加する。すると、高電圧検出回路３１ｆの出力端からハイレベルの信号ＷＲＩＴＥが出力される。
【０２０６】
図３２は、高電圧検出回路３１ｄを示している。他の高電圧検出回路３１ｅ、３１ｆも同様の構成である。この回路は、インバータを構成するＰチャネルＭＯＳトランジスタ３２ａ、３２ｂ、ＮチャネルＭＯＳトランジスタ３２ｃ、３２ｄ、３２ｅ、インバータ３２ｆ、３２ｇ、３２ｈにより構成されている。前記トランジスタ３２ａのソース及びバックゲートはアドレスピンＡ１１に接続されている。トランジスタ３２ａ、３２ｃのゲート、トランジスタ３２ｂのソース、トランジスタ３２ｅのゲートには電源ＶＤＤが印加されている。
【０２０７】
上記構成において、アドレスピンＡ１１がローレベルの場合、トランジスタ３２ａとトランジスタ３２ｃの接続ノードＮ３２はローレベルとなっている。この状態において、アドレスパッドＡ１１に電源ＶＤＤより高いＶＰＰを印加すると、ノードＮ３２がハイレベルとなり、インバータ３２ｈの出力端からハイレベル（ＶＤＤ）の信号が出力される。
【０２０８】
図３３は、前記書込負荷回路７２を示している。この回路はＯＴＰアドレス用書込負荷回路７２ａとＲ／Ｄアドレス用書込負荷回路７２ｂを有している。アドレス信号Ａ０、Ａ１、この反転信号Ａ０Ｂ、Ａ１Ｂ、信号ＷＲＩＴＥ、信号ＢＹＴＥは選択的にナンドゲート７２ｃ〜７２ｆに供給されている。このナンドゲート７２ｃ〜７２ｆの出力端はインバータ７２ｇ〜７２ｊをそれぞれ介してレベルシフト回路７２ｋ〜７２ｎの入力端に接続されている。これらレベルシフト回路７２ｋ〜７２ｎは、ＶＤＤレベルの信号をＶＰＰレベルの信号に変換するものであり、図２８に示す回路と同様の回路である。
【０２０９】
これらレベルシフト回路７２ｋ〜７２ｎの出力端は、前記ＯＴＰアドレス用書込負荷回路７２ａを構成するトランジスタ７２１、７２２、７２３、７２４のゲート、及びＲ／Ｄアドレス用書込負荷回路を構成するトランジスタ７２５、７２６、７２７、７２８、７２９、７２１０、７２１１、７２１２のゲートにぞれぞれ供給されている。前記トランジスタ７２１〜７２４の電流通路の一端はＯＴＰアドレス記憶用ＰＲＯＭセル７０の各ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４に接続され、電流通路の他端はトランジスタ７２１３を介して電源ＶＰＰに接続されている。このトランジスタ７２１３のゲートは抵抗７２１４を介して接地されている。
【０２１０】
前記トランジスタ７２５〜７２８の電流通路の一端はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１の各ドレイン線ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒに接続され、電流通路の他端はトランジスタ７２１５を介して電源ＶＰＰに接続されている。このトランジスタ７２１５のゲートは抵抗７２１６を介して接地されている。
【０２１１】
前記トランジスタ７２９〜７２１２の電流通路の一端はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１の各ドレイン線ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌに接続され、電流通路の他端はトランジスタ７２１７を介して電源ＶＰＰに接続されている。このトランジスタ７２１７のゲートは抵抗７２１８を介して接地されている。
【０２１２】
一方、前記信号ＣＥＳＢはインバータ７２ｘを介して遅延回路７２ｙに供給される。この遅延回路７２ｙは反転された信号ＣＥＳＢの立上りを所定時間遅延し、信号ＣＥＳＤを出力する。この信号ＣＥＳＤ、信号ＷＲＩＴＥ、信号ＢＹＴＥ、アドレス信号Ａ２、この反転信号Ａ２Ｂ、信号ＴＯＴＰ，信号ＴＲＤは選択的にナンドゲート７２ｏ、７２ｐ、７２ｑに供給される。これらナンドゲート７２ｏ、７２ｐ、７２ｑの出力端はインバータ７２ｒ、７２ｓ、７２ｔにそれぞれ接続されている。これらインバータ７２ｒ、７２ｓ、７２ｔの出力端はレベルシフト回路７２ｕ、７２ｖ、７２ｗの入力端に接続されている。これらレベルシフト回路７２ｕ〜７２ｗは、前記レベルシフト回路７２ｋ〜７２ｎと同様の構成である。これらレベルシフト回路７２ｕ〜７２ｗの出力端は前記トランジスタ７２１３、７２１５、７２１７のゲートにそれぞれ接続されている。
【０２１３】
上記構成において、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に対するアドレスの書込み動作について説明する。図３４は、アドレス書込み時における各信号を示している。
【０２１４】
なお、信号ＣＥＳＢは読み出し時ローレベルで活性化され、ハイレベルでスタンドバイ、テストモード時はローレベルで書き込み、及びベリファイとなる。信号／ＯＥはローレベルでデータを出力する。
【０２１５】
ＭＲＯＭ５１、５２は、前述したようにアドレス信号Ａ０〜Ａ５を一単位としているため、アドレス記憶用セル、及びＯＴＰ、Ｒ／Ｄ用プリデコーダ６９はアドレス信号Ａ６〜Ａ１１のみをデコードすればよい。このため、図３０に示すように、使用していないアドレスピンＡ０〜Ａ５により、ユーザモードの場合（ＯＴＰ）、ワード線４本、不良セル置き換えモードの場合（Ｒ／Ｄ）、ワード線８本を指定する。不良セル置き換えモードとユーザモードは、ＴＥＳＴピンの電位とアドレスピンＡ１１の電位とにより区別される。
【０２１６】
ＯＴＰ、Ｒ／Ｄ用プリデコーダ６９は前述したように、レベルシフタ回路を有している。このため、ＯＴＰ、Ｒ／Ｄ用プリデコーダ６９は、入力されたアドレス信号に応じて、プリデコード線に高電圧を出力する。これとともに、図３３に示す書込負荷回路７２は、アドレス信号Ａ０〜Ａ２、信号ＴＯＴＰ、ＴＲＤ、ＷＲＩＴＥ、ＣＥＳＤに応じて、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１のドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４、ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌのいずれかを選択し、この選択したドレイン線に高電圧を印加する。したがって、ドレインとゲートが高電圧とされたセルのみにデータが書込まれ、このセルの閾値電圧が上昇される。
【０２１７】
前記各ドレイン線にはアドレス検知回路７３、７４が接続されているが、図２２に示すトランジスタ７３ａ〜７３ｄ、７４ａ〜７４ｈの各ゲートは、書込み時は接地電位ＶＳＳであるため、高電圧がアドレス検知回路７３、７４に印可されることはない。
【０２１８】
次に、データの書込み動作について説明する。図３５は、データ書込み時における各部の信号を示している。データの書き込みは、信号ＣＥＳＢをローレベルとすることにより開始される。アドレスＡ０〜Ａ５を一単位とするため、ユーザモードの場合であっても、不良セル置き換えモードの場合であっても、どのワード線かが分かれば、アドレス信号のみでデコードできる。このため、図３０に示すように、各モードにおいて、使用していないアドレスピンＡ６〜Ａ７により、４本のワード線を指定する。不良セル置き換えモードの場合、２つのＲ／ＤＰＲＯＭセルアレイ６３、６４は、左右４本ずつワード線が存在する。しかし、データを書き込む時は、左右一括して書き込むため、４本のワード線を選択できればよい。また、左右片側のみ使用する場合は、未使用側のＰＲＯＭセルアレイに“０”データを書き込む。
【０２１９】
この実施例では、データ書込用デコーダ８４にアドレス信号Ａ６、Ａ７を入力すると、データ書込用デコーダ８４から信号ＳＢＡＫ１〜ＳＢＡＫ４が出力され、この信号はＲ／Ｄローデコーダ６５、６６に供給される。Ｒ／Ｄローデコーダ６５、６６はこの信号に従って、ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のワード線を選択する。ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のビット線は、アドレス信号Ａ０〜Ａ５に従って、Ｒ／Ｄカラムデコーダ６７、６８によって選択される。このようにして選択されたＰＲＯＭセルのドレインに、図１６に示すパッド８２から供給されたデータがデータ入力回路８３、Ｒ／Ｄセンスアンプ書込用負荷７７、７８、Ｒ／Ｄカラムデコーダ６７、６８を介して供給され、この選択されたＰＲＯＭセルにデータが書き込まれる。
【０２２０】
上記のように、データ書込用デコーダ８４を用いて、ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のワード線を直接選択しているため、アドレス検知回路７３、７４を動作させる必要がない。したがって、ＯＴＰ、Ｒ／Ｄプリデコーダ６９の出力を全てローレベルとすることができ、ＶＰＰピンに高電圧が印加されていてもデータを書き込むことが可能である。
【０２２１】
次に、アドレスベリファイ動作について説明する。図３６はアドレスベリファイ時における各部の信号を示している。
【０２２２】
ＯＴＰアドレス記憶用ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１に正常にアドレスが書き込まれている場合において、外部からこのアドレスが入力されると、ＯＴＰ優先回路７５からは信号ＯＴＰ１〜ＯＴＰ４が出力され、Ｒ／Ｄイネーブル回路７６からは信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬが出力される。アドレスベリファイ時は、この信号ＯＴＰ１〜ＯＴＰ４、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬを外部に取り出すことにより、アドレスが正常に書き込まれたか否かを検証する。このため、ＯＴＰ優先回路７５の出力端には信号ＯＴＰ１〜ＯＴＰ４を外部に出力するための図示せぬ回路が接続され、Ｒ／Ｄイネーブル回路７６の出力端には信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬを外部に出力するための図示せぬ回路が接続されている。
【０２２３】
上記構成において、アドレスベリファイ時は、通常の読み出し動作と同様にアドレス検知回路７３、７４を動作させ、図３０に示すように、アドレスＡ６〜Ａ１１のみを入力する。アドレスが正常に書き込まれている場合、出力イネーブル信号／ＯＥに応じて信号ＯＴＰ１〜ＯＴＰ４、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬに対応した信号Ｄが出力される。なお、ベリファイ時の高電圧ＶＰＰは４．３Ｖに設定される。
【０２２４】
次に、データベリファイについて説明する。図３７はデータベリファイ時における各部の信号を示している。
【０２２５】
データベリファイは、通常のデータ読み出し動作と同様でもよいが、図２９に示すシーケンスを使用する場合、アドレスが正常に書き込まれていない可能性を有している。このため、前述したデータの書き込みと同様に、外部よりデータ書込用デコーダ８４にアドレス信号を供給し、このデータ書込用デコーダ８４、Ｒ／Ｄローデコーダ６５、６６を介してＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のワード線を選択する。ビット線の選択は、Ｒ／Ｄカラムデコーダを使用する。このようにして読み出されたデータは、Ｒ／Ｄセンスアンプ７７、７８を介して切替回路７９、８０に供給される。この時、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬは強制的にハイレベルとされ、Ｒ／Ｄセンスアンプ７７、７８の出力信号が選択される。この切替回路の出力信号は出力バッファ８１、パッド８２を介して出力される。
【０２２６】
上記第４の実施例によれば、製造時に発生した不良セルを救済することが可能であるとともに、ユーザによりデータを書き換えることが可能であるため、ユーザプログラムのバグを修復することもできる。したがって、半導体記憶装置の歩留まりを向上できる。
【０２２７】
また、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む際、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイのセルを選択するアドレスとした場合、内部回路は読み出し動作と同様にＯＴＰ、Ｒ／Ｄプリデコーダでアドレスを検知しなければならない。ＯＴＰ、Ｒ／Ｄプリデコーダは、アドレスを書き込むために高電圧を使用する。このため、データの書き込み時にＯＴＰ、Ｒ／Ｄプリデコーダを動作させようとした場合、この部分の高圧系をデータ部の高圧系と分けなくてはならなくなり、回路構成が複雑となる。しかし、この第４の実施例では、データ書込用デコーダを設け、データの書き込み時にＯＴＰ、Ｒ／Ｄプリデコーダを動作させずに、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイのセル群を選択可能としている。したがって、回路構成を簡単化できる。
【０２２８】
さらに、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む際、アドレスの書き込みに続いてアドレスベリファイを行い。この後、データの書き込みを行った場合、アドレスの書き込み時に、Ｖｐｐを６．５Ｖととし、ベリファイ時にＶｐｐを４．３Ｖに下げ、データ書き込み時に再度Ｖｐｐを６．５Ｖに昇圧しなければならない。このＶｐｐの昇圧には時間がかかるため、このようなシーケンスの場合、データの書き込みに長時間を必要とする。これに対して、第４の実施例の場合、アドレスの書き込みに続いてデータの書き込みを行い。この後、アドレスベリファイ、データベリファイを行っている。このため、アドレスの書き込みとデータの書き込みの間でＶｐｐを降圧したり、昇圧する必要がないため、データの書き込み時間を短縮できる。
【０２２９】
次に、この発明の第５の実施例について説明する。第５の実施例は第４の実施例に、カラム方向に存在する不良セルを救済する手段をさらに付加したものである。カラム方向に存在する不良セルはブロック単位で救済される。
【０２３０】
図３８は、ローＲ／Ｄ、ブロックＲ／ＤとＯＴＰにおけるセルの置き換え単位を示している。不良セルのロー方向の救済は、カラム方向に１セル、ロー方向に６４セル、２Ｉ／Ｏであり、ブロック単位の救済カラム方向に１６セル、ロー方向４セル、２Ｉ／Ｏである。つまり、ロー方向の４セルは図１９に示すバンクを示し、１ブロックはこのバンクをカラム方向に４個連続した構成である。ロー方向の４セルは例えばアドレスＡ０とＡ５により選択され、カラム方向の１６セルはアドレスＡ６〜Ａ９により選択される。ＯＴＰはカラム方向に１セル、ロー方向に６４セル、４Ｉ／Ｏである。
【０２３１】
図３９は、図１６を変形した第５の実施例の構成を示すものであり、図４０は図３９の要部を取り出して示している。図３９と図４０において、図１６と同一部分には同一符号を付し異なる部分についてのみ説明する。
【０２３２】
この実施例ではロープリデコーダ９１が付加されている。このロープリデコーダ９１はアドレスＡ０〜Ａ６をデコードし、前記ロープリデコーダ５７はアドレスＡ１０〜Ａ１１をデコードする。前記ロープリデコーダ９１から出力された信号は、ローデコーダ５３、５４に供給されるとともに、アドレス変換回路（Ａ／Ｃ）９２、９３に供給される。これらアドレス変換回路９２、９３には前記カラムプリデコーダ５８の出力信号が供給されるとともに、後述する信号ＢＬＫＭＯＤＬ、ＢＬＫＭＯＤＲ、ＴＲＤがそれぞれ供給される。アドレス変換回路９２はＲ／Ｄカラムデコーダ６７に接続され、アドレス変換回路９３はＲ／Ｄカラムデコーダ６８に接続されている。このアドレス変換回路９２、９３はローＲ／Ｄ、及びＯＴＰの場合、本体ＭＲＯＭと同じカラムプリデコーダ５８のデコード信号をＲ／Ｄカラムデコーダ６７、６８にそれぞれ供給する。ブロックＲ／Ｄの場合、信号ＢＬＫＭＯＤＬ、ＢＬＫＭＯＤＲがハイレベルとなる。すると、アドレス変換回路９２、９３は、ロープリデコーダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の信号をＲ／Ｄカラムデコーダ６７、６８にそれぞれ供給する。
【０２３３】
一方、前記ＯＴＰ，Ｒ／Ｄプリデコーダ６９には、アドレスＡ１〜Ａ４が供給される。このＯＴＰ，Ｒ／Ｄプリデコーダ６９のデコード信号はブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に供給される。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、ブロックＲ／Ｄアドレスを記憶する。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、前記書込負荷回路７２、アドレス検知回路９５に接続されている。このアドレス検知回路９５の出力信号は前記アドレス検知回路７４の出力信号とともにロー優先回路９６に供給されている。このロー優先回路９６はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１（ローＲ／Ｄ）とブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４（ブロックＲ／Ｄ）の両方がヒットした場合、ブロックＲ／Ｄを非選択とし、ローＲ／Ｄを選択するものであり、この出力信号は前記Ｒ／Ｄイネーブル回路７６に接続されている。
【０２３４】
図４１は、前記ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４の構成を示している。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、例えば（ロー）Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１と同様の構成であり、ＰＲＯＭセル７１と同一部分には同一符号を付す。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４には、ＯＴＰ，Ｒ／Ｄプリデコーダ６９から出力される信号ＷＰＲ１〜ＷＰＲ４、及びアドレスＡ１〜Ａ４に応じて、ＯＴＰ，Ｒ／Ｄプリデコーダ６９から出力される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４が供給されている。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４はアドレスがヒットした場合、信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌが出力される。
【０２３５】
図４２は、アドレス検知回路９５を示している。このアドレス検知回路９５の構成は、アドレス検知回路７４と同様であり、入力信号と出力信号のみが異なっている。すなわち、入力信号はブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４から出力される信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌであり、出力信号はＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲ、ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬである。
【０２３６】
図４３、４４は、前記ロー優先回路９６の構成を示している。図４３にいおて、アドレス検知回路７４の出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲとアドレス検知回路９５の出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲは論理回路９６ａに供給される。この論理回路９６ａは、出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲと出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲの両方がヒットした場合、出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲを優先し、これらの信号を信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４ＢＲとして出力する。また、信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲのみがヒットした場合、これら出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲを信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４ＢＲとして出力する。さらに、信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲがヒットした場合、信号ＢＬＫＭＯＤＲをハイレベルとする。
【０２３７】
図４４にいおて、アドレス検知回路７４の出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬとアドレス検知回路９５の出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬは論理回路９６ｂに供給される。この論理回路９６ｂは、出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬと出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬの両方がヒットした場合、出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬを優先し、これらの信号を信号ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬとして出力する。また、信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬのみがヒットした場合、これら出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬを信号ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬとして出力する。さらに、信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬがヒットした場合、信号ＢＬＫＭＯＤＬをハイレベルとする。
【０２３８】
図４５は、Ｒ／Ｄイネーブル回路７６の構成を示している。このＲ／Ｄイネーブル回路７６は入力信号名のみが信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４ＢＲ、ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬと変わっている他は、図２５と同様である。
【０２３９】
図４６は、アドレス変換回路９２、９３の構成を示している。このアドレス変換回路９２はナンド回路９２ａ、インバータ回路９２ｂ、９２ｃ、及び複数のトランスファーゲート９２ｄ〜９２ｓにより構成されている。前記ロー優先回路９６から出力される信号ＢＬＫＭＯＤＬはナンド回路の一方入力端に供給され、前記信号ＴＲＤはインバータ回路９２ｂを介してナンド回路９２ａの他方入力端に供給されている。このナンド回路９２ａの出力端はインバータ回路９２ｃの入力端に接続されている。トランスファーゲート９２ｄ〜９２ｓは隣接するもの同士が対を構成し、各トランスファーゲートの対はインバータ回路９２ｃの入力信号及び出力信号に応じて、前記カラムプリデコーダ５８から出力される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４と、前記ロープリデコーダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の一方を選択する。これら各トランスファーゲートの対は選択した信号を信号ＲＸ１Ｌ〜ＲＸ４Ｌ、ＲＣＢ１Ｌ〜ＲＣＢ４Ｌとして前記Ｒ／Ｄカラムデコーダ６７に供給する。
【０２４０】
アドレス変換回路９３は、アドレス変換回路９２と同様の構成であり、ナンド回路９３ａ、インバータ回路９３ｂ、９３ｃ、及び複数のトランスファーゲート９３ｄ〜９３ｓにより構成されている。前記ロー優先回路９６から出力される信号ＢＬＫＭＯＤＲはナンド回路の一方入力端に供給され、前記信号ＴＲＤはインバータ回路９３ｂを介してナンド回路９３ａの他方入力端に供給されている。このナンド回路９３ａの出力端はインバータ回路９３ｃの入力端に接続されている。トランスファーゲート９３ｄ〜９３ｓは隣接するもの同士が対を構成し、各トランスファーゲートの対はインバータ回路９３ｃの入力信号及び出力信号に応じて、前記カラムプリデコーダ５８から出力される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４と、前記ロープリデコーダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の一方を選択する。これら各トランスファーゲートの対は選択した信号を信号ＲＸ１Ｒ〜ＲＸ４Ｒ、ＲＣＢ１Ｒ〜ＲＣＢ４Ｒとして前記Ｒ／Ｄカラムデコーダ６８に供給する。
【０２４１】
上記構成において、動作について説明する。
【０２４２】
（データ読み出し）
外部よりアドレスが供給されると、図３９のＯＴＰ，Ｒ／Ｄプリデコーダ６９から図４７に示すデコード信号が出力され、これらの信号がＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１、ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に供給される。ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４には、アドレスＡ１〜Ａ４により決定される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４、及びカラム方向６４セルのうち１６セルずつに分離している信号ＷＰＲ１〜ＷＰＲ４が供給される。ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４において、これらの信号がＰＲＯＭセルに書込まれたアドレスと一致すると、出力信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌのいずれかがハイレベルとなる。この信号はアドレス検知回路９５に供給される。このため、アドレス検知回路９５の出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲ、ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬのいずれかがローレベルとなる。この信号はロー優先回路９６に供給される。ロー優先回路９６はローＲ／ＤとブロックＲ／Ｄの両方がヒットした場合、ブロックＲ／Ｄを非選択とし、ローＲ／Ｄを選択する。すなわち、アドレス検知回路７４の出力信号を出力する。また、ブロックＲ／Ｄがヒットした場合、ロー優先回路９６から出力される信号ＢＬＫＭＯＤＲ、ＢＬＫＭＯＤＬがハイレベルとされる。Ｒ／Ｄイネーブル回路７６は、このロー優先回路９６から供給された信号に応じて、Ｒ／ＤＲＯＭセルアレイ６３、６４のうちの１本のローを選択するための信号が生成される。この生成された信号はＲ／Ｄローデコーダ６５、６６に供給される。このとき、アドレス変換回路９２、９３は信号ＢＬＫＭＯＤＲ、ＢＬＫＭＯＤＬがハイレベルであるため、ロープリデコーダ９１の信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４を選択し、Ｒ／Ｄカラムデコーダ６７、６８に供給する。
【０２４３】
この例では、Ｒ／ＤＰＲＯＭセルアレイ６３、６４により本体ＭＲＯＭ５１、５２のＩ／Ｏ０、Ｉ／Ｏ１又はＩ／Ｏ２、Ｉ／Ｏ３毎に４本の不良ロー又は、ブロックを救済できる。
【０２４４】
（アドレス書込み、アドレスベリファイ）
ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に対するアドレスの書込みと、書込んだアドレスのベリファイは、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に対するアドレスの書込みと、ベリファイと同様である。しかし、図４１に示すように、ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４にはアドレスＡ１〜Ａ４により決定される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４が必要なため、図４８に示すような、アドレスを外部から供給する必要がある。また、Ｒ／Ｄアドレスの書き込みとブロックＲ／Ｄのアドレス書き込み、及びＲ／ＤアドレスのベリファイとブロックＲ／Ｄのベリファイは、アドレスピンＡ５をハイレベル又はローレベルとすることにより区別される。
【０２４５】
（データ書込み、データベリファイ）
データ書込み、及びデータベリファイは、アドレス書込みにおいて書込まなかったアドレスＡ０、Ａ５〜Ａ９により選択すればよいが、４本のワード線選択する信号ＳＢＡＫ１〜ＳＢＡＫ４を新たに生成しなければならない。すなわち、信号ＳＢＡＫ１〜ＳＢＡＫ４はアドレスＡ６、Ａ７により選択するためである。したがって、構成の複雑化を避けるため、ローＲ／Ｄと同様に、データ書込みとベリファイを行う。このため、図４８に示すように、アドレスＡ０〜Ａ５でアドレスを指定し、アドレス変換回路９２、９３は、ローＲ／Ｄと同様に、アドレスＡ１〜Ａ４により選択される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４を選択する。すなわち、図４６に示すアドレス変換回路９２、９３において、信号ＢＬＫＭＯＤＬ，ＢＬＫＭＯＤＲはともにローレベルであり、図３１に示すＴＥＳＴピンにハイレベルの信号が供給されることにより信号ＴＲＤがハイレベルとなる。このため、各トランスファーゲートは、信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４を選択する。
【０２４６】
さらに、例えば本体ＭＲＯＭ５１のＩ／Ｏ０、Ｉ／Ｏ１でブロックＲ／Ｄを使用し、本体ＭＲＯＭ５２のＩ／Ｏ２、Ｉ／Ｏ３でローＲ／Ｄを使用する場合、信号ＳＢＡＫ１〜ＳＢＡＫ４のうちの１つを選択することにより、Ｉ／Ｏ０〜Ｉ／Ｏ４に対して同時にデータを書き込むことができる。
【０２４７】
上記第５の実施例によれば、ブロックＲ／Ｄにより、本体ＭＲＯＭのカラム方向にある不良セルを救済することができる。しかも、アドレス変換回路９２、９３により、ＯＴＰ、ローＲ／Ｄの場合と、ブロックＲ／Ｄの場合とでカラムアドレスを切り換えている。このため、Ｒ／ＤＰＲＯＭセルアレイ６３、６４の容量を増加することなく、カラム方向にある不良セルを救済できる。
【０２４８】
また、ロー優先回路９６は、ローＲ／ＤとブロックＲ／Ｄがともにヒットした場合、ローＲ／Ｄを優先している。したがって、多重選択を防止できる。
【０２４９】
尚、ロー優先回路９６は、ローＲ／Ｄを優先しているが、ブロックＲ／Ｄを優先させるようにしてもよい。
【０２５０】
その他、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０２５１】
【発明の効果】
以上、詳述したようにこの発明によれば、マスクＲＯＭの同一のアドレスのデータを二度以上書き換えるとき、新たなＰＲＯＭセルに新たなデータを書き込み、以前のデータを保持するＰＲＯＭセルからデータを読み出すことができないようになるため、見かけ上、データの消去及び書き換え可能とし、擬似的にＥＥＰＲＯＭと同様に動作させることができる。
【０２５２】
また、このＰＲＯＭセルは一層ＰＲＯＭであるため、マスクＲＯＭと同一の製造工程で作製でき、製造コストはほとんど上昇することがない。
【０２５３】
さらに、自動バンク指定回路はデータを書き込まれた時点が新しいほどそのバンクの優先順位を自動的に高く設定するため、使用したバンクをユーザは覚えておく必要がなく、ユーザの利便を向上させることができる。
【０２５４】
また、冗長用のＰＲＯＭセルアレイを設けているため、このセルアレイを使用することにより、製造中に発生した不良セルを救済することができる。
【０２５５】
さらに、救済した不良セルのアドレスと、ユーザが書き込んだアドレスが同一の場合、後にユーザが書き込んだセルを優先している。したがって、ユーザのデータを優先できる利点を有している。
【０２５６】
また、製造時に発生した不良セルを救済することが可能であるとともに、ユーザによりデータを書き換えることが可能であるため、ユーザプログラムのバグを修復することもできる。したがって、半導体記憶装置の歩留まりを向上できる。さらに、ブロックＲ／Ｄにより、本体ＭＲＯＭのカラム方向にある不良セルを救済することができる。しかも、アドレス変換回路９２、９３により、ＯＴＰ、ローＲ／Ｄの場合と、ブロックＲ／Ｄの場合とでカラムアドレスを切り換えている。このため、Ｒ／ＤＰＲＯＭセルアレイ６３、６４の容量を増加することなく、カラム方向にある不良セルを救済できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の一部を示す構成図。
【図２】本発明の第１の実施例のフロアプランを示す平面図。
【図３】本発明の一層ＰＲＯＭを示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】図３のＶ−Ｖ線に沿う断面図。
【図６】図３の一層ＰＲＯＭの等価回路を示す図。
【図７】図１に示すデータ記憶用ＰＲＯＭセルアレイとカラムデコーダを示す回路図。
【図８】図１に示すプリデコーダの動作を示す図。
【図９】図１に示すアドレス記憶用ＰＲＯＭセルアレイを示す回路図。
【図１０】図１に示すアドレス検知回路と優先順位回路を示す回路図。
【図１１】本発明の第１の実施例の動作を説明する図。
【図１２】本発明の第１の実施例の動作を説明する図。
【図１３】本発明の第２の実施例を示すものであり、優先順位回路の変形例を示す回路図。
【図１４】本発明の第３の実施例を示すものであり、ディスイネーブル回路を示す回路図。
【図１５】本発明の第３の実施例を示すものであり、自動バンク指定回路を示す回路図。
【図１６】本発明の第４の実施例を示す全体的な構成図。
【図１７】図１６に示すＭＲＯＭの構成を示す図。
【図１８】図１７の１ブロックの構成を示す図。
【図１９】図１９図（ａ）は１８に示す１バンクの回路構成を示す図、図１９（ｂ）は図１９（ａ）に示すワード線の論理を示す図。
【図２０】図１６に示すＯＴＰアドレス記憶用ＰＲＯＭセル、Ｒ／Ｄアドレス記憶用ＰＲＯＭセルを示す回路図。
【図２１】図２０の動作を説明するために示す図。
【図２２】図１６に示すアドレス検知回路を示す回路図。
【図２３】図２０乃至図２２の動作を説明するために示す回路図。
【図２４】図１６に示すＯＴＰ優先回路を示す回路図。
【図２５】図１６に示すＲ／Ｄイネーブル回路を示す回路図。
【図２６】図１６に示すＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルアレイを示す回路図。
【図２７】図１６に示すＲ／Ｄローデコーダを示す回路構成図。
【図２８】図２７に示すレベルシフト回路を示す回路構成図。
【図２９】ＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルアレイの書き込み動作を説明するためのフローチャート。
【図３０】各ピンと各動作モードの関係を示す図。
【図３１】書き込みモード検出回路を示す回路図。
【図３２】図３１に示す高電圧検出回路を示す回路図。
【図３３】図１６に示す書込負荷回路を示す回路図。
【図３４】アドレス書き込み動作を示すタイミングチャート。
【図３５】データ書き込み動作を示すタイミングチャート。
【図３６】アドレスベリファイ動作を示すタイミングチャート。
【図３７】データベリファイ動作を示すタイミングチャート。
【図３８】本発明の第５の実施例の概念を説明するために示す図。
【図３９】本発明の第５の実施例を示す構成図。
【図４０】図３９の要部を拡大して示す構成図。
【図４１】図３９のブロックＲ／Ｄアドレス記憶用ＰＲＯＭセルを示す回路図。
【図４２】図３９のアドレス検知回路を示す回路図。
【図４３】図３９のロー優先回路の一部を示す回路図。
【図４４】図３９のロー優先回路の残りの部を示す回路図。
【図４５】図３９のＲ／Ｄイネーブル回路を示す回路図。
【図４６】図３９、図４０のアドレス変換回路を示す回路図。
【図４７】図３９のＯＴＰ，Ｒ／Ｄプリデコーダの動作を示す図。
【図４８】各ピンと各動作モードの関係を示す図。
【符号の説明】
１Ａ、１Ｂ…本体メモリセルアレイ、
２…ロウデコーダ、
３Ａ、３Ｂ…カラムデコーダ、
４Ａ、４Ｂ…本体用センスアンプ、
５、５Ａ、５Ｂ…データ記憶用ＰＲＯＭセルアレイ、
８、８Ａ、８Ｂ…センスアンプ、
９…アドレス記憶用ＰＲＯＭセルアレイ、
３１…アドレス検知回路、
３２、３４…優先順位回路、
３３…プリデコーダ、
３５…ディスイネーブル回路、
５１、５２…ＭＲＯＭ（マスクＲＯＭ）セルアレイ、
５３、５４…ローデコーダ、
５５、５６…カラムデコーダ、
５７、５８、９１…ロープリデコーダ、
５９、６０…センスアンプ、
６１、６２…ＯＴＰＰＲＯＭセルアレイ、
６３、６４…Ｒ／ＤＰＲＯＭ、
６５、６６…Ｒ／Ｄローデコーダ、
６７、６８…Ｒ／Ｄカラムデコーダ、
６９…ＯＴＰ，Ｒ／Ｄプリデコーダ、
７０…ＯＴＰアドレス記憶用ＰＲＯＭセル、
７１…Ｒ／Ｄアドレス記憶用ＰＲＯＭセル、
７２…書込負荷回路、
７３、７４…アドレス検知回路、
７５…ＯＴＰ優先回路、
７６…Ｒ／Ｄイネーブル回路、
７７、７８…Ｒ／Ｄセンスアンプ、
７９、８０…切替回路、
８４…データ書込用デコーダ、
９２、９３…アドレス変換回路、
９４…ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル、
９５…アドレス検知回路、
９６…ロー優先回路。
【発明の属する技術分野】
本発明は、マスクＲＯＭと書き換え可能なＰＲＯＭとを有する半導体記憶装置に係わり、特にＰＲＯＭに書き込まれたデータを見かけ上消去し書き換え可能とするような半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のマスクＲＯＭでは、マスクＲＯＭの製造中にデータが書き込まれ、製造後にユーザがデータを書き換えることはできない。
【０００３】
【発明が解決しようとする課題】
従来のマスクＲＯＭでは、ユーザがマスクＲＯＭを購入した後、ユーザ側のプログラムのバグ等によるデータの誤りが見つかったときは、このマスクＲＯＭは廃棄しなければならない。
【０００４】
しかし、このデータの誤りは数ビット程度であることが多く、この数ビットの誤ったデータを書き換えることができれば、このマスクＲＯＭを廃棄せずに使用することが可能となる。
【０００５】
そのため、従来から特願平７−３２０１８２号に示すように、チップ上にマスクＲＯＭの他にユーザがデータを書き込むことができるメモリセルを設け、マスクＲＯＭにおける数ビットのバグを救済することが考えられている。
【０００６】
この場合、修正したデータをそのメモリセルに書き込んだ後に、再度同じアドレスのデータを書き換える必要が生じることがある。したがって、救済用のメモリセルはＥＥＰＲＯＭのような消去可能なセルであることが望ましい。
【０００７】
しかし、消去可能なセルの製造工程は、マスクＲＯＭより複雑であるため、製造コストが上昇してしまう。
【０００８】
本発明は、上記課題に鑑みてなされたもので、その目的は、マスクＲＯＭと同一の製造工程で作製することができるメモリセルを用いて、同一のアドレスのデータを２度以上書き換え可能な半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発名の半導体記憶装置は、マスクＲＯＭセルアレイと、前記マスクＲＯＭセルアレイの誤データに対応するアドレスの少なくとも一部を記憶する第１のＰＲＯＭセルアレイと、前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第２のＰＲＯＭセルアレイと、外部より入力されたアドレス信号が、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検出し、一致した場合には前記第２のＰＲＯＭセルアレイより対応するデータ群を読み出すデータ読み出し手段とを有し、前記データ読み出し手段は、前記第１のＰＲＯＭセルアレイに一致するアドレスが２以上記憶されていた場合に、対応する１つ以上のデータ群の中から優先順位が最も高いデータ群を選択して読み出すことを特徴とする。
【００１０】
また、この発明の半導体記憶装置は、マスクＲＯＭセルアレイと、このマスクＲＯＭセルアレイに記憶されたデータを読み出す第１の読み出し手段と、前記マスクＲＯＭセルアレイの誤りデータに対応するアドレスの一部を記憶する第１のＰＲＯＭセルアレイと、前記マスクＲＯＭセルアレイの不良セルに対応するアドレスの一部を記憶する第２のＰＲＯＭセルアレイと、前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第３のＰＲＯＭセルアレイと、前記第２のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第４のＰＲＯＭセルアレイと、外部より入力されたアドレスが、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第１のアドレス検知手段と、外部より入力されたアドレスが、前記第２のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第２のアドレス検知手段と、前記第２のアドレス検知手段が前記アドレスの一致を検知した場合、前記第４のＰＲＯＭセルアレイを選択するための信号を出力する第１の信号生成手段と、前記第１のアドレス検知手段が前記アドレスの一致を検知した場合、前記第３のＰＲＯＭセルアレイの中から優先順位が最も高いデータ群を選択するための信号を出力するとともに、前記第１の信号生成手段を非活性とする第２の信号生成手段と、前記第３のＰＲＯＭセルアレイより対応するデータ群を読み出す第２の読み出し手段とを具備している。
【００１２】
また、この発明の半導体記憶装置は、マスクＲＯＭセルアレイと、このマスクＲＯＭセルアレイに記憶されたデータを読み出す第１の読み出し手段と、前記マスクＲＯＭセルアレイに含まれる誤りデータのアドレスの一部を記憶する第１のＰＲＯＭセルアレイと、前記マスクＲＯＭセルアレイに含まれる不良セルのロー方向のアドレスの一部を記憶する第２のＰＲＯＭセルアレイと、前記マスクＲＯＭセルアレイに含まれる不良セルのカラム方向のアドレスの一部を記憶する第３のＰＲＯＭセルアレイと、前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第４のＰＲＯＭセルアレイと、前記第２、第３のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第５のＰＲＯＭセルアレイと、外部より入力されたアドレスが、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第１のアドレス検知手段と、外部より入力されたアドレスが、前記第２のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第２のアドレス検知手段と、外部より入力されたアドレスが、前記第３のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第３のアドレス検知手段と、前記第２のアドレス検知手段がアドレスの一致を検出するとともに、前記第３のアドレス検知手段がアドレスの一致を検出した場合、前記第２のアドレス検知手段の出力信号を選択し、前記第３のアドレス検知手段がアドレスの一致を検出したことを示す指示信号を生成する第１の選択手段と、前記第１の選択手段の出力信号に応じて、前記第５のＰＲＯＭセルアレイのローを選択する第１のロー選択手段と、前記第１のアドレス検知手段がアドレスの一致を検出した場合、前記第１のロー選択手段を非活性とし、前記第４のＰＲＯＭセルアレイの中から優先順位が最も高いローを選択する第２のロー選択手段と、前記第４、第５のＰＲＯＭセルアレイのカラムを選択するカラム選択手段と、前記第１の選択手段から前記指示信号が出力されていない場合、前記カラム選択手段にカラムアドレスを供給し、前記第１の選択手段から前記指示信号が出力されている場合、前記カラム選択手段にローアドレスを供給する第２の選択手段と、前記第４、第５のＰＲＯＭセルアレイの選択された一方よりデータ群を読み出す第２の読み出し手段とを具備している。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
図２は、本発明の第１の実施例のフロアプランを示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【００１５】
図２に示すように、半導体チップ１２上にマスクＲＯＭより構成される本体メモリセルアレイ１Ａ，１Ｂが設けられている。ロウデコーダ２は、本体メモリセルアレイ１Ａ，１Ｂの間に配置され、この２つの本体メモリセルアレイにより共用される。カラムデコーダ３Ａ，３Ｂは、それぞれ本体メモリセルアレイ１Ａ，１Ｂに隣接して配置されている。また、本体用センスアンプ４Ａ，４Ｂは、それぞれカラムデコーダ３Ａ，３Ｂに隣接して配置されている。
【００１６】
また、半導体チップ１２上には、電気的にデータを書き換え可能なＰＲＯＭにより構成されるデータ記憶用のＰＲＯＭセルアレイ５Ａ，５Ｂが設けられている。カラムデコーダ７Ａ，７Ｂは、それぞれＰＲＯＭセルアレイ５Ａ，５Ｂに隣接して配置されている。センスアンプ８Ａ、８Ｂはこれらカラムデコーダ７Ａ，７Ｂに接続されている。前記ＰＲＯＭセルアレイ５Ａ，５Ｂには、ユーザによりデータが書き込まれる。
【００１７】
さらに、ＰＲＯＭセルアレイ５Ａ、５Ｂ間にアドレス記憶用のＰＲＯＭセルアレイ９が配置されている。論理回路１０は、ＰＲＯＭセルアレイ９に隣接して配置されている。
【００１８】
また、図示せぬ複数のパッドが配置されるパッド領域１１Ａ、１１Ｂは、半導体チップ１２の互いに対向する２つの縁部にそれぞれ配置されている。
【００１９】
図３は、図２に示した第１の実施例に用いられる１つのポリシリコン層を有するＰＲＯＭ（以下、一層ＰＲＯＭと称す）を示す平面図である。図４は、図３のＩＶ−ＩＶ線に沿う断面図であり、図５は、図３のＶ−Ｖ線に沿う断面図である。図６は、一層ＰＲＯＭの等価回路図を示している。
【００２０】
なお、図３において、斜線部は一般にＳＤＧ（ソース、ドレイン、ゲート）領域と呼ばれ、その領域にソース・ドレイン領域やゲート電極が形成される。
【００２１】
半導体基板２０上には、フィールド酸化膜２１が形成されている。半導体基板２０中にはワード線（コントロールゲート）２２が形成されている。ワード線は、拡散層により構成される。
【００２２】
ワード線２２上には、複数のフローティングゲート２３が配置されている。フローティングゲート２３は、例えばＷＳｉにより構成される。
【００２３】
フローティングゲート２３の一部の直下の半導体基板２０内には、トランジスタのチャネルが形成されている。そのチャネルの両端の半導体基板２０内には、ソース・ドレイン領域２４Ａ，２４Ｂが形成されている。ソース・ドレイン領域２４Ａ，２４Ｂは、拡散層により構成されている。
【００２４】
ソース・ドレイン領域２４Ａ，２４Ｂは、ビット線２５に接続されている。
【００２５】
なお、互いに隣接する一層ＰＲＯＭ Ｍ１，Ｍ２は、ソース・ドレイン領域２４Ａ，２４Ｂを共有している。
【００２６】
この一層ＰＲＯＭをマスクＲＯＭに付加して設ける場合、一層ＰＲＯＭのワード線やソース・ドレイン領域とマスクＲＯＭのソース・ドレイン領域は同時に形成することができ、一層ＰＲＯＭのフローティングゲートとマスクＲＯＭのゲートは同時に形成することができる。そのため、製造工程数は増加せず、コストは上昇しない。
【００２７】
以下、この一層ＰＲＯＭセルへデータを書き込む際の動作を説明する。
【００２８】
まず、データを書き込みたいセルのコントロールゲートに高電位ＶＰＰを供給する。コントロールゲートに高電位が供給されているため、フローティングゲートの電位も上昇する。
【００２９】
次に、セルのソースを接地し、ドレインに高電位ＶＰＰを供給する。その結果、セルのソース・ドレイン間にホットエレクトロンが発生し、フローティングゲートに電子が注入される。そのため、トランジスタの閾値電圧が上昇する。
【００３０】
また、ドレインに高電位ＶＰＰを印加しなければ、ホットエレクトロンは発生しない。したがって、この場合、フローティングゲートに電子は注入されず、トランジスタの閾値電圧は変化しない。
【００３１】
次に、このＰＲＯＭセルからデータを読み出す際の動作を説明する。
【００３２】
まず、データを読み出したいセルのコントロールゲートに通常の電源電位ＶＤＤを供給し、ソースに例えば１Ｖを印加する。セルのフローティングゲートに電子が注入されている場合は、閾値電圧が高いため、ソース・ドレイン間に電流は流れない。一方、セルのフローティングゲートに電子が注入されていないときは、閾値電圧が低いため、ソース・ドレイン間に電流が流れる。このように、電流が流れるか否かを検出することにより、セルに記憶されているデータを知ることができる。
【００３３】
図１は、本発明の第１の実施例を示すブロック図である。このブロック図は、図２に示した半導体記憶装置のフロアプランにおけるデータ記憶用ＰＲＯＭセルアレイ５、アドレス記憶用ＰＲＯＭセルアレイ９、カラムデコーダ７、センスアンプ８及び論理回路１０をより詳細に示したものである。図１に示したアドレス検知回路３１、優先順位回路３２及びプリデコーダ３３は、図２に示したフロアプランでは論理回路１０に設けられている。
【００３４】
外部からパッドを介して供給されるアドレス信号は、カラムデコーダ７、プリデコーダ３３と、図２に示した本体メモリセルアレイ用のロウデコーダ２、カラムデコーダ３Ａ，３Ｂに供給される。
【００３５】
プリデコーダ３３は、入力されたアドレス信号に応じて信号φ１〜φ４、Ｒ１〜Ｒ４を生成し、その信号をアドレス記憶用ＰＲＯＭセルアレイ９に供給する。
【００３６】
アドレス記憶用ＰＲＯＭセルアレイ９は、本体メモリセルアレイ内の誤りデータのアドレスの少なくとも一部を記憶する。
【００３７】
アドレス検知回路３１は、アドレス記憶用ＰＲＯＭセルアレイ９に記憶されたアドレスと入力されたアドレス信号とが一致するか否かを検知し、信号ＯＨＩＴ１〜ＯＨＩＴ４、信号ＯＴＰＭＯＤＥ（ＯＴＰ： One Time Program ）を出力する。半導体記憶装置の例えば図示せぬ出力回路は、信号ＯＴＰＭＯＤＥに応じて本体メモリセルアレイが記憶するデータあるいはデータ記憶用ＰＲＯＭセルアレイ５が記憶するデータを外部に出力する。
【００３８】
優先順位回路３２は、信号ＯＨＩＴ１〜ＯＨＩＴ４の中から優先される信号を１つ選択し、データ記憶用ＰＲＯＭセルアレイ５に信号ＯＴＰ１〜ＯＴＰ４を供給する。
【００３９】
データ記憶用ＰＲＯＭセルアレイ５は、本体メモリセルアレイ内の誤りデータを訂正したデータを記憶する。
【００４０】
カラムデコーダ７は、アドレス信号に応じてデータ記憶用ＰＲＯＭセルアレイのカラム線を選択し、そのデータを読み出してセンスアンプ８に出力する。
【００４１】
センスアンプ８は、図示せぬ出力回路を介して、読み出したデータを外部に出力する。
【００４２】
図７は、図１に示した実施例に用いられるデータ記憶用ＰＲＯＭセルアレイ５とカラムデコーダ７の回路例を示す。
【００４３】
本実施例では、アドレス信号の２ビットＡ０，Ａ１を１つの単位とし、この単位毎に本体メモリセルアレイのデータを置き換える。
【００４４】
カラムデコーダ７の入力端子には、アドレス信号Ａ０，Ａ１、制御信号Ｃ１，Ｃ２が供給される。カラムデコーダの４個の出力端子は、データ記憶用ＰＲＯＭセルアレイ５のカラム線ＣＯＬ１〜ＣＯＬ４にそれぞれ接続される。また、カラムデコーダは、高電位ＶＰＰが供給される端子と、センスアンプの入力端子と接続された端子を有する。
【００４５】
カラムデコーダ７は、アドレス信号Ａ０，Ａ１に応じてカラム線ＣＯＬ１〜ＣＯＬ４のいずれか１つを選択し、制御信号Ｃ１，Ｃ２に応じてデータ書き込み時はその選択したカラム線を高電位ＶＰＰに接続し、データ読み出し時はその選択したカラム線をセンスアンプの入力端子に接続する。
【００４６】
データ記憶用ＰＲＯＭセルアレイ５は、４個の一層ＰＲＯＭセルからなる例えば４個のバンクＤＢＫ１〜ＤＢＫ４を有する。各バンクにおいて、第１ないし第４の一層ＰＲＯＭセルのドレインはそれぞれカラムラインＣＯＬ１〜ＣＯＬ４に接続され、ソースはいずれも接地されている。例えば、バンクＤＢＫ１は、一層ＰＲＯＭセルＭＤ１１〜ＭＤ１４より構成され、ＰＲＯＭセルＭＤ１１〜ＭＤ１４のドレインはそれぞれカラムラインＣＯＬ１〜ＣＯＬ４に接続される。また、同一のバンクの一層ＰＲＯＭのコントロールゲートは、同一のワード線に接続されている。バンクＤＢＫ１〜ＤＢＫ４の共通のワード線には、それぞれ信号ＯＴＰ１〜ＯＴＰ４が供給される。
【００４７】
図８は、図１に示した実施例に用いられるプリデコーダ３３の動作を説明する図である。
【００４８】
プリデコーダ３３の入力端子には、アドレス信号の内の例えばＡ２，Ａ３，Ａ４，Ａ５が供給される。また、プリデコーダ３３は、アドレス信号Ａ２〜Ａ５に応じて、８ビットの信号φ１〜φ４、Ｒ１〜Ｒ４を出力する。
【００４９】
図８Ａ及び図８Ｂは、信号φ１〜φ４、Ｒ１〜Ｒ４と信号Ａ２〜Ａ５との関係を示す。信号Ｚは、信号Ｘと信号Ｙの論理和となっている。例えば、信号φ１は、／Ａ２と／Ａ３の論理和である。以下、／は反転信号を表すものとする。
【００５０】
図８から分かるように、プリデコーダ３３の出力信号φ１〜φ４のうち常に１つのみがハイレベルで他の信号はローレベルとなり、出力信号Ｒ１〜Ｒ４のうち常に１つのみがハイレベルで他の信号はローレベルとなる。例えば、信号Ａ２〜Ａ５がいずれもローレベルのときは、信号φ１と信号Ｒ１がハイレベルとなり、信号φ２〜φ４、Ｒ２〜Ｒ４がローレベルとなる。
【００５１】
なお、プリデコーダの動作論理は、図８に示した論理に限られるものではない。
【００５２】
図９は、図１に示した実施例に用いられるアドレス記憶用ＰＲＯＭセルアレイの回路例を示す。
【００５３】
アドレス記憶用ＰＲＯＭセルアレイ９は、データ記憶用ＰＲＯＭセルアレイ５のバンク数と同じ数のバンクより構成される。各バンクは、プリデコーダ３３の出力信号の数と同一の数の一層ＰＲＯＭセルより構成される。上述の例に対応させると、アドレス記憶用ＰＲＯＭセルアレイ９は、８個の一層ＰＲＯＭから構成される４個のバンクＡＢＫ１〜ＡＢＫ４を有する。
【００５４】
各バンクにおいて、８個の一層ＰＲＯＭのコントロールゲートにはそれぞれ信号φ１〜φ４、Ｒ１〜Ｒ４が供給され、ソースはいずれも接地されている。
【００５５】
例えば、バンクＡＢＫ１は、８個の一層ＰＲＯＭセルＭＡ１１〜ＭＡ１８から構成され、ＰＲＯＭセルＭＡ１１〜ＭＡ１８のコントロールゲートにはそれぞれ信号φ１〜φ４、Ｒ１〜Ｒ４が供給される。また、各バンクの８個の一層ＰＲＯＭセルのドレインは共通のドレイン線に接続されている。バンクＡＢＫ１〜ＡＢＫ４のこの共通に接続されたドレイン線をそれぞれＭＯＨＩＴ１〜ＭＯＨＩＴ４と呼ぶ。
【００５６】
共通のドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４は、それぞれトランジスタＱ１〜Ｑ４のソースに接続される。トランジスタＱ１〜Ｑ４のゲートには、制御信号Ｃ１１〜Ｃ１４が供給される。トランジスタＱ１〜Ｑ４のドレインは、トランジスタＱ５のソースに接続される。トランジスタＱ５のドレインにはアドレス書き込み時に高電位ＶＰＰが供給され、トランジスタＱ５のゲートには制御信号Ｃ１５が供給される。
【００５７】
また、以下、ｎを１から４までの自然数として、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫｎとアドレス記憶用ＰＲＯＭセルアレイのバンクＡＢＫｎを合わせて、バンクｎと呼ぶことにする。
【００５８】
図１０は、図１に示した実施例に用いられるアドレス検知回路３１と優先順位回路３２の回路例を示す。
【００５９】
アドレス検知回路３１において、トランジスタＱ２１〜Ｑ２４の電流経路の一端は図９に示したアドレス記憶用ＰＲＯＭセルアレイの共通ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４にそれぞれ接続されている。トランジスタＱ２１〜Ｑ２４のゲートには、制御信号Ｃ２１が供給される。トランジスタＱ２１〜Ｑ２４の電流経路の他端は、それぞれトランジスタＱ２５〜Ｑ２８のソースに接続される。トランジスタＱ２５〜Ｑ２８のドレインにはいずれも電源電位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ２２が供給される。通常、制御信号Ｃ２１、Ｃ２２は中間電位にある。
【００６０】
また、トランジスタＱ２１〜Ｑ２４の電流経路の他端は、それぞれ例えば２段のインバータの入力端子に接続され、この２段のインバータの出力信号はそれぞれ信号ＯＨＩＴ１〜ＯＨＩＴ４となる。
【００６１】
さらに、ノアゲートＧ１の第１ないし第４の入力端子には信号ＯＨＩＴ１〜ＯＨＩＴ４が供給される。ノアゲートＧ１の出力端子は、インバータＧ２の入力端子に接続される。インバータＧ２の出力端子から、信号ＯＴＰＭＯＤＥが生成される。信号ＯＴＰＭＯＤＥは、アドレス信号とアドレス記憶用ＰＲＯＭセルアレイに記憶されているアドレスとが一致するか否かを表す。信号ＯＴＰＭＯＤＥに応じて本体メモリセルアレイが記憶するデータあるいはデータ記憶用ＰＲＯＭセルアレイ５が記憶するデータが半導体装置から出力される。
【００６２】
優先順位回路３２は、ナンドゲートＧ３〜Ｇ８とインバータＧ９〜Ｇ１３より構成される。インバータＧ１０〜Ｇ１３は例えばレベルシフタを含み、データ記憶用ＰＲＯＭセルアレイ５へのデータ書き込み時に高電位ＶＰＰを出力する。
【００６３】
図１０に示すように、ナンドゲートＧ３〜Ｇ５の第１の入力端子にはそれぞれ信号ＯＨＩＴ２〜ＯＨＩＴ４が供給され、第２の入力端子にインバータで反転された信号ＴＯＴＰが供給される。
【００６４】
ナンドゲートＧ６の第１の入力端子には信号ＯＨＩＴ１が供給され、第２ないし第４の入力端子はそれぞれナンドゲートＧ３〜Ｇ５の出力端子に接続される。
【００６５】
ナンドゲートＧ７の第１の入力端子には信号ＯＨＩＴ２が供給され、第２及び第３の入力端子はそれぞれナンドゲートＧ４、Ｇ５の出力端子に接続される。
【００６６】
ナンドゲートＧ８の第１の入力端子には信号ＯＨＩＴ３が供給され、第２の入力端子はそれぞれナンドゲートＧ５の出力端子に接続される。
【００６７】
インバータＧ９の入力端子には信号ＯＨＩＴ４が供給される。インバータＧ１０〜Ｇ１２の入力端子はそれぞれナンドゲートＧ６〜Ｇ８の出力端子に接続され、インバータＧ１３の入力端子はインバータＧ９の出力端子に接続される。
【００６８】
インバータＧ１０〜Ｇ１３の出力端子から、それぞれ信号ＯＴＰ１〜ＯＴＰ４が出力される。これらの信号ＯＴＰ１〜ＯＴＰ４は、前述のようにデータ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ１〜ＤＢＫ４のワード線にそれぞれ供給される。
【００６９】
この優先順位回路により、バンクＤＢＫ１からバンクＤＢＫ４に優先順位が設けられる。上述の優先順位回路では、数字の大きいバンクほど優先度が高くなっている。例えば、バンクＤＢＫ１とバンクＤＢＫ２では、バンクＤＢＫ２の方が優先される。
【００７０】
なお、上述のアドレス記憶用ＰＲＯＭセルアレイ９及びデータ記憶用ＰＲＯＭセルアレイ５にデータを書き込むために、例えばＰＲＯＭライターが用いられる。ＰＲＯＭライターは、例えばアドレス信号Ａ５〜Ａ０、制御信号Ｃ１、Ｃ２、Ｃ１１〜Ｃ１５、Ｃ２１、Ｃ２２、ＴＯＴＰ、高電位ＶＰＰ、電源電位ＶＤＤなどを供給する。
【００７１】
以下、本実施例の書き込み動作及び読み出し動作を図１１、図１２を用いて説明する。なお、図１１、図１２では回路の一部を省略して描いている。
【００７２】
例えば本体メモリセルアレイのアドレス“０１００１０”のデータが誤りであった場合におけるユーザによる置き換え動作について説明する。本実施例では、アドレス信号の２ビットＡ０，Ａ１を１つの単位として置き換えるため、マスクＲＯＭの“０１００００”番地から“０１００１１”番地までのデータを置き換えなければならない。例えば、“０１００００”番地から“０１００１１”番地のデータを１、０、１、０に置き換える。今、アドレス記憶用ＰＲＯＭセルアレイ９及びデータ記憶用ＰＲＯＭセルアレイ５のバンク１にはすでに他の番地のデータが書き込まれているものとする。
【００７３】
この書き込み動作は、アドレス書き込み、アドレスベリファイ、データ書き込み、データベリファイの各処理により構成される。
【００７４】
まず、アドレス書き込みについて説明する。アドレス記憶用ＰＲＯＭセルアレイ９の例えばバンクＡＢＫ２に、誤りデータが記憶されているアドレスのビットＡ５〜Ａ２を書き込む。
【００７５】
すなわち、外部からアドレスパッドにアドレス信号を入力する。このアドレス信号Ａ５〜Ａ２は“０１００”であり、ビットＡ４はハイレベルとなり、ビットＡ５、Ａ３、Ａ２はローレベルとなる。
【００７６】
プリデコーダ３３は、図８に示した論理に従って、Ａ５〜Ａ２よりφ１〜φ４、Ｒ１〜Ｒ４を生成する。従って、信号φ１及び信号Ｒ２がハイレベル、信号φ２〜φ４、Ｒ１、Ｒ３、Ｒ４がローレベルとなる。このハイレベルの信号は、高電位ＶＰＰである。
【００７７】
また、アドレス記憶用バンクＡＢＫ１〜ＡＢＫ４の内の１つのバンクのドレインに高電位ＶＰＰを供給する。例えば、制御信号Ｃ１２、Ｃ１５をハイレベルとし、制御信号Ｃ１１、Ｃ１３、Ｃ１４をローレベルとして、バンクＡＢＫ２のドレインのみに高電位ＶＰＰを供給する。この際、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２４は非導通状態にある。
【００７８】
その結果、図１１に示すようにバンクＡＢＫ２のＰＲＯＭセルの内、セルＭＡ２１、ＭＡ２６のフローティングゲートに電子が注入される。
【００７９】
なお、これらの制御信号Ｃ１１〜Ｃ１５は、例えばＲＯＭライター等から供給される外部信号により定まる。よって、どのバンクにデータを書き込むかをユーザが決定することになる。
【００８０】
次に、アドレスベリファイ動作について説明する。バンクＡＢＫ２にアドレスが書き込まれたかチェックを行う。
【００８１】
まず、外部からアドレスパッドにバンクＡＢＫ２に書き込まれたアドレスに対応するアドレス信号を供給する。プリデコーダ３３は、信号φ１及び信号Ｒ２をハイレベルにし、信号φ２〜φ４、Ｒ１、Ｒ３、Ｒ４をローレベルにして出力する。
【００８２】
このとき、アドレス記憶用ＰＲＯＭセルアレイ９のトランジスタＱ１〜Ｑ５を非導通にする。また、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２８のゲートに中間電位を印加し、これらのトランジスタを導通させる。また、アドレス記憶用ＰＲＯＭセルアレイへの書き込みを防ぐため、アドレス検知回路のトランジスタＱ２５〜Ｑ２８に供給される電位は、高電位ＶＰＰよりも低い電位である。
【００８３】
アドレス記憶用バンクＡＢＫ２において、メモリセルＭＡ２１、ＭＡ２６の閾値電圧が高く、それ以外のメモリセルの閾値電圧は低い。したがって、いずれのメモリセルもオフ状態にある。よって、バンクＡＢＫ２の共通のドレイン線ＭＯＨＩＴ２はハイレベルとなり、信号ＯＨＩＴ２はハイレベル（Ｈ）となる。
【００８４】
一方、アドレス記憶用バンクＡＢＫ１において、メモリセルＭＡ１１、ＭＡ１７の閾値電圧は高いが、それ以外のメモリセルの閾値電圧は低い。メモリセルＭＡ１６のコントロールゲートにハイレベルの信号Ｒ２が供給されるため、メモリセルＭＡ１６がオンする。よって、バンクＡＢＫ１の共通のドレイン線ＭＯＨＩＴ１はローレベルとなり、信号ＯＨＩＴ１はローレベル（Ｌ）となる。
【００８５】
バンクＡＢＫ３，ＡＢＫ４においてもバンクＡＢＫ１と同様に、信号ＯＨＩＴ３，ＯＨＩＴ４はローレベル（Ｌ）となる。
【００８６】
また、図１０に示す信号ＴＯＴＰはハイレベルにしておく。そのため、優先順位回路３２において、信号ＯＴＰ２はハイレベル、信号ＯＴＰ１，ＯＴＰ３，ＯＴＰ４はローレベルとなる。
【００８７】
したがって、信号ＯＴＰ２がハイレベルになるか否かを測定することで、バンクＡＢＫ２にアドレスが正常に書き込まれたか否か、すなわちリダンダンシーモードとなるか否かを確かめることができる。
【００８８】
次に、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２にデータを書き込む。
【００８９】
この際、プリデコーダ３３、アドレス記憶用ＰＲＯＭセルアレイ９及びアドレス検知回路３１は上述のアドレスベリファイ時と同様に動作させる。
【００９０】
まず、優先順位回路３２に供給される信号ＴＯＴＰをローレベルにする。
【００９１】
アドレス検知回路３１より、ＯＨＩＴ２はハイレベル、ＯＨＩＴ１，ＯＨＩＴ３，ＯＨＩＴ４はローレベルとなるので、レベルシフタＧ１０〜Ｇ１３により、信号ＯＴＰ２は高電位ＶＰＰであるハイレベルとなり、信号ＯＴＰ１、ＯＴＰ３，ＯＴＰ４はローレベルとなる。
【００９２】
また、図７に示すアドレスパッドを介して外部からアドレス信号Ａ１，Ａ０を適切に供給し、データを書き込む必要がある場合はカラム線ＣＯＬ１〜ＣＯＬ４のいずれかを選択する。次に制御信号Ｃ１をハイレベル、Ｃ２をローレベルとして、選択されたカラム線に高電位ＶＰＰを供給し、データの書き込みを行う。
【００９３】
その結果、図１１に示すように、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２にアドレス“０１００００”〜“０１００１１”に対応するデータが書き込まれる。ここで、図１１に示したメモリセルＭＤ２１、ＭＤ２２、ＭＤ２３、ＭＤ２４は、それぞれアドレス“０１００００”、“０１００１０”、“０１０００１”、“０１００１１”に対応している。
【００９４】
次に、データベリファイについて説明する。
【００９５】
この際、プリデコーダ３３、アドレス記憶用ＰＲＯＭセルアレイ９及びアドレス検知回路３１は上述のデータ書き込み時と同様に動作させる。
【００９６】
図１０に示す優先順位回路３２において、信号ＴＯＴＰをローレベルとする。また、レベルシフタＧ１０〜Ｇ１３には中間電位を出力させるようにする。よって、信号ＯＴＰ２は中間電位となり、信号ＯＴＰ１、ＯＴＰ３，ＯＴＰ４はローレベルとなる。
【００９７】
さらに、図７に示すアドレス信号Ａ１，Ａ０を供給し、カラム線ＣＯＬ１〜ＣＯＬ４のいずれかをセンスアンプ８に接続する。
【００９８】
その結果、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ２に書き込まれたデータがセンスアンプに読み出される。
【００９９】
次に、バンクに書き込んだデータを再び書き直す場合の動作を説明する。
【０１００】
例えば、図１１に示したように、バンクＡＢＫ１に“１０００００”番地から“１０００１１”番地までのデータが書き込まれ、バンクＡＢＫ２に“０１００００”番地から“０１００１１”番地までのデータが書き込まれており、バンクＡＢＫ２に記憶されたデータを再び書き換えるとする。
【０１０１】
まず、上述したように、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ３にバンクＡＢＫ２と同一のデータを書き込む。
【０１０２】
続いて、上述したように、アドレスベリファイを行う。アドレス検知回路３１の出力信号ＯＨＩＴ２、ＯＨＩＴ３がハイレベルとなる。信号ＴＯＴＰがハイレベルであるため、優先順位回路３２の出力信号ＯＴＰ２、ＯＴＰ３がハイレベルとなる。よって、バンク２及びバンク３がＯＴＰモードとなることが確認される。
【０１０３】
次に、上述したように、データ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ３に修正したデータを書き込む。この場合、信号ＴＯＴＰがローレベルであるので、優先順位回路３２はバンク間の順位付けを行う。その結果、信号ＯＴＰ３はハイレベルとなり、信号ＯＴＰ２はローレベルとなる。これにより、図１２に示すように、データ記憶用ＰＲＯＭセルアレイのバンクＤＢＫ３にデータが書き込まれる。
【０１０４】
続いて、上述したものと同様にして、データベリファイを行う。
【０１０５】
次に、本実施例の読み出し動作を説明する。例えば、“０１００１０”番地のデータを読み出すとする。
【０１０６】
このアドレス信号は、アドレスバスを介してプリデコーダ３３及びカラムデコーダ７に供給される。
【０１０７】
プリデコーダ３３は、信号φ１、Ｒ２をハイレベルにし、その他の出力信号をローレベルにして出力する。
【０１０８】
アドレス記憶用ＰＲＯＭセルアレイ９のトランジスタＱ１〜Ｑ５はオフしている。また、アドレス検知回路３１のトランジスタＱ２１〜Ｑ２８はオンし、トランジスタＱ２４〜Ｑ２８のドレインに電源電位ＶＤＤが供給されている。
【０１０９】
したがって、アドレス検知回路３１の出力信号ＯＨＩＴ２，ＯＨＩＴ３はハイレベルであり、信号ＯＨＩＴ１，ＯＨＩＴ４はローレベルとなる。
【０１１０】
よって、信号ＯＴＰＭＯＤＥはハイレベルとなる。その結果、本体メモリセルアレイが記憶するデータの出力は停止され、データ記憶用ＰＲＯＭセルアレイが記憶するデータが外部に出力されるようになる。
【０１１１】
また、信号ＴＯＴＰをハイレベルとする。この結果、優先順位回路３２の出力信号ＯＴＰ３がハイレベルとなり、その他の信号ＯＴＰ１，ＯＴＰ２，ＯＴＰ４はローレベルとなる。
【０１１２】
したがって、データ記憶用ＰＲＯＭセルアレイ５において、バンクＤＢＫ３のコントロールゲートのみがハイレベルとなる。バンクＤＢＫ２のコントロールゲートはローレベルであるため、バンク２に記憶された同一アドレスのデータは読み出されない。
【０１１３】
また、カラムデコーダ７において、アドレス信号Ａ１、Ａ０はそれぞれ“１”、“０”である。その結果、メモリセルＭＤ３２が保持するデータがセンスアンプ８に読み出される。
【０１１４】
このように、本実施例では、マスクＲＯＭの同一のアドレスのデータを二度以上書き換えるとき、新たなＰＲＯＭセルに新たなデータを書き込み、以前のデータを保持するＰＲＯＭセルからデータを読み出すことができないようにする。その結果、見かけ上、データの消去及び書き換えが可能となり、擬似的にＥＥＰＲＯＭと同様の機能を実現することができる。
【０１１５】
また、このＰＲＯＭセルは一層ＰＲＯＭであるため、マスクＲＯＭと同一の製造工程で作製できる。そのため、製造コストはほとんど上昇しない。
【０１１６】
図１３は、本発明の第２の実施例を示すものであり、優先順位回路の変形例を示している。
【０１１７】
第２の実施例は、優先順位回路３４をトランジスタＱ３１〜Ｑ３６で構成している。それ以外は、第１の実施例と同様の構成である。
【０１１８】
この優先順位回路３４において、アドレス検知回路３１の出力信号ＯＨＩＴ２は、トランジスタＱ３１のゲートに供給される。アドレス検知回路３１の出力信号ＯＨＩＴ３は、トランジスタＱ３２、Ｑ３４のゲートに供給される。アドレス検知回路３１の出力信号ＯＨＩＴ４は、トランジスタＱ３３、Ｑ３５、Ｑ３６のゲートに供給される。また、トランジスタＱ３１〜Ｑ３３のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ１の共通のドレイン線ＭＯＨＩＴ１に接続される。トランジスタＱ３４、Ｑ３５のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ２の共通のドレイン線ＭＯＨＩＴ２に接続される。トランジスタＱ３６のドレインは、アドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ３の共通のドレイン線ＭＯＨＩＴ３に接続される。さらに、トランジスタＱ３１〜Ｑ３６のソースは接地されている。
【０１１９】
この優先順位回路３４は、アドレス検知回路３１により入力アドレス信号と一致していると判断されたバンクの中で、最も優先度が高いバンク以外のバンクの共通のドレイン線をローレベルにする。その結果、最も優先度の高いバンクのデータのみがデータ記憶用ＰＲＯＭセルアレイから読み出される。
【０１２０】
第２の実施例では、マスクＲＯＭと同一の製造工程で作製できる一層ＰＲＯＭセルを用いて、擬似的にＥＥＰＲＯＭと同様の効果を得ることができる。
【０１２１】
また、第２の実施例の優先順位回路は、図１０に示した優先順位回路よりも少ない素子で構成することができる。そのため、バンクの数が多い場合、優先順位回路の占める面積をより小さくすることが可能となる。
【０１２２】
図１４は、本発明の第３の実施例を示している。第３の実施例は、第１及び第２の実施例における優先順位回路に代えてディスイネーブル回路３５を用いている。それ以外の構成は、第１の実施例と同様である。
【０１２３】
ディスイネーブル回路３５は、ＰＲＯＭセルアレイ５、９のバンク数と同一の数の一層ＰＲＯＭセルＭ１１〜Ｍ１４を有する。ＰＲＯＭセルＭ１１〜Ｍ１４のコントロールゲートは共通の線Ｃ３１に接続される。また、ＰＲＯＭセルＭ１１〜Ｍ１４のドレインは、例えば図９に示したトランジスタＱ１〜Ｑ５と同様の回路よりなる書き込み回路の出力端子Ｃ３２〜Ｃ３５に接続される。
【０１２４】
また、ＰＲＯＭセルＭＡ１１〜ＭＡ１４のドレインは、それぞれトランジスタＱ４１〜Ｑ４４の電流経路の一端に接続される。トランジスタＱ４１〜Ｑ４４のゲートには、制御信号Ｃ３６が供給される。トランジスタＱ４１〜Ｑ４４の電流経路の他端は、それぞれトランジスタＱ４５〜Ｑ４８のソースに接続される。トランジスタＱ４５〜Ｑ４８のドレインにはいずれも電源電位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ３７が供給される。制御信号Ｃ３６、Ｃ３７は、通常、中間電位にある。
【０１２５】
さらに、トランジスタＱ４１〜Ｑ４４の電流経路の他端はそれぞれ例えば２段のインバータの入力端子に接続される。この２段のインバータの出力信号はそれぞれノアゲートＧ２１〜Ｇ２４の第１の入力端子に供給される。ノアゲートＧ２１〜Ｇ２４の第２の入力端子には信号ＯＨＩＴ１〜ＯＨＩＴ４の反転信号が供給される。ノアゲートＧ２１〜Ｇ２４の出力信号は、信号ＯＴＰ１〜ＯＴＰ４となり、データ記憶用ＰＲＯＭセルアレイ５のワード線にそれぞれ供給される。
【０１２６】
以下、第３の実施例の動作について説明する。
【０１２７】
まず、バンク１にデータを書き込む。すなわちアドレス記憶用ＰＲＯＭセルアレイ９のバンクＡＢＫ１及びデータ記憶用ＰＲＯＭセルアレイ５のバンクＤＢＫ１にデータを書き込む。
【０１２８】
次に、バンクＤＢＫ１に記憶されたデータをさらに書き換える場合、ディスイネーブル回路３５のＰＲＯＭセルＭ１１に書き込みを行い、その閾値電圧を高くする。続いて、例えばバンク２にアドレスと新たに書き込みたいデータを記憶させる。
【０１２９】
データ読み出し時、バンク１及びバンク２に記憶されたアドレスが入力されると、アドレス検知回路３１の出力信号ＯＨＩＴ１、ＯＨＩＴ２はいずれもハイレベルとなる。
【０１３０】
また、データ読み出しの際、ディスイネーブル回路３５の共通のコントロールゲート線Ｃ３１に電源電位ＶＤＤが供給される。また、トランジスタＱ４１〜Ｑ４８は導通している。よって、メモリセルＭ１１、Ｍ１２はそれぞれオフ状態、オン状態にあり、ノアゲートＧ２１、Ｇ２２の第１の入力端子はそれぞれハイレベル、ローレベルになる。
【０１３１】
したがって、ナンドゲートＧ２１の出力信号ＯＴＰ１はローレベル、ナンドゲートＧ２２の出力信号ＯＴＰ２はハイレベルとなり、バンク１は非選択となる。これによりバンク２に書き込んだデータのみが選択され、読み出される。
【０１３２】
バンク３、バンク４にはバンク１、バンク２と同じアドレスのデータを再度書き込んでデータを置き換えてもよいし、他のアドレスのデータを書き込んでデータを置き換えてもよい。
【０１３３】
第３の実施例では、第１の実施例と同様に、マスクＲＯＭと同一の製造工程で作製できる一層ＰＲＯＭセルを用いて、擬似的にＥＥＰＲＯＭと同様の効果を得ることができる。
【０１３４】
上述の第１及び第２の実施例のように、バンク毎に優先順位を与える方式では、ユーザが使用したバンク名を覚えておかなくてはならない。このような面倒を避けるには、書き込むバンクの順番を自動的に規定し、一番はじめに書き込みに使用するバンクがバンク１であり、次に書き込みに使用するバンクがバンク２となるような手段をさらに設ける必要がある。
【０１３５】
図１５は、このような自動バンク指定回路の回路例を示す。この回路は、上述の第１及び第２の実施例に付加されるものである。
【０１３６】
図１５に示すように、トランジスタＱ５１のドレインに高電位ＶＰＰが供給され、ゲートに制御信号Ｃ４１が供給される。トランジスタＱ５１のソースは、トランジスタＱ５２〜Ｑ５４のドレインに接続される。トランジスタＱ５２〜Ｑ５４のソースは、それぞれＰＲＯＭセルＭ２１〜Ｍ２３のドレインに接続される。
【０１３７】
ＰＲＯＭセルＭ２１〜Ｍ２３は、上述の一層ＰＲＯＭにより構成される。ＰＲＯＭセルＭ２１〜Ｍ２３のコントロールゲートは、共通の線Ｃ４２に接続される。
【０１３８】
線Ｃ４２には、例えばチップイネーブル信号ＣＥの反転信号がレベルシフタを介して供給される。また、ＰＲＯＭセルＭ２１〜Ｍ２３のソースは接地される。
【０１３９】
ＰＲＯＭセルＭ２１〜Ｍ２３のドレインは、それぞれトランジスタＱ５５〜Ｑ５７の電流経路の一端に接続される。トランジスタＱ５５〜Ｑ５７のゲートには、制御信号Ｃ４３が供給される。トランジスタＱ５５〜Ｑ５７の電流経路の他端は、それぞれトランジスタＱ５８〜Ｑ６０のソースに接続される。トランジスタＱ５８〜Ｑ６０のドレインにはいずれも電源電位ＶＤＤが供給され、ゲートにはいずれも制御信号Ｃ４４が供給される。制御信号Ｃ４３、Ｃ４４は、通常、中間電位にある。
【０１４０】
さらに、トランジスタＱ５５〜Ｑ５７の電流経路の他端はそれぞれインバータＧ３１、Ｇ３３、Ｇ３５の入力端子に接続される。インバータＧ３１、Ｇ３３、Ｇ３５の出力端子は、それぞれインバータＧ３２、Ｇ３４、Ｇ３６の入力端子に接続される。
【０１４１】
ナンドゲートＧ３７において、第１ないし第３の入力端子はそれぞれインバータＧ３２、Ｇ３４、Ｇ３６の出力端子に接続される。ナンドゲートＧ３７の出力端子はインバータＧ３８の入力端子に接続される。
【０１４２】
ナンドゲートＧ３９において、第１ないし第３の入力端子はそれぞれインバータＧ３１、Ｇ３４、Ｇ３６の出力端子に接続される。ナンドゲートＧ３９の出力端子はインバータＧ４０の入力端子に接続される。
【０１４３】
ナンドゲートＧ４１において、第１ないし第３の入力端子はそれぞれインバータＧ３１、Ｇ３３、Ｇ３６の出力端子に接続される。ナンドゲートＧ４１の出力端子はインバータＧ４２の入力端子に接続される。
【０１４４】
ナンドゲートＧ４３において、第１ないし第３の入力端子はそれぞれインバータＧ３１、Ｇ３３、Ｇ３５の出力端子に接続される。ナンドゲートＧ４３の出力端子はインバータＧ４４の入力端子に接続される。
【０１４５】
インバータＧ４４、Ｇ４２、Ｇ４０、Ｇ３８の出力端子は、例えば図９に示したアドレス記憶用ＰＲＯＭセルアレイ９の書き込み回路を構成するトランジスタＱ１〜Ｑ４のゲートにそれぞれ接続される。
【０１４６】
また、インバータＧ４０、Ｇ４２、Ｇ４４の出力端子は、それぞれトランジスタＱ５２、Ｑ５３、Ｑ５４のゲートに接続される。
【０１４７】
以下、この自動バンク指定回路の動作について説明する。
【０１４８】
バンク１ないしバンク４に何らデータが書き込まれていないとき、自動バンク指定回路のＰＲＯＭセルＭ２１〜Ｍ２３の閾値電圧は低いままである。そのため、信号Ｃ１１のみがハイレベルであり、アドレス記憶用ＰＲＯＭセルアレイ９のバンク１が指定される。信号Ｃ１２〜Ｃ１４はローレベルにある。
【０１４９】
その後、アドレス記憶用ＰＲＯＭセルアレイ９及びデータ記憶用ＰＲＯＭセルアレイ５にデータを書き込む場合、信号Ｃ１１がハイレベルにあるため、バンク１にデータが書き込まれる。
【０１５０】
バンク１へのデータの書き込みが終わると、制御信号Ｃ４１をハイレベルにする。信号Ｃ１１のみがハイレベルにあるため、トランジスタＱ５４を介してＰＲＯＭセルＭ２３のドレインに高電位ＶＰＰが印加される。同時にＰＲＯＭセルＭ２３のコントロールゲートに高電位ＶＰＰを印加する。その結果、ＰＲＯＭセルＭ２３のフローティングゲートに電子が注入され、その閾値電圧は高くなる。このＰＲＯＭセルへの書き込みは、次のバンクへデータを書き始める前に行わなければならない。
【０１５１】
ＰＲＯＭセルＭ２３の閾値電圧が高くなると、信号Ｃ１２がハイレベルとなり、信号Ｃ１１、Ｃ１３、Ｃ１４はローレベルとなる。よって、自動バンク指定回路は、バンク２を指定することになる。
【０１５２】
以下、同様にしてバンク２の書き込み後は、ＰＲＯＭセルＭ２２にデータを書き込み、信号Ｃ１３のみをハイレベルにする。バンク３の書き込み後も同様である。
【０１５３】
このように、自動バンク指定回路を設けることにより、ユーザが使用したバンクを覚えておかなくても、優先順位の高いバンクにデータを書き込むことができる。
【０１５４】
なお、上述の実施例でバンクは４個設けられているが、これに限られるものではない。
【０１５５】
また、上述の実施例では、アドレスＡ０，Ａ１を単位としてマスクＲＯＭのデータを置き換えているが、これに限られるものではない。アドレスのすべてのビットをアドレス記憶用ＰＲＯＭセルアレイに記憶させ、マスクＲＯＭのデータを１ビット単位で置き換えてもよい。
【０１５６】
次に、この発明の第４の実施例について説明する。第４の実施例は、ＰＲＯＭセルによりユーザデータのバグを修復可能とするとともに、製造時に生じた不良セルの置き換えも可能としている。
【０１５７】
図１６は、半導体記憶装置の全体的な構成を示している。図１６において、ＭＲＯＭ（マスクＲＯＭ）セルアレイ５１、５２には、それぞれローデコーダ５３、５４、カラムデコーダ５５、５６が接続されている。前記ローデコーダ５３、５４にはロープリデコーダ５７が接続され、前記カラムデコーダ５５、５６にはカラムプリデコーダ５８が接続されている。前記ロープリデコーダ５７にはアドレス信号Ａ５〜Ａ１１が供給され、カラムプリデコーダ５８にはアドレス信号Ａ１〜Ａ４が供給されている。前記ＭＲＯＭセルアレイ５１、５２のメモリセルは、前記ローデコーダ５３、５４、カラムデコーダ５５、５６、ロープリデコーダ５７、カラムプリデコーダ５８により選択される。カラムデコーダ５５、５６にはセンスアンプ５９、６０がそれぞれ接続されている。前記選択されたメモリセルから読み出されたデータはセンスアンプ５９、６０を介して出力される。これらセンスアンプ５９、６０にはアドレス信号Ａ０及び図示せぬチップイネーブル信号が供給されている。
【０１５８】
一方、この半導体記憶装置は、ユーザが書換え可能なデータ記憶用ＰＲＯＭセルアレイとしてのＯＴＰＰＲＯＭセルアレイ６１、６２、及び冗長系のＰＲＯＭセルアレイとしてのＲ／ＤＰＲＯＭ６３、６４を有している。ＯＴＰＰＲＯＭセルアレイ６１、６２は、ユーザモード時に書換えられ、Ｒ／ＤＰＲＯＭ６３、６４は、不良セル書換えモード時に書換えられる。
【０１５９】
この実施例では、説明を簡単化するため、前記ＭＲＯＭセルアレイ５１、５２のロー方向をアドレスＡ０〜Ａ５により選択される６４セル、カラム方向をアドレスＡ６〜Ａ１１により選択される６４セルとし、各ＭＲＯＭセルアレイは２Ｉ／Ｏ構成とされ、全体で４Ｉ／Ｏとする。
【０１６０】
前記ＭＲＯＭセルアレイに不良セルが有る場合、各ＭＲＯＭセルアレイの１ワード線（１２８セル）が、前記Ｒ／ＤＰＲＯＭにより置き換えられる。この置き換えの単位の中にはアドレスＡ０〜Ａ５により選択される全セルと同じアレイ内の２Ｉ／Ｏを含んでいる。ユーザによりデータを書き換える場合、両ＭＲＯＭセルアレイの１ワード線づつ（２５６セル）を１単位として書き換えられる。この単位の中には、アドレスＡ０〜Ａ５により選択される全セルと、４Ｉ／Ｏを含んでいる。すなわち、不良セルの置き換えの場合、アレイ毎（２Ｉ／Ｏ）にメモリセルを置き換え、ユーザによる書き換えは、４Ｉ／Ｏ毎にメモリセルを置き換える。また、不良セルの置き換えの場合、１つのＲ／ＤＰＲＯＭアレイにおいて選択されるワード線の数は４本であり、ユーザによる書き換えの場合、両ＴＯＰＰＲＯＭセルアレイにおいて、４本づつ計８本のワード線が選択される。
【０１６１】
前記ＯＴＰＰＲＯＭセルアレイ６１、６２、及びＲ／ＤＰＲＯＭ６３、６４には、所謂スペアローデコーダとしてのＲ／Ｄローデコーダ６５、６６と、Ｒ／Ｄカラムデコーダ６７、６８が接続されている。Ｒ／Ｄカラムデコーダ６７、６８は前記カラムプリデコーダ５８に接続されている。ＯＴＰＰＲＯＭセルアレイ６１、６２のメモリセルは、これらＲ／Ｄローデコーダ６５、６６と、Ｒ／Ｄカラムデコーダ６７、６８により選択される。Ｒ／Ｄローデコーダ６５、６６には、高電位ＶＰＰ、アドレス信号Ａ０、Ａ５、及び信号ＴＯＴＰ、ＴＲＤが供給されている。
【０１６２】
ＯＴＰ，Ｒ／Ｄプリデコーダ６９には、アドレス信号Ａ６〜Ａ１１、高電位ＶＰＰが供給されている。このＯＴＰ，Ｒ／Ｄプリデコーダ６９は、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１が接続されている。このＯＴＰ，Ｒ／Ｄプリデコーダ６９は出力部に後述するレベルシフト回路を有している。
【０１６３】
ＯＴＰアドレス記憶用ＰＲＯＭセル７０は前記ＯＴＰＰＲＯＭセルアレイ６１、６２のローアドレスを記憶し、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１はＲ／ＤＰＲＯＭセルアレイ６３、６４のローアドレスを記憶する。これらＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１には書込負荷回路７２が接続されている。この書込負荷回路７２にはアドレス信号Ａ０〜Ａ２、高電位ＶＰＰ、チップイネーブル信号ＣＥ，後述する信号ＴＯＴＰ、ＴＲＤ、ＷＲＩＴＥが供給されている。この書込負荷回路７２は、アドレスの書込み時に選択されたメモリセルに高電圧を供給する。
【０１６４】
前記ＯＴＰアドレス記憶用ＰＲＯＭセル７０の出力端にはアドレス検知回路７３が接続され、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１の出力端にはアドレス検知回路７４が接続されている。アドレス検知回路７３はデータの読み出し時にＯＴＰアドレス記憶用ＰＲＯＭセル７０からアドレス信号が出力されているか否かを検知し、アドレス検知回路７４はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１からアドレス信号が出力されているか否かを検知する。
【０１６５】
アドレス検知回路７３の出力端にはＯＴＰ優先回路７５が接続され、アドレス検知回路７４の出力端にはＲ／Ｄイネーブル回路７６が接続されている。前記ＯＴＰ優先回路７５は、アドレス検知回路７３の出力信号の内から最新に更新されたアドレスを選択し、これを信号ＯＴＰ１〜４として前記Ｒ／Ｄローデコーダ６５、６６に供給する。これとともに、ユーザモードであることを示す信号ＯＴＰＭＯＤを発生し、Ｒ／Ｄイネーブル回路７６に供給する。Ｒ／Ｄイネーブル回路７６は、アドレス検知回路７４の出力信号に応じて、Ｒ／ＤＰＲＯＭセルアレイ６３を選択するための信号ＲＤ１Ｌ〜ＲＤ４ＬをＲ／Ｄローデコーダ６５に供給し、Ｒ／ＤＰＲＯＭセルアレイ６４を選択するための信号ＲＤ１Ｒ〜ＲＤ４ＲをＲ／Ｄローデコーダ６６に供給する。また、ユーザモードの場合、ＯＴＰ優先回路７５から供給される信号ＯＴＰＭＯＤに応じて、信号ＲＤ１Ｒ〜ＲＤ４Ｒ、信号ＲＤ１Ｌ〜ＲＤ４Ｌの出力を禁止する。これにより、データの読み出し時にユーザが書き込んだデータが優先して読み出される。
【０１６６】
前記Ｒ／Ｄカラムデコーダ６７、６８には、書込用負荷回路を有するＲ／Ｄセンスアンプ７７、７８が接続されている。これらＲ／Ｄカラムデコーダ６７、６８には、高電位ＶＰＰ及びチップイネーブル信号ＣＥがそれぞれ供給されている。このＲ／Ｄセンスアンプ７７の出力端は前記センスアンプ５９の出力端とともに切替回路７９の入力端に接続され、Ｒ／Ｄセンスアンプ７８の出力端は前記センスアンプ６０の出力端とともに切替回路８０の入力端に接続される。これら切替回路７９、８０は通常の読み出し時にセンスアンプ５９、６０の出力信号を選択し、ユーザモード、及びリダンダンシーモード時に、前記Ｒ／Ｄイネーブル回路７６から出力される信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬに応じて、前記Ｒ／Ｄセンスアンプ７７、７８の出力信号を選択する。前記切替回路７９、８０の出力端は出力バッファ８１を介してパッド８２に接続されている。この出力バッファ８１には出力イネーブル信号／ＯＥ及びチップイネーブル信号ＣＥが供給されている。したがって、ＭＲＯＭセルアレイ５１、５２、又はＯＴＰＲＰＲＯＭセルアレイ６１、６２、並びにＲ／ＤＰＲＯＭセルアレイ６３、６４から読み出されたデータは、出力イネーブル信号／ＯＥ及びチップイネーブル信号ＣＥに応じて出力バッファ８１を介してパッド８２に出力される。
【０１６７】
前記パッド８２はデータ入力回路８３を介して前記Ｒ／Ｄセンスアンプ７７、７８に接続されている。パッド８２に供給されたデータは、データ入力回路８３を介して前記Ｒ／Ｄセンスアンプ７７、７８に供給される。
【０１６８】
データ書込用デコーダ８４は前記Ｒ／Ｄローデコーダ６５、６６に接続されている。このデータ書込用デコーダ８４には前記信号ＷＲＩＴＥ、ＴＯＴＰ、ＴＲＤ、アドレス信号Ａ６、Ａ７が供給されている。このデータ書込用デコーダ８４はデータの書込み時に前記各信号に基づいて信号ＳＢＡＮＫ１〜ＳＢＡＮＫ４を生成し、前記Ｒ／Ｄローデコーダ６５、６６に供給する。したがって、データの書込み時には前記ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１を使用せず、データ書込用デコーダ８４、前記Ｒ／Ｄローデコーダ６５、６６によりＯＴＰＰＲＯＭセルアレイ６１、６２、Ｒ／ＤＰＲＯＭセルアレイ６３、６４が選択される。
【０１６９】
図１７は、図１６に示す前記ＭＲＯＭ５１、５２の１Ｉ／Ｏを示し、図１８は図１７中の１ブロックの構成を示している。図１７に示すように、１Ｉ／Ｏは１６個のブロックによって構成され、図１８に示すように、１ブロックは１６個のバンクによって構成されている。図１７、図１８に示すように、ロー方向のバンク及びブロックは、アドレス信号Ａ１〜Ａ４を用いて選択され、カラム方向のバンク、及びブロックはアドレス信号Ａ８〜Ａ１１を用いて選択される。
【０１７０】
図１９Ａは、図１８に示す１バンクの回路構成を示し、図１９Ｂはワード線の選択論理を示している。図１９Ａに示す回路において、１バンクはロー方向に配置された４セル、カラム方向に配置された４セルによって構成されている。カラムデコーダ５５（５６）により１本のビット線と隣り合った２本のカラム線が選択され、ビット線はセンスアンプ５９（６０）に接続される。カラム線のうちの一方には接地電位ＶＳＳが供給され、他方にはセンスアンプに供給される電位と同じ中間電位が供給される。この実施例において、センスアンプ５９（６０）はカラム線の接地電位ＶＳＳと中間電位を選択するために、アドレス信号Ａ０を使用している。
【０１７１】
さらに、ローデコーダ５３（５４）の出力信号ＳＧＵ、ＳＧＤのうちの一方がハイレベル“Ｈ”、他方がローレベル“Ｌ”となることにより、図中のバンクのロー方向４セルのうちの１セルが選択される。この実施例では、この選択にアドレス信号Ａ５を使用している。カラム方向は、アドレス信号Ａ６、Ａ７により１本のワード線が選択される。上記のようにして、アドレス信号が供給されると、ＭＲＯＭ内の１セルが選択される。
【０１７２】
図２０は、前記ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１の構成を示している。ＭＲＯＭ５１、５２はアドレス信号Ａ０〜Ａ５までを１単位としているため、ＯＴＰ、Ｒ／Ｄプリデコーダ６９、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１はアドレス信号Ａ６〜Ａ１１のみ記憶すればよい。
【０１７３】
ＯＴＰアドレス記憶用ＰＲＯＭセル７０は、１２行×４列のＰＲＯＭセルによって構成され、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１は１２行×８列のＰＲＯＭセルによって構成されている。すなわち、ＯＴＰＰＲＯＭセルアレイ６１、６２は前述したようにＭＲＯＭ５１、５２の４Ｉ／Ｏを同一のアドレスで置き換えるため、救済本数と同数の４列が配置される。また、Ｒ／ＤＰＲＯＭセルアレイ６３、６４は、各ＭＲＯＭ５１、５２の２Ｉ／Ｏづつを同一のアドレスで置き換えるため、８列が配置されている。
【０１７４】
ＯＴＰ、Ｒ／Ｄプリデコーダ６９の出力信号を送出するプリデコード線ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４、ＷＰＲ１〜ＷＰＲ４は、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に配置されたワード線に接続されている。ＯＴＰアドレス記憶用ＰＲＯＭセル７０において、各ＰＲＯＭセルのドレインは各ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４に共通接続され、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１において、各ＰＲＯＭセルのドレインは各ドレイン線ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌに共通接続されている。
【０１７５】
前記ＯＴＰ、Ｒ／Ｄプリデコーダ６９は、図２１に示すテーブルに従ってプリデコード線ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４、ＷＰＲ１〜ＷＰＲ４を選択する。
【０１７６】
図２２は、アドレス検知回路７３、７４を示している。ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４、ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌはトランジスタ７３ａ〜７３ｄ、トランジスタ７４ａ〜７４ｈを介してインバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの入力端に接続されている。トランジスタ７３ａ〜７３ｄ、トランジスタ７４ａ〜７４ｈのゲートにはデータの読み出し時に中間電位が供給され、データの書き込み時に接地電位ＶＳＳが供給される。インバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの入力端と電源ＶＤＤが供給される端子との間にはトランジスタ７３ｉ〜７３ｌ、７４ｑ〜７４ｘが接続されている。これらトランジスタ７３ｉ〜７３ｌ、７４ｑ〜７４ｘのゲートには中間電位が供給されている。インバータ７３ｅ〜７３ｈ、７４ｉ〜７４ｐの出力端からは信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂ、ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬが出力される。
【０１７７】
図２３は、アドレス検知回路７３、７４の動作を示すものであり、図２２の要部を示している。バンク１はアドレスの不一状態を示している。すなわち、プリデコード線ＷＷＬ１により選択されるＰＲＯＭセルの閾値電圧が高く設定され、プリデコード線ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルの閾値電圧が低く設定されている。このため、プリデコード線ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルはオンし、ドレイン線ＭＯＨＩＴ１の電位はローレベルとなる。したがって、インバータ７３ｅの出力信号ＯＨＩＴ１Ｂはハイレベルとなる。
【０１７８】
一方、バンク２はアドレス一致状態を示している。すなわち、プリデコード線ＷＷＬ１、ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルの閾値電圧が全て高く設定されている。このため、プリデコード線ＷＷＬ１、ＷＳＧ１、ＷＰＲ１により選択されるＰＲＯＭセルはいずれもオフし、ドレイン線ＭＯＨＩＴ２の電位はハイレベルとなる。したがって、インバータ７３ｆの出力信号ＯＨＩＴ２Ｂはローレベルとなり、ＯＴＰＰＲＯＭセルアレイ６１、６２が選択状態となる。
【０１７９】
図２４は、ＯＴＰ優先回路７５を示している。アドレス検知回路７３の出力信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂは、ノアゲート７５ａ〜７５ｄの一方入力端に供給される。これらノアゲート７５ａ〜７５ｄの他方入力端には信号ＷＲＩＴＥが供給される。これらノアゲート７５ｂ、７５ｃ、７５ｄの出力端は優先回路７５ｅを構成するナンドゲート７５ｆ〜７５ｈの一方入力端に供給される。これらナンドゲート７５ｆ〜７５ｈの他方入力端にはインバータ７５ｑを介して信号ＴＯＴＰが供給される。ナンドゲート７５ｉの複数の入力端には前記ノアゲート７５ａの出力端、ナンドゲート７５ｆ〜７５ｈの出力端が接続される。ナンドゲート７５ｊの複数の入力端には前記ノアゲート７５ｂの出力端、ナンドゲート７５ｇ、７５ｈの出力端が接続される。ナンドゲート７５ｋの複数の入力端には前記ノアゲート７５ｃの出力端、ナンドゲート７５ｈの出力端が接続される。インバータ７５ｌの入力端には前記ノアゲート７５ｄの出力端が接続される。ナンドゲート７５ｉ、７５ｊ、７５ｋ、インバータ７５ｌの出力端はインバータ７５ｍ〜７５ｐの入力端に接続され、これらインバータ７５ｍ〜７５ｐの出力端から信号ＯＴＰ１〜ＯＴＰ４が出力される。
【０１８０】
また、信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂは、ナンドゲート７５ｒに供給されている。このナンドゲート７５ｒは、信号ＯＨＩＴ１Ｂ〜ＯＨＩＴ４Ｂの何れかが選択状態（ローレベル）となると、ハイレベルの信号ＯＴＰＭＯＤを出力する。
【０１８１】
これら信号ＯＴＰ１〜ＯＴＰ４は添え字が大きいほど優先順位が高くされている。すなわち、これらの関係は、ＯＴＰ１＜ＯＴＰ２＜ＯＴＰ３＜ＯＴＰ４となっている。このため、ＯＴＰＰＲＯＭセルアレイ６１、６２において、信号ＯＴＰ１により選択されるセルにデータを書き込み、次に、このデータを書き換える場合、信号ＯＴＰ２により選択されるセルにデータが書き込まれる。書き込んだデータを読み出す場合、この書き込みアドレスに対応するアドレスが入力されると、アドレス検知回路７３の出力信号ＯＴＰ１、ＯＴＰ２はともに選択状態（ローレベル）となる。しかし、ＯＴＰ優先回路７５により、信号ＯＴＰ２のみが優先的に選択状態とされ、信号ＯＴＰ１は非選択状態とされる。したがって、信号ＯＴＰ２により選択されるセルからデータが読み出される。
【０１８２】
信号ＯＴＰ３、ＯＴＰ４により選択されるセルには信号ＯＴＰ１、ＯＴＰ２により選択されるセルに書き込んだデータと同様のデータを再度書き込んでもよいし、他のアドレスのデータを書き込んでもよい。
【０１８３】
このようにして、マスクＲＯＭと同一工程で製造可能なＰＲＯＭセルを使用して、擬似的にＥＰＲＯＭの動作が可能である。
【０１８４】
図２５は、Ｒ／Ｄイネーブル回路を示している。前記アドレス検知回路７４から出力される信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲは、ノアゲート７６ａ〜７６ｄの一方入力端に供給される。前記ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤ、及び信号ＷＲＩＴＥは、ノアゲート７６ｅに供給される。このノアゲート７６ｅの出力信号はインバータ７６ｆを介して前記ノアゲート７６ａ〜７６ｄの他方入力端に供給される。これらノアゲート７６ａ〜７６ｄの出力端からは信号ＲＤ１Ｒ〜ＲＤ４Ｒが出力される。これら信号ＲＤ１Ｒ〜ＲＤ４Ｒは前記Ｒ／Ｄローデコーダ６６に供給される。
【０１８５】
また、前記信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲは、ナンドゲート７６ｇに供給される。このナンドゲート７６ｇの出力信号は前記信号ＯＴＰＭＯＤとともにノアゲート７６ｈに供給される。このノアゲート７６ｈの出力端はインバータ７６ｉに供給され、このインバータ７６ｉの出力端から前記切替回路８０を制御する信号ＳＰＭＯＤＲが出力される。
【０１８６】
さらに、前記アドレス検知回路７４から出力される信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬは、ノアゲート７６ｊ〜７６ｍの一方入力端に供給される。前記ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤ、及び信号ＷＲＩＴＥは、ノアゲート７６ｎに供給される。このノアゲート７６ｎの出力信号はインバータ７６ｏを介して前記ノアゲート７６ｊ〜７６ｍの他方入力端に供給される。これらノアゲート７６ｊ〜７６ｍの出力端からは信号ＲＤ１Ｌ〜ＲＤ４Ｌが出力される。これら信号ＲＤ１Ｌ〜ＲＤ４Ｌは前記Ｒ／Ｄローデコーダ６５に供給される。
【０１８７】
また、前記信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬは、ナンドゲート７６ｐに供給される。このナンドゲート７６ｐの出力信号は前記信号ＯＴＰＭＯＤとともにノアゲート７６ｑに供給される。このノアゲート７６ｑの出力端はインバータ７６ｒに供給され、このインバータ７６ｒの出力端から前記切替回路７９を制御する信号ＳＰＭＯＤＬが出力される。
【０１８８】
上記構成のＲ／Ｄイネーブル回路７６は、不良セルの置き換えモード時、信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬに応じて信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌを生成する。Ｒ／Ｄローデコーダ６５、６６は信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌに応じて、Ｒ／ＤＰＲＯＭセルアレイに記憶されたデータを読み出す。このため、不良セルに対応した正常データがＲ／ＤＰＲＯＭセルアレイから読み出される。
【０１８９】
一方、ＯＴＰ優先回路７５により、ユーザモードが検知された場合、Ｒ／Ｄイネーブル回路７６は、ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤによりディスエーブル状態とされ、信号ＲＤ１Ｒ〜ＲＤ４Ｒ、ＲＤ１Ｌ〜ＲＤ４Ｌは出力されない。したがって、ユーザにより書き換えられたＯＴＰＰＲＯＭセルアレイ６１、６２のデータが優先して出力される。
【０１９０】
また、前記アドレス検知回路７４から出力される信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲ、ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬのうちの何れかが選択されると、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬのうちの一方もしくは両方が選択状態（ハイレベル）となる。さらに、ユーザモードが検知された場合、ＯＴＰ優先回路７５から出力される信号ＯＴＰＭＯＤに応じて信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬの両方が選択状態となる。このため、不良セルの置き換えモード時、図１６に示す切替回路７９、８０のうちの一方もしくは両方が選択されて、不良セルのデータがＲ／ＤＰＲＯＭセルアレイから読み出されたデータに置き換えられる。また、ユーザモードとなると切替回路７９、８０の両方が選択されて、セルのデータがＯＴＰＰＲＯＭセルアレイから読み出されたデータに置き換えられる。
【０１９１】
図２６は、ＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰＲＯＭセルアレイ６３の構成を示している。ＯＴＰＰＲＯＭセルアレイ６２、Ｒ／ＤＰＲＯＭセルアレイ６４の構成はＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰＲＯＭセルアレイ６３と同様であるため省略する。
【０１９２】
ＯＴＰＰＲＯＭセルアレイ６１、Ｒ／ＤＰＲＯＭセルアレイ６３において、複数のＰＲＯＭセル６１ａはマトリクス状に配列されている。各ＰＲＯＭセル６１ａのコントロールゲートは、コントロールゲート線Ｃｇｉ１、Ｃｇｉ２…に共通接続されている。各ＰＲＯＭセル６１ａのドレインはビット線ＢＬに接続され、ソースはカラム線に接続されている。前記ビット線ＢＬはＲ／Ｄカラムデコーダ６７に接続されている。Ｒ／Ｄカラムデコーダ６７の出力端と電源ＶＤＤの相互間にはトランジスタ６７ａが接続されている。このトランジスタ６７ａのゲートは抵抗７６ｅを介して接地されるとともにレベルシフト回路（ＬＥＳＦ）６７ｄの出力端に接続されている。信号ＣＥＳＤ、ＷＲＩＴＥ、インバータ６７ｆにより反転された信号ＢＹＴＥ、及びＤｉｎはナンドゲート６７ｂに供給される。このナンドゲート６７ｂの出力信号はインバータ６７ｃを介して前記レベルシフト回路６７ｄの入力端に供給される。
【０１９３】
図２７は、Ｒ／Ｄローデコーダ６５の構成を示している。信号ＯＴＰ１〜ＯＴＰ４、信号ＲＤ１Ｌ〜ＲＤ４Ｌは、信号ＳＢＡＫ１〜ＳＢＡＫ４とともに、選択的にノアゲート６５ａ１、６５ａ２…、６５ｂ１、６５ｂ２…に供給される。これらノアゲート６５ａ１、６５ａ２…の出力信号は信号ＴＲＤとともにノアゲート６５ｃ１、６５ｃ２…に供給され、ノアゲート６５ｂ１、６５ｂ２…の出力信号は信号ＴＯＴＰとともにノアゲート６５ｄ１、６５ｄ２…に供給される。ノアゲート６５ｃ１、６５ｃ２…、６５ｄ１、６５ｄ２…以降の構成はほぼ同一であるため、ノアゲート６５ｃ１についてのみ説明する。
【０１９４】
前記ノアゲート６５ｃ１の出力信号はＶＤＤレベルの信号を高電圧ＶＰＰに変換するレベルシフト回路６５ｅの入力端に供給される。このレベルシフト回路６５ｅの出力端にはＰチャネルＭＯＳトランジスタ６５ｆ〜６５ｉのソースが接続されている。これらトランジスタ６５ｆ〜６５ｉのドレインはコントロールゲート線Ｃｇｉ１〜ｃｇｉ４に接続されるとともに、トランジスタ６５ｊ〜６５ｍを介して接地されている。前記トランジスタ６５ｆ〜６５ｉ、６５ｊ〜６５ｍの各ゲートは、レベルシフト回路６５ｏ〜６５ｒの出力端に接続されている。これらレベルシフト回路６５ｏ〜６５ｒの入力端にはナンドゲート６５ｓ〜６５ｖの出力端が接続されている。これらナンドゲート６５ｓ〜６５ｖの入力端にはアドレス信号Ａ０、Ａ５とその反転信号Ａ０Ｂ、Ａ５Ｂが選択的に供給されている。
【０１９５】
上記構成において、データの読み出し時に、不良セルの置き換えモード、又はユーザモードとなると、信号信号ＯＴＰ１〜ＯＴＰ４、信号ＲＤ１Ｌ〜ＲＤ４Ｌ（信号ＲＤ１Ｒ〜ＲＤ４Ｒ）のうちの１つが選択状態（ハイレベル）となる。この信号はＲ／Ｄローデコーダ６５に供給され、ＯＴＰＰＲＯＭセルアレイ６１、又はＲ／ＤＰＲＯＭセルアレイ６３のうちの１つのコントロールゲート線を選択する。
【０１９６】
一方、ビット線は、アドレス信号Ａ１〜Ａ４により選択される。但し、図１６に示すロー方向のセル数はＭＲＯＭセルアレイが１２８セルであるのに対して、ＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルアレイは３２セルである。このため、アドレス信号Ａ０、Ａ５によりカラム方向に分けている。
【０１９７】
このような動作により、セルが選択され、この選択されたセルからデータが読み出され、Ｒ／Ｄセンスアンプ７７によって検知される。この時、信号ＳＰＭＯＤＬがハイレベルとなっているため、切替回路７９によりＲ／Ｄセンスアンプ７７の出力信号が選択される。
【０１９８】
図２８は、図２７に示すレベルシフト回路の一例を示している。このレベルシフト回路は、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２からなり、入力端ＩＮに供給されたＶＤＤレベルの信号をＶＰＰレベルの信号に変換して出力端ＯＵＴに出力する。
【０１９９】
次に、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む場合について説明する。
【０２００】
図２９は、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む場合の動作を示している。データを書き換える場合、先ず、書き換えるセルのアドレスをＯＴＰアドレス記憶用ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用セル７１に書き込む（ＳＴ１）。次に、この書き込んだアドレスに従ってＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む（ＳＴ２）。この後、書き込んだアドレスとデータのベリファイを行う（ＳＴ３）。このような順番で書き込みを行うことにより、高電圧ＶＰＰを発生する回数を削減できる。高電圧ＶＰＰを発生するためには時間がかかるため、高電圧ＶＰＰを発生する回数を少なくすることにより、データの書き込み時間を短縮できる。
【０２０１】
図３０は、各ピンと各動作モードとの関係を示している。すなわち、この半導体記憶装置は、アドレスピンＡ０〜Ａ１１、／ＢＹＴＥ（明細書中の／ＢＹＴＥはＢＹＴＥの反転信号を示す）ピン、データピンＤ０〜Ｄ３、電源ピンＶＰＰ、ＴＥＳＴピンを有し、これらのピンを用いて、Ｒ／Ｄアドレス書き込み、Ｒ／Ｄアドレスベリファイ、Ｒ／Ｄデータ書き込み、Ｒ／Ｄデータベリファイ、ＯＴＰアドレス書き込み、ＯＴＰアドレスベリファイ、ＯＴＰデータ書き込み、ＯＴＰデータベリファイが設定される。
【０２０２】
同図において、読み出し時の／ＢＹＴＥピンは、ハイ又はローレベルとされ、ハイレベルの場合、４ビット出力とされ、ローレベルの場合２ビット出力とされる。書き込み及びベリファイを行う場合は、常に４ビット動作であるため、後述する信号ＴＯＴＰ又はＴＲＤが検出されると、自動的に４ビットモードとなり、／ＢＹＴＥピンに印加される信号は使用しなくなる。このため、この実施例では、／ＢＹＴＥピンをハイレベルとすることにより、アドレス書き込みベリファイを行い、ローレベルとすることにより、データ書き込みベリファイを行うようにしている。ＨＨ、ＶＰＰは高電圧を示す。
【０２０３】
図３１は、書き込みモード検出回路を示している。アドレスピンＡ１１、Ａ５、ＶＰＰピンにはそれぞれ高電圧（Ｖｉｈｈ）検出回路３１ｄ〜３１ｆが接続されている。高電圧検出回路３１ｄ、３１ｅの出力端はノアゲート３１ｇに接続され、このノアゲート３１ｇの出力端はインバータ３１ｈに接続されている。ユーザがデータを書き換える場合、アドレスピンＡ１１、又はＡ５に高電圧を印加する。すると、高電圧検出回路３１ｄ、３１ｅのいずれか一方の出力端がハイレベルとなり、ノアゲート３１ｇ、インバータ３１ｈを介して前記信号ＴＯＴＰが出力される。
【０２０４】
また、ＴＥＳＴピンは通常抵抗３１ａを介して接地されている。不良セルを救済する場合、ＴＥＳＴピンにハイレベル（ＶＤＤ）を印加する。すると、インバータ３１ｂ、３１ｃ介して前記信号ＴＲＤが出力される。
【０２０５】
ＶＰＰピンには、書き込み時に高電圧ＶＰＰを印加する。すると、高電圧検出回路３１ｆの出力端からハイレベルの信号ＷＲＩＴＥが出力される。
【０２０６】
図３２は、高電圧検出回路３１ｄを示している。他の高電圧検出回路３１ｅ、３１ｆも同様の構成である。この回路は、インバータを構成するＰチャネルＭＯＳトランジスタ３２ａ、３２ｂ、ＮチャネルＭＯＳトランジスタ３２ｃ、３２ｄ、３２ｅ、インバータ３２ｆ、３２ｇ、３２ｈにより構成されている。前記トランジスタ３２ａのソース及びバックゲートはアドレスピンＡ１１に接続されている。トランジスタ３２ａ、３２ｃのゲート、トランジスタ３２ｂのソース、トランジスタ３２ｅのゲートには電源ＶＤＤが印加されている。
【０２０７】
上記構成において、アドレスピンＡ１１がローレベルの場合、トランジスタ３２ａとトランジスタ３２ｃの接続ノードＮ３２はローレベルとなっている。この状態において、アドレスパッドＡ１１に電源ＶＤＤより高いＶＰＰを印加すると、ノードＮ３２がハイレベルとなり、インバータ３２ｈの出力端からハイレベル（ＶＤＤ）の信号が出力される。
【０２０８】
図３３は、前記書込負荷回路７２を示している。この回路はＯＴＰアドレス用書込負荷回路７２ａとＲ／Ｄアドレス用書込負荷回路７２ｂを有している。アドレス信号Ａ０、Ａ１、この反転信号Ａ０Ｂ、Ａ１Ｂ、信号ＷＲＩＴＥ、信号ＢＹＴＥは選択的にナンドゲート７２ｃ〜７２ｆに供給されている。このナンドゲート７２ｃ〜７２ｆの出力端はインバータ７２ｇ〜７２ｊをそれぞれ介してレベルシフト回路７２ｋ〜７２ｎの入力端に接続されている。これらレベルシフト回路７２ｋ〜７２ｎは、ＶＤＤレベルの信号をＶＰＰレベルの信号に変換するものであり、図２８に示す回路と同様の回路である。
【０２０９】
これらレベルシフト回路７２ｋ〜７２ｎの出力端は、前記ＯＴＰアドレス用書込負荷回路７２ａを構成するトランジスタ７２１、７２２、７２３、７２４のゲート、及びＲ／Ｄアドレス用書込負荷回路を構成するトランジスタ７２５、７２６、７２７、７２８、７２９、７２１０、７２１１、７２１２のゲートにぞれぞれ供給されている。前記トランジスタ７２１〜７２４の電流通路の一端はＯＴＰアドレス記憶用ＰＲＯＭセル７０の各ドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４に接続され、電流通路の他端はトランジスタ７２１３を介して電源ＶＰＰに接続されている。このトランジスタ７２１３のゲートは抵抗７２１４を介して接地されている。
【０２１０】
前記トランジスタ７２５〜７２８の電流通路の一端はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１の各ドレイン線ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒに接続され、電流通路の他端はトランジスタ７２１５を介して電源ＶＰＰに接続されている。このトランジスタ７２１５のゲートは抵抗７２１６を介して接地されている。
【０２１１】
前記トランジスタ７２９〜７２１２の電流通路の一端はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１の各ドレイン線ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌに接続され、電流通路の他端はトランジスタ７２１７を介して電源ＶＰＰに接続されている。このトランジスタ７２１７のゲートは抵抗７２１８を介して接地されている。
【０２１２】
一方、前記信号ＣＥＳＢはインバータ７２ｘを介して遅延回路７２ｙに供給される。この遅延回路７２ｙは反転された信号ＣＥＳＢの立上りを所定時間遅延し、信号ＣＥＳＤを出力する。この信号ＣＥＳＤ、信号ＷＲＩＴＥ、信号ＢＹＴＥ、アドレス信号Ａ２、この反転信号Ａ２Ｂ、信号ＴＯＴＰ，信号ＴＲＤは選択的にナンドゲート７２ｏ、７２ｐ、７２ｑに供給される。これらナンドゲート７２ｏ、７２ｐ、７２ｑの出力端はインバータ７２ｒ、７２ｓ、７２ｔにそれぞれ接続されている。これらインバータ７２ｒ、７２ｓ、７２ｔの出力端はレベルシフト回路７２ｕ、７２ｖ、７２ｗの入力端に接続されている。これらレベルシフト回路７２ｕ〜７２ｗは、前記レベルシフト回路７２ｋ〜７２ｎと同様の構成である。これらレベルシフト回路７２ｕ〜７２ｗの出力端は前記トランジスタ７２１３、７２１５、７２１７のゲートにそれぞれ接続されている。
【０２１３】
上記構成において、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に対するアドレスの書込み動作について説明する。図３４は、アドレス書込み時における各信号を示している。
【０２１４】
なお、信号ＣＥＳＢは読み出し時ローレベルで活性化され、ハイレベルでスタンドバイ、テストモード時はローレベルで書き込み、及びベリファイとなる。信号／ＯＥはローレベルでデータを出力する。
【０２１５】
ＭＲＯＭ５１、５２は、前述したようにアドレス信号Ａ０〜Ａ５を一単位としているため、アドレス記憶用セル、及びＯＴＰ、Ｒ／Ｄ用プリデコーダ６９はアドレス信号Ａ６〜Ａ１１のみをデコードすればよい。このため、図３０に示すように、使用していないアドレスピンＡ０〜Ａ５により、ユーザモードの場合（ＯＴＰ）、ワード線４本、不良セル置き換えモードの場合（Ｒ／Ｄ）、ワード線８本を指定する。不良セル置き換えモードとユーザモードは、ＴＥＳＴピンの電位とアドレスピンＡ１１の電位とにより区別される。
【０２１６】
ＯＴＰ、Ｒ／Ｄ用プリデコーダ６９は前述したように、レベルシフタ回路を有している。このため、ＯＴＰ、Ｒ／Ｄ用プリデコーダ６９は、入力されたアドレス信号に応じて、プリデコード線に高電圧を出力する。これとともに、図３３に示す書込負荷回路７２は、アドレス信号Ａ０〜Ａ２、信号ＴＯＴＰ、ＴＲＤ、ＷＲＩＴＥ、ＣＥＳＤに応じて、ＯＴＰアドレス記憶用ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１のドレイン線ＭＯＨＩＴ１〜ＭＯＨＩＴ４、ＭＲＨＩＴ１Ｒ〜ＭＲＨＩＴ４Ｒ、ＭＲＨＩＴ１Ｌ〜ＭＲＨＩＴ４Ｌのいずれかを選択し、この選択したドレイン線に高電圧を印加する。したがって、ドレインとゲートが高電圧とされたセルのみにデータが書込まれ、このセルの閾値電圧が上昇される。
【０２１７】
前記各ドレイン線にはアドレス検知回路７３、７４が接続されているが、図２２に示すトランジスタ７３ａ〜７３ｄ、７４ａ〜７４ｈの各ゲートは、書込み時は接地電位ＶＳＳであるため、高電圧がアドレス検知回路７３、７４に印可されることはない。
【０２１８】
次に、データの書込み動作について説明する。図３５は、データ書込み時における各部の信号を示している。データの書き込みは、信号ＣＥＳＢをローレベルとすることにより開始される。アドレスＡ０〜Ａ５を一単位とするため、ユーザモードの場合であっても、不良セル置き換えモードの場合であっても、どのワード線かが分かれば、アドレス信号のみでデコードできる。このため、図３０に示すように、各モードにおいて、使用していないアドレスピンＡ６〜Ａ７により、４本のワード線を指定する。不良セル置き換えモードの場合、２つのＲ／ＤＰＲＯＭセルアレイ６３、６４は、左右４本ずつワード線が存在する。しかし、データを書き込む時は、左右一括して書き込むため、４本のワード線を選択できればよい。また、左右片側のみ使用する場合は、未使用側のＰＲＯＭセルアレイに“０”データを書き込む。
【０２１９】
この実施例では、データ書込用デコーダ８４にアドレス信号Ａ６、Ａ７を入力すると、データ書込用デコーダ８４から信号ＳＢＡＫ１〜ＳＢＡＫ４が出力され、この信号はＲ／Ｄローデコーダ６５、６６に供給される。Ｒ／Ｄローデコーダ６５、６６はこの信号に従って、ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のワード線を選択する。ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のビット線は、アドレス信号Ａ０〜Ａ５に従って、Ｒ／Ｄカラムデコーダ６７、６８によって選択される。このようにして選択されたＰＲＯＭセルのドレインに、図１６に示すパッド８２から供給されたデータがデータ入力回路８３、Ｒ／Ｄセンスアンプ書込用負荷７７、７８、Ｒ／Ｄカラムデコーダ６７、６８を介して供給され、この選択されたＰＲＯＭセルにデータが書き込まれる。
【０２２０】
上記のように、データ書込用デコーダ８４を用いて、ＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のワード線を直接選択しているため、アドレス検知回路７３、７４を動作させる必要がない。したがって、ＯＴＰ、Ｒ／Ｄプリデコーダ６９の出力を全てローレベルとすることができ、ＶＰＰピンに高電圧が印加されていてもデータを書き込むことが可能である。
【０２２１】
次に、アドレスベリファイ動作について説明する。図３６はアドレスベリファイ時における各部の信号を示している。
【０２２２】
ＯＴＰアドレス記憶用ＰＲＯＭセル７０、又はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１に正常にアドレスが書き込まれている場合において、外部からこのアドレスが入力されると、ＯＴＰ優先回路７５からは信号ＯＴＰ１〜ＯＴＰ４が出力され、Ｒ／Ｄイネーブル回路７６からは信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬが出力される。アドレスベリファイ時は、この信号ＯＴＰ１〜ＯＴＰ４、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬを外部に取り出すことにより、アドレスが正常に書き込まれたか否かを検証する。このため、ＯＴＰ優先回路７５の出力端には信号ＯＴＰ１〜ＯＴＰ４を外部に出力するための図示せぬ回路が接続され、Ｒ／Ｄイネーブル回路７６の出力端には信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬを外部に出力するための図示せぬ回路が接続されている。
【０２２３】
上記構成において、アドレスベリファイ時は、通常の読み出し動作と同様にアドレス検知回路７３、７４を動作させ、図３０に示すように、アドレスＡ６〜Ａ１１のみを入力する。アドレスが正常に書き込まれている場合、出力イネーブル信号／ＯＥに応じて信号ＯＴＰ１〜ＯＴＰ４、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬに対応した信号Ｄが出力される。なお、ベリファイ時の高電圧ＶＰＰは４．３Ｖに設定される。
【０２２４】
次に、データベリファイについて説明する。図３７はデータベリファイ時における各部の信号を示している。
【０２２５】
データベリファイは、通常のデータ読み出し動作と同様でもよいが、図２９に示すシーケンスを使用する場合、アドレスが正常に書き込まれていない可能性を有している。このため、前述したデータの書き込みと同様に、外部よりデータ書込用デコーダ８４にアドレス信号を供給し、このデータ書込用デコーダ８４、Ｒ／Ｄローデコーダ６５、６６を介してＯＴＰＰＲＯＭセルアレイ６１、６２、又はＲ／ＤＰＲＯＭセルアレイ６３、６４のワード線を選択する。ビット線の選択は、Ｒ／Ｄカラムデコーダを使用する。このようにして読み出されたデータは、Ｒ／Ｄセンスアンプ７７、７８を介して切替回路７９、８０に供給される。この時、信号ＳＰＭＯＤＲ、ＳＰＭＯＤＬは強制的にハイレベルとされ、Ｒ／Ｄセンスアンプ７７、７８の出力信号が選択される。この切替回路の出力信号は出力バッファ８１、パッド８２を介して出力される。
【０２２６】
上記第４の実施例によれば、製造時に発生した不良セルを救済することが可能であるとともに、ユーザによりデータを書き換えることが可能であるため、ユーザプログラムのバグを修復することもできる。したがって、半導体記憶装置の歩留まりを向上できる。
【０２２７】
また、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む際、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイのセルを選択するアドレスとした場合、内部回路は読み出し動作と同様にＯＴＰ、Ｒ／Ｄプリデコーダでアドレスを検知しなければならない。ＯＴＰ、Ｒ／Ｄプリデコーダは、アドレスを書き込むために高電圧を使用する。このため、データの書き込み時にＯＴＰ、Ｒ／Ｄプリデコーダを動作させようとした場合、この部分の高圧系をデータ部の高圧系と分けなくてはならなくなり、回路構成が複雑となる。しかし、この第４の実施例では、データ書込用デコーダを設け、データの書き込み時にＯＴＰ、Ｒ／Ｄプリデコーダを動作させずに、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイのセル群を選択可能としている。したがって、回路構成を簡単化できる。
【０２２８】
さらに、ＯＴＰＰＲＯＭセルアレイ、又はＲ／ＤＰＲＯＭセルアレイにデータを書き込む際、アドレスの書き込みに続いてアドレスベリファイを行い。この後、データの書き込みを行った場合、アドレスの書き込み時に、Ｖｐｐを６．５Ｖととし、ベリファイ時にＶｐｐを４．３Ｖに下げ、データ書き込み時に再度Ｖｐｐを６．５Ｖに昇圧しなければならない。このＶｐｐの昇圧には時間がかかるため、このようなシーケンスの場合、データの書き込みに長時間を必要とする。これに対して、第４の実施例の場合、アドレスの書き込みに続いてデータの書き込みを行い。この後、アドレスベリファイ、データベリファイを行っている。このため、アドレスの書き込みとデータの書き込みの間でＶｐｐを降圧したり、昇圧する必要がないため、データの書き込み時間を短縮できる。
【０２２９】
次に、この発明の第５の実施例について説明する。第５の実施例は第４の実施例に、カラム方向に存在する不良セルを救済する手段をさらに付加したものである。カラム方向に存在する不良セルはブロック単位で救済される。
【０２３０】
図３８は、ローＲ／Ｄ、ブロックＲ／ＤとＯＴＰにおけるセルの置き換え単位を示している。不良セルのロー方向の救済は、カラム方向に１セル、ロー方向に６４セル、２Ｉ／Ｏであり、ブロック単位の救済カラム方向に１６セル、ロー方向４セル、２Ｉ／Ｏである。つまり、ロー方向の４セルは図１９に示すバンクを示し、１ブロックはこのバンクをカラム方向に４個連続した構成である。ロー方向の４セルは例えばアドレスＡ０とＡ５により選択され、カラム方向の１６セルはアドレスＡ６〜Ａ９により選択される。ＯＴＰはカラム方向に１セル、ロー方向に６４セル、４Ｉ／Ｏである。
【０２３１】
図３９は、図１６を変形した第５の実施例の構成を示すものであり、図４０は図３９の要部を取り出して示している。図３９と図４０において、図１６と同一部分には同一符号を付し異なる部分についてのみ説明する。
【０２３２】
この実施例ではロープリデコーダ９１が付加されている。このロープリデコーダ９１はアドレスＡ０〜Ａ６をデコードし、前記ロープリデコーダ５７はアドレスＡ１０〜Ａ１１をデコードする。前記ロープリデコーダ９１から出力された信号は、ローデコーダ５３、５４に供給されるとともに、アドレス変換回路（Ａ／Ｃ）９２、９３に供給される。これらアドレス変換回路９２、９３には前記カラムプリデコーダ５８の出力信号が供給されるとともに、後述する信号ＢＬＫＭＯＤＬ、ＢＬＫＭＯＤＲ、ＴＲＤがそれぞれ供給される。アドレス変換回路９２はＲ／Ｄカラムデコーダ６７に接続され、アドレス変換回路９３はＲ／Ｄカラムデコーダ６８に接続されている。このアドレス変換回路９２、９３はローＲ／Ｄ、及びＯＴＰの場合、本体ＭＲＯＭと同じカラムプリデコーダ５８のデコード信号をＲ／Ｄカラムデコーダ６７、６８にそれぞれ供給する。ブロックＲ／Ｄの場合、信号ＢＬＫＭＯＤＬ、ＢＬＫＭＯＤＲがハイレベルとなる。すると、アドレス変換回路９２、９３は、ロープリデコーダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の信号をＲ／Ｄカラムデコーダ６７、６８にそれぞれ供給する。
【０２３３】
一方、前記ＯＴＰ，Ｒ／Ｄプリデコーダ６９には、アドレスＡ１〜Ａ４が供給される。このＯＴＰ，Ｒ／Ｄプリデコーダ６９のデコード信号はブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に供給される。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、ブロックＲ／Ｄアドレスを記憶する。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、前記書込負荷回路７２、アドレス検知回路９５に接続されている。このアドレス検知回路９５の出力信号は前記アドレス検知回路７４の出力信号とともにロー優先回路９６に供給されている。このロー優先回路９６はＲ／Ｄアドレス記憶用ＰＲＯＭセル７１（ローＲ／Ｄ）とブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４（ブロックＲ／Ｄ）の両方がヒットした場合、ブロックＲ／Ｄを非選択とし、ローＲ／Ｄを選択するものであり、この出力信号は前記Ｒ／Ｄイネーブル回路７６に接続されている。
【０２３４】
図４１は、前記ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４の構成を示している。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４は、例えば（ロー）Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１と同様の構成であり、ＰＲＯＭセル７１と同一部分には同一符号を付す。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４には、ＯＴＰ，Ｒ／Ｄプリデコーダ６９から出力される信号ＷＰＲ１〜ＷＰＲ４、及びアドレスＡ１〜Ａ４に応じて、ＯＴＰ，Ｒ／Ｄプリデコーダ６９から出力される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４が供給されている。このブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４はアドレスがヒットした場合、信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌが出力される。
【０２３５】
図４２は、アドレス検知回路９５を示している。このアドレス検知回路９５の構成は、アドレス検知回路７４と同様であり、入力信号と出力信号のみが異なっている。すなわち、入力信号はブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４から出力される信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌであり、出力信号はＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲ、ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬである。
【０２３６】
図４３、４４は、前記ロー優先回路９６の構成を示している。図４３にいおて、アドレス検知回路７４の出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲとアドレス検知回路９５の出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲは論理回路９６ａに供給される。この論理回路９６ａは、出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲと出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲの両方がヒットした場合、出力信号ＲＨＩＴ１ＢＲ〜ＲＨＩＴ４ＢＲを優先し、これらの信号を信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４ＢＲとして出力する。また、信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲのみがヒットした場合、これら出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲを信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４ＢＲとして出力する。さらに、信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲがヒットした場合、信号ＢＬＫＭＯＤＲをハイレベルとする。
【０２３７】
図４４にいおて、アドレス検知回路７４の出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬとアドレス検知回路９５の出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬは論理回路９６ｂに供給される。この論理回路９６ｂは、出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬと出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬの両方がヒットした場合、出力信号ＲＨＩＴ１ＢＬ〜ＲＨＩＴ４ＢＬを優先し、これらの信号を信号ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬとして出力する。また、信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬのみがヒットした場合、これら出力信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬを信号ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬとして出力する。さらに、信号ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬがヒットした場合、信号ＢＬＫＭＯＤＬをハイレベルとする。
【０２３８】
図４５は、Ｒ／Ｄイネーブル回路７６の構成を示している。このＲ／Ｄイネーブル回路７６は入力信号名のみが信号ＲＢＨＩＴ１ＢＲ〜ＲＢＨＩＴ４ＢＲ、ＲＢＨＩＴ１ＢＬ〜ＲＢＨＩＴ４ＢＬと変わっている他は、図２５と同様である。
【０２３９】
図４６は、アドレス変換回路９２、９３の構成を示している。このアドレス変換回路９２はナンド回路９２ａ、インバータ回路９２ｂ、９２ｃ、及び複数のトランスファーゲート９２ｄ〜９２ｓにより構成されている。前記ロー優先回路９６から出力される信号ＢＬＫＭＯＤＬはナンド回路の一方入力端に供給され、前記信号ＴＲＤはインバータ回路９２ｂを介してナンド回路９２ａの他方入力端に供給されている。このナンド回路９２ａの出力端はインバータ回路９２ｃの入力端に接続されている。トランスファーゲート９２ｄ〜９２ｓは隣接するもの同士が対を構成し、各トランスファーゲートの対はインバータ回路９２ｃの入力信号及び出力信号に応じて、前記カラムプリデコーダ５８から出力される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４と、前記ロープリデコーダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の一方を選択する。これら各トランスファーゲートの対は選択した信号を信号ＲＸ１Ｌ〜ＲＸ４Ｌ、ＲＣＢ１Ｌ〜ＲＣＢ４Ｌとして前記Ｒ／Ｄカラムデコーダ６７に供給する。
【０２４０】
アドレス変換回路９３は、アドレス変換回路９２と同様の構成であり、ナンド回路９３ａ、インバータ回路９３ｂ、９３ｃ、及び複数のトランスファーゲート９３ｄ〜９３ｓにより構成されている。前記ロー優先回路９６から出力される信号ＢＬＫＭＯＤＲはナンド回路の一方入力端に供給され、前記信号ＴＲＤはインバータ回路９３ｂを介してナンド回路９３ａの他方入力端に供給されている。このナンド回路９３ａの出力端はインバータ回路９３ｃの入力端に接続されている。トランスファーゲート９３ｄ〜９３ｓは隣接するもの同士が対を構成し、各トランスファーゲートの対はインバータ回路９３ｃの入力信号及び出力信号に応じて、前記カラムプリデコーダ５８から出力される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４と、前記ロープリデコーダ９１から出力される信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４の一方を選択する。これら各トランスファーゲートの対は選択した信号を信号ＲＸ１Ｒ〜ＲＸ４Ｒ、ＲＣＢ１Ｒ〜ＲＣＢ４Ｒとして前記Ｒ／Ｄカラムデコーダ６８に供給する。
【０２４１】
上記構成において、動作について説明する。
【０２４２】
（データ読み出し）
外部よりアドレスが供給されると、図３９のＯＴＰ，Ｒ／Ｄプリデコーダ６９から図４７に示すデコード信号が出力され、これらの信号がＯＴＰアドレス記憶用ＰＲＯＭセル７０、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１、ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に供給される。ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４には、アドレスＡ１〜Ａ４により決定される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４、及びカラム方向６４セルのうち１６セルずつに分離している信号ＷＰＲ１〜ＷＰＲ４が供給される。ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４において、これらの信号がＰＲＯＭセルに書込まれたアドレスと一致すると、出力信号ＭＢＨＩＴ１Ｒ〜ＭＢＨＩＴ４Ｒ、ＭＢＨＩＴ１Ｌ〜ＭＢＨＩＴ４Ｌのいずれかがハイレベルとなる。この信号はアドレス検知回路９５に供給される。このため、アドレス検知回路９５の出力信号ＢＨＩＴ１ＢＲ〜ＢＨＩＴ４ＢＲ、ＢＨＩＴ１ＢＬ〜ＢＨＩＴ４ＢＬのいずれかがローレベルとなる。この信号はロー優先回路９６に供給される。ロー優先回路９６はローＲ／ＤとブロックＲ／Ｄの両方がヒットした場合、ブロックＲ／Ｄを非選択とし、ローＲ／Ｄを選択する。すなわち、アドレス検知回路７４の出力信号を出力する。また、ブロックＲ／Ｄがヒットした場合、ロー優先回路９６から出力される信号ＢＬＫＭＯＤＲ、ＢＬＫＭＯＤＬがハイレベルとされる。Ｒ／Ｄイネーブル回路７６は、このロー優先回路９６から供給された信号に応じて、Ｒ／ＤＲＯＭセルアレイ６３、６４のうちの１本のローを選択するための信号が生成される。この生成された信号はＲ／Ｄローデコーダ６５、６６に供給される。このとき、アドレス変換回路９２、９３は信号ＢＬＫＭＯＤＲ、ＢＬＫＭＯＤＬがハイレベルであるため、ロープリデコーダ９１の信号ＷＷＬ１〜ＷＷＬ４、ＷＳＧ１〜ＷＳＧ４を選択し、Ｒ／Ｄカラムデコーダ６７、６８に供給する。
【０２４３】
この例では、Ｒ／ＤＰＲＯＭセルアレイ６３、６４により本体ＭＲＯＭ５１、５２のＩ／Ｏ０、Ｉ／Ｏ１又はＩ／Ｏ２、Ｉ／Ｏ３毎に４本の不良ロー又は、ブロックを救済できる。
【０２４４】
（アドレス書込み、アドレスベリファイ）
ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４に対するアドレスの書込みと、書込んだアドレスのベリファイは、Ｒ／Ｄアドレス記憶用ＰＲＯＭセル７１に対するアドレスの書込みと、ベリファイと同様である。しかし、図４１に示すように、ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル９４にはアドレスＡ１〜Ａ４により決定される信号ＷＸ１〜ＷＸ４、ＷＣＢ１〜ＷＣＢ４が必要なため、図４８に示すような、アドレスを外部から供給する必要がある。また、Ｒ／Ｄアドレスの書き込みとブロックＲ／Ｄのアドレス書き込み、及びＲ／ＤアドレスのベリファイとブロックＲ／Ｄのベリファイは、アドレスピンＡ５をハイレベル又はローレベルとすることにより区別される。
【０２４５】
（データ書込み、データベリファイ）
データ書込み、及びデータベリファイは、アドレス書込みにおいて書込まなかったアドレスＡ０、Ａ５〜Ａ９により選択すればよいが、４本のワード線選択する信号ＳＢＡＫ１〜ＳＢＡＫ４を新たに生成しなければならない。すなわち、信号ＳＢＡＫ１〜ＳＢＡＫ４はアドレスＡ６、Ａ７により選択するためである。したがって、構成の複雑化を避けるため、ローＲ／Ｄと同様に、データ書込みとベリファイを行う。このため、図４８に示すように、アドレスＡ０〜Ａ５でアドレスを指定し、アドレス変換回路９２、９３は、ローＲ／Ｄと同様に、アドレスＡ１〜Ａ４により選択される信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４を選択する。すなわち、図４６に示すアドレス変換回路９２、９３において、信号ＢＬＫＭＯＤＬ，ＢＬＫＭＯＤＲはともにローレベルであり、図３１に示すＴＥＳＴピンにハイレベルの信号が供給されることにより信号ＴＲＤがハイレベルとなる。このため、各トランスファーゲートは、信号ｘ１〜ｘ４、ＣＢ１〜ＣＢ４を選択する。
【０２４６】
さらに、例えば本体ＭＲＯＭ５１のＩ／Ｏ０、Ｉ／Ｏ１でブロックＲ／Ｄを使用し、本体ＭＲＯＭ５２のＩ／Ｏ２、Ｉ／Ｏ３でローＲ／Ｄを使用する場合、信号ＳＢＡＫ１〜ＳＢＡＫ４のうちの１つを選択することにより、Ｉ／Ｏ０〜Ｉ／Ｏ４に対して同時にデータを書き込むことができる。
【０２４７】
上記第５の実施例によれば、ブロックＲ／Ｄにより、本体ＭＲＯＭのカラム方向にある不良セルを救済することができる。しかも、アドレス変換回路９２、９３により、ＯＴＰ、ローＲ／Ｄの場合と、ブロックＲ／Ｄの場合とでカラムアドレスを切り換えている。このため、Ｒ／ＤＰＲＯＭセルアレイ６３、６４の容量を増加することなく、カラム方向にある不良セルを救済できる。
【０２４８】
また、ロー優先回路９６は、ローＲ／ＤとブロックＲ／Ｄがともにヒットした場合、ローＲ／Ｄを優先している。したがって、多重選択を防止できる。
【０２４９】
尚、ロー優先回路９６は、ローＲ／Ｄを優先しているが、ブロックＲ／Ｄを優先させるようにしてもよい。
【０２５０】
その他、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０２５１】
【発明の効果】
以上、詳述したようにこの発明によれば、マスクＲＯＭの同一のアドレスのデータを二度以上書き換えるとき、新たなＰＲＯＭセルに新たなデータを書き込み、以前のデータを保持するＰＲＯＭセルからデータを読み出すことができないようになるため、見かけ上、データの消去及び書き換え可能とし、擬似的にＥＥＰＲＯＭと同様に動作させることができる。
【０２５２】
また、このＰＲＯＭセルは一層ＰＲＯＭであるため、マスクＲＯＭと同一の製造工程で作製でき、製造コストはほとんど上昇することがない。
【０２５３】
さらに、自動バンク指定回路はデータを書き込まれた時点が新しいほどそのバンクの優先順位を自動的に高く設定するため、使用したバンクをユーザは覚えておく必要がなく、ユーザの利便を向上させることができる。
【０２５４】
また、冗長用のＰＲＯＭセルアレイを設けているため、このセルアレイを使用することにより、製造中に発生した不良セルを救済することができる。
【０２５５】
さらに、救済した不良セルのアドレスと、ユーザが書き込んだアドレスが同一の場合、後にユーザが書き込んだセルを優先している。したがって、ユーザのデータを優先できる利点を有している。
【０２５６】
また、製造時に発生した不良セルを救済することが可能であるとともに、ユーザによりデータを書き換えることが可能であるため、ユーザプログラムのバグを修復することもできる。したがって、半導体記憶装置の歩留まりを向上できる。さらに、ブロックＲ／Ｄにより、本体ＭＲＯＭのカラム方向にある不良セルを救済することができる。しかも、アドレス変換回路９２、９３により、ＯＴＰ、ローＲ／Ｄの場合と、ブロックＲ／Ｄの場合とでカラムアドレスを切り換えている。このため、Ｒ／ＤＰＲＯＭセルアレイ６３、６４の容量を増加することなく、カラム方向にある不良セルを救済できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の一部を示す構成図。
【図２】本発明の第１の実施例のフロアプランを示す平面図。
【図３】本発明の一層ＰＲＯＭを示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】図３のＶ−Ｖ線に沿う断面図。
【図６】図３の一層ＰＲＯＭの等価回路を示す図。
【図７】図１に示すデータ記憶用ＰＲＯＭセルアレイとカラムデコーダを示す回路図。
【図８】図１に示すプリデコーダの動作を示す図。
【図９】図１に示すアドレス記憶用ＰＲＯＭセルアレイを示す回路図。
【図１０】図１に示すアドレス検知回路と優先順位回路を示す回路図。
【図１１】本発明の第１の実施例の動作を説明する図。
【図１２】本発明の第１の実施例の動作を説明する図。
【図１３】本発明の第２の実施例を示すものであり、優先順位回路の変形例を示す回路図。
【図１４】本発明の第３の実施例を示すものであり、ディスイネーブル回路を示す回路図。
【図１５】本発明の第３の実施例を示すものであり、自動バンク指定回路を示す回路図。
【図１６】本発明の第４の実施例を示す全体的な構成図。
【図１７】図１６に示すＭＲＯＭの構成を示す図。
【図１８】図１７の１ブロックの構成を示す図。
【図１９】図１９図（ａ）は１８に示す１バンクの回路構成を示す図、図１９（ｂ）は図１９（ａ）に示すワード線の論理を示す図。
【図２０】図１６に示すＯＴＰアドレス記憶用ＰＲＯＭセル、Ｒ／Ｄアドレス記憶用ＰＲＯＭセルを示す回路図。
【図２１】図２０の動作を説明するために示す図。
【図２２】図１６に示すアドレス検知回路を示す回路図。
【図２３】図２０乃至図２２の動作を説明するために示す回路図。
【図２４】図１６に示すＯＴＰ優先回路を示す回路図。
【図２５】図１６に示すＲ／Ｄイネーブル回路を示す回路図。
【図２６】図１６に示すＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルアレイを示す回路図。
【図２７】図１６に示すＲ／Ｄローデコーダを示す回路構成図。
【図２８】図２７に示すレベルシフト回路を示す回路構成図。
【図２９】ＯＴＰＰＲＯＭセルアレイ、Ｒ／ＤＰＲＯＭセルアレイの書き込み動作を説明するためのフローチャート。
【図３０】各ピンと各動作モードの関係を示す図。
【図３１】書き込みモード検出回路を示す回路図。
【図３２】図３１に示す高電圧検出回路を示す回路図。
【図３３】図１６に示す書込負荷回路を示す回路図。
【図３４】アドレス書き込み動作を示すタイミングチャート。
【図３５】データ書き込み動作を示すタイミングチャート。
【図３６】アドレスベリファイ動作を示すタイミングチャート。
【図３７】データベリファイ動作を示すタイミングチャート。
【図３８】本発明の第５の実施例の概念を説明するために示す図。
【図３９】本発明の第５の実施例を示す構成図。
【図４０】図３９の要部を拡大して示す構成図。
【図４１】図３９のブロックＲ／Ｄアドレス記憶用ＰＲＯＭセルを示す回路図。
【図４２】図３９のアドレス検知回路を示す回路図。
【図４３】図３９のロー優先回路の一部を示す回路図。
【図４４】図３９のロー優先回路の残りの部を示す回路図。
【図４５】図３９のＲ／Ｄイネーブル回路を示す回路図。
【図４６】図３９、図４０のアドレス変換回路を示す回路図。
【図４７】図３９のＯＴＰ，Ｒ／Ｄプリデコーダの動作を示す図。
【図４８】各ピンと各動作モードの関係を示す図。
【符号の説明】
１Ａ、１Ｂ…本体メモリセルアレイ、
２…ロウデコーダ、
３Ａ、３Ｂ…カラムデコーダ、
４Ａ、４Ｂ…本体用センスアンプ、
５、５Ａ、５Ｂ…データ記憶用ＰＲＯＭセルアレイ、
８、８Ａ、８Ｂ…センスアンプ、
９…アドレス記憶用ＰＲＯＭセルアレイ、
３１…アドレス検知回路、
３２、３４…優先順位回路、
３３…プリデコーダ、
３５…ディスイネーブル回路、
５１、５２…ＭＲＯＭ（マスクＲＯＭ）セルアレイ、
５３、５４…ローデコーダ、
５５、５６…カラムデコーダ、
５７、５８、９１…ロープリデコーダ、
５９、６０…センスアンプ、
６１、６２…ＯＴＰＰＲＯＭセルアレイ、
６３、６４…Ｒ／ＤＰＲＯＭ、
６５、６６…Ｒ／Ｄローデコーダ、
６７、６８…Ｒ／Ｄカラムデコーダ、
６９…ＯＴＰ，Ｒ／Ｄプリデコーダ、
７０…ＯＴＰアドレス記憶用ＰＲＯＭセル、
７１…Ｒ／Ｄアドレス記憶用ＰＲＯＭセル、
７２…書込負荷回路、
７３、７４…アドレス検知回路、
７５…ＯＴＰ優先回路、
７６…Ｒ／Ｄイネーブル回路、
７７、７８…Ｒ／Ｄセンスアンプ、
７９、８０…切替回路、
８４…データ書込用デコーダ、
９２、９３…アドレス変換回路、
９４…ブロックＲ／Ｄアドレス記憶用ＰＲＯＭセル、
９５…アドレス検知回路、
９６…ロー優先回路。
Claims (14)
- マスクＲＯＭセルアレイと、
前記マスクＲＯＭセルアレイの誤データに対応するアドレスの少なくとも一部を記憶する第１のＰＲＯＭセルアレイと、
前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第２のＰＲＯＭセルアレイと、
外部より入力されたアドレス信号が、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検出し、一致した場合には前記第２のＰＲＯＭセルアレイより対応するデータ群を読み出すデータ読み出し手段とを有し、
前記データ読み出し手段は、前記第１のＰＲＯＭセルアレイに一致するアドレスが２以上記憶されていた場合に、対応する１つ以上のデータ群の中から優先順位が最も高いデータ群を選択して読み出すことを特徴とする半導体記憶装置。 - 前記第１及び第２のＰＲＯＭセルアレイは、一層ＰＲＯＭから構成されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１及び第２のＰＲＯＭセルアレイには、外部からデータが書き込まれることを特徴とする請求項１記載の半導体記憶装置。
- 前記データ読み出し手段は、あらかじめ前記データ群に優先順位を付けており、
前記データ群に記憶されたデータをさらに書き換える際には、前記データが記憶されたデータ群より高い優先順位が付され未使用であるデータ群に第２の訂正データを書き込むことを特徴とする請求項１記載の半導体記憶装置。 - 前記データ読み出し手段は、前記データ群にそれぞれ対応した複数のディスイネーブル回路を具備し、
前記データ群に記憶されたデータをさらに書き換える際には、未使用であるデータ群に第２の訂正データが書き込まれ、さらに書き換える前のデータが記憶されたデータ群はそのデータ群に対応する前記ディスイネーブル回路により以後選択不可能とされることを特徴とする請求項１記載の半導体記憶装置。 - データを書き込む際に、未使用である前記データ群を選択する自動バンク指定回路をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
- マスクＲＯＭセルアレイと、
このマスクＲＯＭセルアレイに記憶されたデータを読み出す第１の読み出し手段と、
前記マスクＲＯＭセルアレイの誤りデータに対応するアドレスの一部を記憶する第１のＰＲＯＭセルアレイと、
前記マスクＲＯＭセルアレイの不良セルに対応するアドレスの一部を記憶する第２のＰＲＯＭセルアレイと、
前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第３のＰＲＯＭセルアレイと、
前記第２のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第４のＰＲＯＭセルアレイと、
外部より入力されたアドレスが、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第１のアドレス検知手段と、
外部より入力されたアドレスが、前記第２のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第２のアドレス検知手段と、
前記第２のアドレス検知手段が前記アドレスの一致を検知した場合、前記第４のＰＲＯＭセルアレイを選択するための信号を出力する第１の信号生成手段と、
前記第１のアドレス検知手段が前記アドレスの一致を検知した場合、前記第３のＰＲＯＭセルアレイの中から優先順位が最も高いデータ群を選択するための信号を出力するとともに、前記第１の信号生成手段を非活性とする第２の信号生成手段と、
前記第３のＰＲＯＭセルアレイより対応するデータ群を読み出す第２の読み出し手段と
を具備することを特徴とする半導体記憶装置。 - 前記第１乃至第４のＰＲＯＭセルアレイは、１つのポリシリコン層を有するＰＲＯＭから構成されていることを特徴とする請求項７記載の半導体記憶装置。
- データの書き込み時に、前記第３、第４のＰＲＯＭセルアレイを指定するためのアドレスが供給され、このアドレスに応じて、前記第３、第４のＰＲＯＭセルアレイを選択するための信号を出力するデータ書き込み手段をさらに具備することを特徴とする請求項７記載の半導体記憶装置。
- 前記第１、第２の読み出し手段に接続され、前記第１、第２の読み出し手段の一方からデータを取り出す切替手段をさらに具備することを特徴とする請求項７記載の半導体記憶装置。
- 前記第１の信号生成手段は、前記第４のＰＲＯＭセルアレイを選択するための信号を出力するとき、前記切替手段により前記第２の読み出し手段からデータを取り出すための信号を生成する回路を有することを特徴とする請求項１０記載の半導体記憶装置。
- マスクＲＯＭセルアレイと、
このマスクＲＯＭセルアレイに記憶されたデータを読み出す第１の読み出し手段と、
前記マスクＲＯＭセルアレイに含まれる誤りデータのアドレスの一部を記憶する第１のＰＲＯＭセルアレイと、
前記マスクＲＯＭセルアレイに含まれる不良セルのロー方向のアドレスの一部を記憶する第２のＰＲＯＭセルアレイと、
前記マスクＲＯＭセルアレイに含まれる不良セルのカラム方向のアドレスの一部を記憶する第３のＰＲＯＭセルアレイと、
前記第１のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第４のＰＲＯＭセルアレイと、
前記第２、第３のＰＲＯＭセルアレイに記憶されるアドレスの一部に対応する１つ以上のデータ群を記憶する第５のＰＲＯＭセルアレイと、
外部より入力されたアドレスが、前記第１のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第１のアドレス検知手段と、
外部より入力されたアドレスが、前記第２のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第２のアドレス検知手段と、
外部より入力されたアドレスが、前記第３のＰＲＯＭセルアレイに記憶されるアドレスと一致するか否かを検知する第３のアドレス検知手段と、
前記第２のアドレス検知手段がアドレスの一致を検出するとともに、前記第３のアドレス検知手段がアドレスの一致を検出した場合、前記第２のアドレス検知手段の出力信号を選択し、前記第３のアドレス検知手段がアドレスの一致を検出したことを示す指示信号を生成する第１の選択手段と、
前記第１の選択手段の出力信号に応じて、前記第５のＰＲＯＭセルアレイのローを選択する第１のロー選択手段と、
前記第１のアドレス検知手段がアドレスの一致を検出した場合、前記第１のロー選択手段を非活性とし、前記第４のＰＲＯＭセルアレイの中から優先順位が最も高いローを選択する第２のロー選択手段と、
前記第４、第５のＰＲＯＭセルアレイのカラムを選択するカラム選択手段と、前記第１の選択手段から前記指示信号が出力されていない場合、前記カラム選択手段にカラムアドレスを供給し、前記第１の選択手段から前記指示信号が出力されている場合、前記カラム選択手段にローアドレスを供給する第２の選択手段と、
前記第４、第５のＰＲＯＭセルアレイの選択された一方よりデータ群を読み出す第２の読み出し手段と
を具備することを特徴とする半導体記憶装置。 - 前記第１乃至第５のＰＲＯＭセルアレイは、１つのポリシリコン層を有するＰＲＯＭから構成されていることを特徴とする請求項１２記載の半導体記憶装置。
- データの書き込み時に、前記第４、第５のＰＲＯＭセルアレイを指定するためのアドレスが供給され、このアドレスに応じて、前記第４、第５のＰＲＯＭセルアレイの一方を選択するための信号を出力するデータ書き込み手段をさらに具備することを特徴とする請求項１３記載の半導体記憶装置。
Priority Applications (1)
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| JP35072397A JP3540586B2 (ja) | 1996-12-26 | 1997-12-19 | 半導体記憶装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP8-349055 | 1997-04-30 | ||
| JP35072397A JP3540586B2 (ja) | 1996-12-26 | 1997-12-19 | 半導体記憶装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004062784A Division JP3910965B2 (ja) | 1996-12-26 | 2004-03-05 | 半導体記憶装置 |
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Family
ID=27312331
Family Applications (1)
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|---|---|---|---|
| JP35072397A Expired - Lifetime JP3540586B2 (ja) | 1996-12-26 | 1997-12-19 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-12-19 JP JP35072397A patent/JP3540586B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH1116388A (ja) | 1999-01-22 |
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