JPH11164545A

JPH11164545A - 遅延クロック線を使用してチャージ・ポンプ中の電源電流サージを低減する方法および装置

Info

Publication number: JPH11164545A
Application number: JP10258044A
Authority: JP
Inventors: May Lee; メイ・リー; Lawrence D Engh; ローレンス・ディ・エンフ; Neizarian Heigopp; ヘイゴップ・ネイザリアン
Original assignee: INF STORAGE DEVICES Inc
Current assignee: INF STORAGE DEVICES Inc
Priority date: 1997-09-12
Filing date: 1998-09-11
Publication date: 1999-06-18
Also published as: US6100752A; EP0902525A3; EP0902525A2

Abstract

(57)【要約】【課題】電源電流サージを低減したチャージ・ポンプ
回路を提供する。【解決手段】チャージ・ポンプ回路は、第１のクロッ
クを与える第１のクロック線と、それぞれ各出力クロッ
ク線上でそれぞれの入力クロックから遅延し反転したク
ロックを発生する直列に接続された複数の遅延回路と、
それぞれ電荷を蓄積する直列に接続された複数のチャー
ジ・ポンプ段とを含む。第１のクロック線は第１のチャ
ージ・ポンプ段に結合され、複数の出力クロック線は残
りの複数の各チャージ・ポンプ段に結合される。各チャ
ージ・ポンプ段の動作は電源電流サージを低減し、分け
るためにずらせてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャージ・ポン
プ、およびチャージ・ポンプ中の電源電流サージを低減
する方法および装置に関する。

【０００２】

【従来の技術】Ｅｎｇｈの特許第５６２９８９０号は、
読取り同時書込みプログラミング方法を組み込んだアナ
ログ信号記憶用の集積回路システムに関する。特許第５
６２９８９０号の読取り同時書込みプログラミング方法
では、高電圧ランプをメモリ・セルに印加して、メモリ
・セルをターゲット電圧までプログラムする。図１に、
メモリ・セルの書込み／プログラミング中に高い出力電
圧を供給するチャージ・ポンプ回路１００を示す。図１
に示すように、チャージ・ポンプ回路１００は２つのチ
ャージ・ポンプ線を含み、各チャージ・ポンプ線はそれ
ぞれ複数のチャージ・ポンプ段１１０Ａ₁〜１１０Ａ_nお
よび１１０Ｂ₁〜１１０Ｂ_nを有する。各チャージ・ポン
プ段１１０Ａ₁〜１１０Ａ_nおよび１１０Ｂ₁〜１１０Ｂ_n
は、各コンデンサＣＡ₁〜ＣＡ_nおよびＣＢ₁〜ＣＢ_nおよ
びそれぞれダイオードとして接続された各Ｎチャネル・
デバイスＭＡ₁〜ＭＡ_nおよびＭＢ₁〜ＭＢ_nを含む。複数
のクロック発生源ＣＬＫ１、ＣＬＫ１Ｂ、ＣＬＫ２、お
よびＣＬＫ２Ｂが設けられ、各チャージ・ポンプの交互
の段が共通のクロック信号に接続される。

【０００３】図２Ａに従来技術のチャージ・ポンプ・ク
ロック信号のタイミング図を示す。この図から分かるよ
うに、クロック信号ＣＬＫ１とＣＬＫ１ＢおよびＣＬＫ
２とＣＬＫ２Ｂは重なり合わない。したがって、クロッ
ク信号ＣＬＫ１とＣＬＫ１Ｂは両方同時に高になること
はなく、クロック信号ＣＬＫ２とＣＬＫ２Ｂは両方同時
に高になることはない。図１の回路の動作は次のように
説明できる。この説明では、図１のすべてのダイオード
接続トランジスタのダイオード電圧降下はＶ_dに等し
く、かつクロック信号は０または接地とＶ_ddの間で変動
すると仮定する。クロック信号ＣＬＫ１が低のとき、コ
ンデンサＣＡ₁は電圧Ｖ_dd−Ｖ_dまで充電される。Ｖ_dは
ダイオード接続トランジスタＭＡ₀のダイオード電圧降
下である。クロック信号ＣＬＫ１が高になったとき、ノ
ードＡ₀の電圧は２Ｖ_dd−Ｖ_dに向かって上昇する。ノー
ドＡ₁の電圧が現在２Ｖ_dd−２Ｖ_dよりも小さい（クロッ
ク信号ＣＬＫ１Ｂが低である）場合、ダイオード接続ト
ランジスタＭＡ₁は順方向バイアスされ、電荷の一部が
コンデンサＣＡ₁からコンデンサＣＡ₂にダンプされる。

【０００４】他方、ノードＡ₁の電圧が２Ｖ_dd−２Ｖ_dに
ちょうど等しい場合、ダイオード接続トランジスタＭＡ
₂は導通しきい値のちょうど上にくる。ただし、実質的
な電荷がコンデンサＣＡ₁からコンデンサＣＡ₂に移され
ることはない。クロック信号ＣＬＫ１が再び高になった
とき、ダイオード接続トランジスタＭＡ₁は逆バイアス
される。クロック信号ＣＬＫ１Ｂが高になったとき、ノ
ードＡ₁の電圧は２Ｖ_dd−２Ｖ_dから３Ｖ_dd−２Ｖ_dに向
かって増大する。この時点でノードＡ₂の電圧が３Ｖ_dd
−３Ｖ_dよりも小さい場合、コンデンサＣＡ₂からの電荷
の一部はコンデンサＣＡ₃中にダンプされる。他方、ノ
ードＡ₂の電圧が３Ｖ_dd−３Ｖ_dにちょうど等しい場合、
ダイオード接続トランジスタＭＡ₂は導通しきい値のち
ょうど上にくる。ただし、この場合も実質的な電荷がコ
ンデンサＣＡ₂からコンデンサＣＡ₃に移されることは
ない。したがって、この分析を限界まで実施すると、ｎ
個のチャージ・ポンプ段の場合、無負荷（開回路）チャ
ージ・ポンプ出力のチャージ・ポンプ電圧限界はＮ（Ｖ
_dd−Ｖ_d）に等しくなることが分かる。

【０００５】チャージ・ポンプ上に実際の負荷がある場
合、出力コンデンサＣＡ_nおよびＣＢ_nはポンピング・
サイクル間で若干放電し、出力電流を負荷に供給する。
この場合、２つのチャージ・ポンプ線の各段はチャージ
・ポンプ出力電流に依存する速度で電荷を出力に向かっ
てポンプする。したがって、チャージ・ポンプ回路は、
コンデンサのサイズ×クロック信号の周波数に反比例す
る電源インピーダンスを有する電圧源のように見える。

【０００６】読取り同時書込みプログラミング方法で
は、高い電圧の印加を終了すべきとき（すなわち、ター
ゲット電圧に達するとき）を決定するためにメモリ・セ
ルをプログラムしている間、読取り動作を同時に実施す
る。読取りは書込み動作中に行われるので、図１のチャ
ージ・ポンプ回路１００は、セル上に記憶された電圧を
読み戻しているときにアクティブになる。チャージ・ポ
ンプ段の数に応じて、従来技術の各クロック・ドライバ
への負担は比較的大きくなり、（ｎ＊Ｃ）／２に比例す
る。ｎはチャージ・ポンプ段の数、Ｃは各コンデンサの
値である。大きい負荷を駆動するには大きいクロック・
ドライバが必要であり、これは電源に対する要求を大き
くする。電源に対する大きい要求は、システム中に望ま
しくない外乱をもたらす電流サージを引き起こす。図２
Ｂに、クロックＣＬＫ１、ＣＬＫ１Ｂ、ＣＬＫ２、およ
びＣＬＫ２Ｂに関する電源の電流サージを概略的に示
す。

【０００７】大きい電流サージは、読取り同時書込みプ
ログラミング方法のメモリ・セルの不正確な読取りとな
ることがある。その結果、メモリ・セルはアンダープロ
グラムまたはオーバープログラムされることがある。ま
た従来技術のチャージ・ポンプでは、クロックＣＬＫ１
とＣＬＫ１Ｂが重なり合わず、かつクロックＣＬＫ２と
ＣＬＫ２Ｂが重なり合わないことを保証する追加の回路
が必要である。さらに、より小さいダイ・サイズの要求
が継続するにつれて、意図した機能用のダイ領域を縮小
するための新しい設計技法およびシステムの組み込みが
必要になる。

【０００８】

【発明が解決しようとする課題】したがって、高い電圧
を出力し、同時に瞬時的な電源電流サージを低減し、か
つ回路の全体的なサイズを縮小する高電圧チャージ・ポ
ンプを提供する装置および方法が当技術分野では必要で
ある。

【０００９】

【課題を解決するための手段】本発明は、電源電流サー
ジを低減し、分けるチャージ・ポンプ回路である。チャ
ージ・ポンプ回路は、第１のクロックを与える第１のク
ロック線と、それぞれ各出力クロック線上にそれぞれの
入力クロックから遅延し反転したクロックを発生する直
列に接続された複数の遅延回路と、それぞれ電荷を蓄積
する直列に接続された複数のチャージ・ポンプ段とを含
む。第１のクロック線は第１のチャージ・ポンプ段に結
合され、複数の出力クロック線は残りの複数の各チャー
ジ・ポンプ段に結合される。各チャージ・ポンプ段の動
作は電源電流サージを低減し、分けるためにずらせてあ
る。

【００１０】

【発明の実施の形態】本発明の特徴および利点は、本発
明の以下の詳細な説明から明らかになろう。まず図３を
参照すると、本発明のチャージ・ポンプ回路３００の好
ましい実施形態が示されている。チャージ・ポンプ回路
３００は、クロック信号ＣＬＫ１を与えるクロック信号
線３１０、それぞれ一連のチャージ・ポンプ段３２０Ａ
₁〜３２０Ａ_nおよび３２０Ｂ₁〜３２０Ｂ_nを含む第１
および第２のチャージ・ポンプまたはチャージ・ポンプ
線、複数の同じ反転遅延クロック回路３３０₁〜３３０
_m、およびチャージ・ポンプ回路のフィルタリングされ
た出力ＰＵＭＰＯＵＴを与える低域フィルタ回路３４０
を含む。第１のチャージ・ポンプ線３２０Ａ₁〜３２０
Ａ_nの各段は、１つのコンデンサ３２２Ａ₁〜３２２Ａ_n
およびそれぞれダイオード接続された１つのＮチャネル
・デバイス３２４Ａ₁〜３２４Ａ_nを含む。同様に、第２
のチャージ・ポンプ線３２０Ｂ₁〜３２０Ｂ_nの各段は、
１つのコンデンサ３２２Ｂ₁〜３２２Ｂ_nおよびそれぞれ
ダイオード接続された１つのＮチャネル・デバイス３２
４Ｂ₁〜３２４Ｂ_nを含む。

【００１１】図３で分かるように、チャージ・ポンプ段
３２０Ａ₁はクロック信号ＣＬＫ１によって駆動され
る。チャージ・ポンプ段３２０Ａ₂および３２０Ｂ₂は、
遅延３３０₁によってクロック信号ＣＬＫ１に対して遅
延し、反転したクロック信号ＣＬＫ２によって駆動され
る。同様に、上側チャージ・ポンプ線中の一連の段の各
段は、図４Ｂに示すように連続して遅延し、反転したク
ロック信号として駆動される。また、図３に示される一
連の下側チャージ・ポンプ段は、それぞれチャージ・ポ
ンプ線の前の段を駆動するクロック信号に対して遅延
し、反転したクロック信号によって駆動される。ただ
し、下側チャージ・ポンプ線の第１の段３２０Ｂ₁はク
ロック信号ＣＬＫ１によって駆動されるのではなく、遅
延し反転したクロック信号ＣＬＫ２によって駆動され、
したがって上側チャージ・ポンプ線中で起こることは何
でも同様に下側チャージ・ポンプ線中でも起こる。ただ
し、時間はそれに対して遅延する。なお、本明細書にお
いてはパルスは高の時アクティブであり、低のとき非ア
クティブとする。

【００１２】通常の負荷で動作する場合、まずクロック
信号ＣＬＫ１が図４Ｂに示すように低であると仮定す
る。コンデンサ３２２Ａ₁は、ダイオード接続トランジ
スタ３０２Ａを介して電圧Ｖ_dd−Ｖ_dまで充電される。
クロック信号ＣＬＫ１が高になったとき、ノードＡ₀は
電圧２Ｖ_dd−Ｖ_dに向かって上昇する。図４Ｂから分か
るように、この時点で遅延し反転したクロック信号ＣＬ
Ｋ２はまだ高である。この時点でのノードＡ₁の電圧が
２Ｖ_dd−２Ｖ_dよりも小さくなければ、ダイオード接続
トランジスタ３２４Ａ₁は順方向バイアスされず、電荷
がコンデンサ３２２Ａ₁からコンデンサ３２２Ａ₂に移
されることはない。しかしながら、遅延し反転したクロ
ック信号ＣＬＫ２がその後低になったとき、ダイオード
接続トランジスタ３２４Ａ₁は順方向バイアスされ、コ
ンデンサ３２２Ａ₁の電荷の一部がコンデンサ３２２Ａ₂
に移され、ノードＡ₁の電圧が上昇する。

【００１３】同様に、遅延し反転したクロック信号ＣＬ
Ｋ２が再び高になったとき、ノードＡ₁の電圧は増分Ｖ
_ddだけさらに上昇する。この時点で、さらに遅延し反転
したクロック信号ＣＬＫ３はまだ高であり、この場合も
ノードＡ₁の電圧がそのとき存在する電圧よりも少なく
ともＶ_ddだけ小さければ、電荷の一部がコンデンサ３２
２Ａ₂からコンデンサ３２２Ａ₃に移されることはない。
しかしながら、さらに遅延し反転したクロック信号ＣＬ
Ｋ３が低になったとき、ダイオード接続トランジスタ３
２４Ａ₂は順方向バイアスされ、コンデンサ３２２Ａ₂か
らの電荷の一部がコンデンサ３２２Ａ₃に移され、ノー
ドＡ₃の電圧が上昇する。

【００１４】定常状態では各ノードＡ₀〜Ａ_n-1の平均電
圧は変化しないので、段３２０Ａ₁の電荷ポンピング・
サイクルでコンデンサ３２２Ａ₁からコンデンサ３２２
Ａ₂に移された電荷は、段３２０Ａ₂などの電荷ポンピ
ング・サイクルでコンデンサ３２２Ａ₂からコンデンサ
３２２Ａ₃に移された電荷に等しくなることは明らかで
ある。しかしながら、図３の上側チャージ・ポンプ線の
ｎ個の段の各段のこれらの電荷ポンピング・サイクルは
互いに遅延するか、またはずれ、したがってクロック信
号を発生する電源の電流スパイク負荷が同様にずれる
（図４Ｃおよび図４Ｄ参照）。特に、従来技術では、そ
れぞれｎ個の段を有する２つの交互配置チャージ・ポン
プ線を仮定すれば、各クロック信号はｎ個のコンデンサ
を一度に駆動することになる。それと比較して、図３の
回路では２つのコンデンサのみが一度に駆動され、２ｎ
個のすべてのコンデンサの駆動はｎ倍の増分にわたって
広がる。各時間増分は１つの遅延回路３３０の遅延に等
しい。したがって、図３の回路は、例えば、従来技術の
クロック周波数と同じクロック周波数（好ましくはより
高い周波数）で動作するかもしれないが、電源への瞬時
的な負担は大幅に軽減され、電源電流リプルの周波数は
かなり高くなり、リプルのフィルタリングがより容易か
つより有効になる。

【００１５】再び図３を参照すると、クロック信号ＣＬ
Ｋ１が低になったとき、どんな電荷もコンデンサ３２２
Ａ₁からコンデンサ３２２Ａ₂に移されており、次にコン
デンサ３２２Ａ₁の電圧をＶ_dd−Ｖ_d以下に下げることは
ダイオード接続トランジスタ３０２Ａを介して電源から
回復されることが分かる。したがって、クロック信号が
高になることによってもたらされるポンピング作用はそ
のクロック信号を駆動する電源に負担をかけるが、コン
デンサ３２２Ａ₁上の電荷の補給もクロック信号ＣＬＫ
１が低になったとき電源にいくらかの負担をかける。下
側ポンプ線の第１の段３２２Ｂ₁を信号ＣＬＫ１によっ
て駆動することもできたが、この段のドライブのずれお
よび反転はまた、次の電荷ポンピング動作に備えてコン
デンサ３２２Ａ₁および３２２Ｂ₁の電荷の同時補給を回
避する。これはまた電源の電流スパイクの大きさを小さ
くする。チャージ・ポンプ線開始信号の反転はまたチャ
ージ・ポンプ線の出力をインタリーブし、出力リプル電
圧を減少させ、その周波数を増大させるので、フィルタ
リングがより容易になる。

【００１６】図５に本発明の遅延回路４００の一実施形
態を示す。図５を参照すると、遅延回路４００は、Ｐチ
ャネルＭＯＳデバイス４０４、４０８、４１０、４１６
およびＮチャネルＭＯＳデバイス４０６、４１２、４１
４、４１８を含む。遅延回路４００は、入力信号線４０
２上の入力クロック信号ＣＬＫＩＮを受信し、クロック
信号ＣＬＫＩＮを所定の時間だけ遅延し反転した出力ク
ロック信号ＣＬＫＯＵＴを出力信号線４２０上に与え
る。より具体的には、入力クロック信号ＣＬＫＩＮが低
になったとき、Ｎチャネル・デバイス４０６はオフにな
り、Ｐチャネル・デバイス４０４はオンになり、ノード
ＡがＶ_ddまで高に引かれる。ノードＡがＶ_ddになると、
Ｐチャネル・デバイス４０８および４１０はオフにな
り、Ｎチャネル・デバイス４１２および４１４はオンに
なる。Ｎチャネル・デバイス４１２がオンになると、ノ
ードＢはＶ_SSまで引き下げられ、Ｎチャネル・デバイス
４１８がオフになる。Ｎチャネル・デバイス４１４がオ
ンであるので、ノードＣもＶ_SSであるノードＢの電圧ま
で引き下げられる。このためＰチャネル・デバイス４１
６はオンになる。したがって、出力クロック信号ＣＬＫ
ＯＵＴはＶ_ddまで高に引かれる。Ｎチャネル・デバイス
４１４は、トランジスタ４１６がオンになる前にトラン
ジスタ４１８がオフになることを保証し、両方のトラン
ジスタがスイッチング中に一時的にオンになるのを防
ぐ。

【００１７】反対に、入力クロック信号ＣＬＫＩＮが高
になった場合、Ｐチャネル・デバイス４０４はオフにな
り、Ｎチャネル・デバイス４０６はオンになり、ノード
ＡがＶ_SSまで低に引かれる。ノードＡが０ボルト（また
は０ボルト近く）になると、Ｎチャネル・デバイス４１
２および４１４はオフになり、Ｐチャネル・デバイス４
０８および４１０はオンになる。両方のＰチャネル・デ
バイス４０８および４１０がオンになると、まずノード
ＣがＶ_ddまで高に引かれ、したがってＰチャネル・デバ
イス４１６がオフになる。その後、ノードＢがＶ_ddまで
高に引かれ、それによりＮチャネル・デバイス４１８が
オンになる。Ｎチャネル・デバイス４１８がオンになる
と、出力クロック信号ＣＬＫＯＵＴはＶ_SSまで低に引か
れる。この場合Ｐチャネル・デバイス４１０は、トラン
ジスタ４１８がオンになる前にトランジスタ４１６がオ
フになることを保証し、この場合も両方のトランジスタ
がスイッチング中に一時的にオンになるのを防ぐ。この
ようにして、遅延回路４００は上述のように入力クロッ
ク信号を反転し、遅延する。

【００１８】好ましい実施形態では、遅延回路３３０₁
〜３３０_Mはアナログ遅延および反転回路、具体的には
単に回路の応答時間に基づいて遅延を加える連続インバ
ータ・タイプの回路である。しかしながら、他の実施形
態では、例として、周波数をクロック信号ＣＬＫ１のｎ
倍に分周し、より高い周波数の各カウントが次の連続す
る遅延し反転したクロック・サイクルを開始するなど、
クロック信号ＣＬＫ１をデジタル式に生成することもあ
る。このようにすると、Ｍ個の遅延し反転したクロック
信号があるクロック・サイクルＣＬＫ１のサイクル時間
中等しくずれ、本発明の平滑化効果を最大することがで
きる。さらに、そのような実施形態では、Ｍ個の遅延し
反転したクロック・サイクルの全列を与えるラップアラ
ウンドを使用して、チャージ・ポンプ段３２０Ｂ₁を遅
延したクロック信号ＣＬＫ_M/2で駆動し、後続の各段が
次の後続の遅延し反転したクロック信号によって駆動さ
れるようにすることもできる。そのような実施形態は、
コンデンサ３２２Ａ₁および３２２Ｂ₁上の電荷の補給
を等しくずらし、かつ出力フィルタおよび負荷への２つ
のチャージ・ポンプ線のポンピングを等しくずらす。た
だし、開示した好ましい実施形態のそれを超える電源電
流スパイクの低減は大きくない。

【００１９】前に指摘したように、遅延回路によって生
成された各クロック信号は遅延回路への入力に対して反
転し、遅延する。すべての遅延回路の組合せによって与
えられる全遅延は、最良の性能のためにクロック信号Ｃ
ＬＫ１の周期の少なくとも１／２であることが好まし
い。したがって、電流電源サージが時間がたつにつれて
分かれるだけでなく、各クロック・ドライバ（すなわち
遅延回路）上の負荷が小さくなり、したがってクロック
・ドライバは小さくてよい。また、遅延回路によって必
要とされるスイッチング電流が時間がたつにつれて広が
る。したがって、図４Ｃおよび図４Ｄに示すように、電
源電流サージの振幅は小さくなり、周波数がより高くな
る。このことは、クロック・ドライバのスイッチング中
に大きい、より低い周波数の電源電流サージが発生する
従来技術と区別されるべきであり、もちろん、従来技術
のクロック・ドライバはより大きい容量性負荷を駆動す
るために大きくしなければならなかった。

【００２０】以上の結果、本発明は、従来技術に勝るよ
り静かなシステムを提供し、読取り同時書込みプログラ
ミング方法中にメモリ・セルをアンダープログラムまた
はオーバープログラムする従来技術の問題を緩和する。
さらに、従来技術のチャージ・ポンプ回路は、クロック
信号ＣＬＫ１およびＣＬＫ１Ｂならびにクロック信号Ｃ
ＬＫ２およびＣＬＫ２Ｂが重なり合わないことを保証す
る回路を必要とするが、本発明ではそのような回路は不
要である。

【００２１】図３のチャージ・ポンプ回路３００の面積
をさらに縮小するために、各コンデンサの容量値は同じ
ポンピング容量に対してクロック周波数に反比例するの
で、コンデンサはより小さく製造され、クロック周波数
は高くされる。この場合、より小さいコンデンサを駆動
するためにさらに小さい遅延クロック・ドライバが必要
である。クロック周波数を高くし、コンデンサ・サイズ
を縮小すると、出力電圧リプルの周波数が高くなり、出
力リプルの振幅が減少し、抵抗３４２およびコンデンサ
３４４によるチャージ・ポンプ出力のフィルタリングが
より容易かつより有効になる。

【００２２】本発明によれば、より小さいクロック・ド
ライバおよびより小さい負荷のために電源の電流サージ
が低減され、分けられる。さらに、高いクロック周波数
およびより小さいコンデンサを使用することによって、
回路の全体的なサイズがさらに縮小される。これはまた
出力リプルを低減し、より静かなシステムおよび向上し
たシステム性能を与える。

【００２３】いくつかの例示的な実施形態を説明し、添
付の図面に図示したが、そのような実施形態は、広い本
発明を説明するためのものにすぎず、制限するものでは
ないこと、および様々な他の修正形が当業者なら容易に
思い付くので、本発明は図示し、説明した特定の構成お
よび配置に限定されないことを理解されたい。

【図面の簡単な説明】

【図１】従来技術のチャージ・ポンプ回路を示す図で
ある。

【図２】従来技術のチャージ・ポンプ・クロック発生
源のタイミング図（Ａ）と、従来技術のチャージ・ポン
プ回路の電源電流サージを示す図（Ｂ）である。

【図３】本発明のチャージ・ポンプ回路の一実施形態
を示す図である。

【図４】本発明の好ましい実施形態のチャージ・ポン
プ回路中で使用されるクロック信号のタイミング図
（Ｂ）と、個々のドライバ電流サージを示す図（Ｃ）
と、結合したドライバ電流サージを示す図（Ｄ）であ
る。

【図５】本発明の好ましい実施形態で使用される遅延
回路の一実施形態を示す図である。

【符号の説明】

３００チャージ・ポンプ回路３０２Ａダイオード接続トランジスタ３２０Ａ₁〜３２０Ａ_n 第１のチャージ・ポンプ３２０Ｂ₁〜３２０Ｂ_n 第２のチャージ・ポンプ３２２Ａ₁〜３２２Ａ_n コンデンサ３２２Ｂ₁〜３２２Ｂ_n コンデンサ３２４Ａ₁〜３２４Ａ_n Ｎチャネル・デバイス３２４Ｂ₁〜３２４Ｂ_n Ｎチャネル・デバイス３３０₁〜３３０_m 反転遅延クロック回路３４０低域フィルタ回路４００遅延回路

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【手続補正書】

【提出日】平成１０年１１月２５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図４】

【図５】

【図３】

フロントページの続き (72)発明者ローレンス・ディ・エンフアメリカ合衆国・94062・カリフォルニア州・レッドウッドシティ・ハイドストリート・105 (72)発明者ヘイゴップ・ネイザリアンアメリカ合衆国・95117・カリフォルニア州・サンホゼ・フリードアヴェニュ・ 4039

Claims

【特許請求の範囲】

【請求項１】第１のクロック信号を有する第１のクロ
ック線と、第１のクロック発生源に結合され、第１の電荷を蓄積
し、第１のクロック信号に応答して第１の電圧を出力す
る第１のチャージ・ポンプ回路と、第１のクロック線に結合され、遅延させて第２のクロッ
ク線上に第２のクロック信号を発生させる第１の遅延回
路と、第１のチャージ・ポンプ回路と第１の遅延回路に結合さ
れ、第２の電荷を蓄積し、第２のクロック信号に応答し
て第２の電圧を発生する第２のチャージ・ポンプ回路と
を含み、電源電流サージを低減し、分けるために、第２のチャー
ジ・ポンプ段の動作を第１のチャージ・ポンプ段の動作
に対してずらせてある、電源電流サージを低減したチャ
ージ・ポンプ回路。
【請求項２】第１のクロック信号がアクティブであ
り、かつ第２のクロック信号が非アクティブであると
き、第１のチャージ・ポンプ回路上の第１の電荷の第１
の部分が第２のチャージ・ポンプ回路に移される請求項
１に記載のチャージ・ポンプ回路。
【請求項３】第１の遅延回路に結合され、遅延させて
第３のクロック信号線上に第３のクロック信号を発生さ
せる第２の遅延回路と、第２のチャージ・ポンプ回路と第２の遅延回路に結合さ
れ、第３のクロック信号に応答して第３の電圧を出力す
る第３のチャージ・ポンプ回路とをさらに含み、第２の
クロック信号がアクティブであり、かつ第３のクロック
信号が非アクティブであるとき、第２の電荷の第２の部
分が第３のチャージ・ポンプ回路に移される請求項１に
記載のチャージ・ポンプ回路。
【請求項４】第１のチャージ・ポンプ回路および第２
のチャージ・ポンプ回路がそれぞれ、第１または第２のクロック線に結合されたコンデンサ
と、コンデンサに結合された入力および第２のチャージ・ポ
ンプ回路または出力端子に結合された出力を有するダイ
オードとして構成されたＮチャネル・デバイスとを含む
請求項１に記載のチャージ・ポンプ回路。
【請求項５】第２のクロック信号は、第１のクロック
信号から所定の時間遅延し、反転する請求項２に記載の
チャージ・ポンプ回路。
【請求項６】第３のクロック信号は、第２のクロック
信号から所定の時間だけ遅延し、反転する請求項３に記
載のチャージ・ポンプ回路。
【請求項７】第２のチャージ・ポンプ回路の出力に結
合され、第２の電圧を平滑化する低域フィルタをさらに
含む請求項１に記載のチャージ・ポンプ回路。
【請求項８】低域フィルタが、結合された抵抗と出力
コンデンサを含む請求項７に記載のチャージ・ポンプ回
路。
【請求項９】第１のチャージ・ポンプ回路に結合され
た端子を有する電源をさらに含む請求項１に記載のチャ
ージ・ポンプ回路。
【請求項１０】第１のクロックを供給する第１のクロ
ック線と、それぞれ各出力クロック線上にそれぞれの入力クロック
から遅延し反転したクロックを発生する直列に接続され
た複数の遅延回路と、それぞれ電荷を蓄積する直列に接続された複数のチャー
ジ・ポンプ段であって、第１のクロック線が第１のチャ
ージ・ポンプ段に結合され、複数の出力クロック線が残
りの複数の各チャージ・ポンプ段に結合される複数のチ
ャージ・ポンプ段とを備え、電源電流サージを低減し、
分けるために、各チャージ・ポンプ段の動作をずらせて
ある電源電流サージを低減し、分けるチャージ・ポンプ
回路。
【請求項１１】あるチャージ・ポンプ段のクロックが
アクティブであり、かつ次のチャージ・ポンプ段のクロ
ックが非アクティブであるとき、電荷があるチャージ・
ポンプ段から次のチャージ・ポンプ段に移される請求項
１０に記載のチャージ・ポンプ回路。
【請求項１２】各チャージ・ポンプ段が、クロックまたは第１のクロック線に結合されたコンデン
サと、コンデンサに結合された入力および次のチャージ・ポン
プ段に結合された出力を有するダイオードとして構成さ
れたＮチャネル・デバイスとを含む請求項１０に記載の
チャージ・ポンプ回路。
【請求項１３】複数のチャージ・ポンプ段の最後のチ
ャージ・ポンプ段の出力に結合され、出力電圧を平滑化
する低域フィルタ回路をさらに含む請求項１０に記載の
チャージ・ポンプ回路。
【請求項１４】低域フィルタが、結合された抵抗と出
力コンデンサを含む請求項１３に記載のチャージ・ポン
プ回路。
【請求項１５】複数のチャージ・ポンプ段の第１のチ
ャージ・ポンプ段に電源電圧を供給することができる電
源端子をさらに含む請求項１０に記載のチャージ・ポン
プ回路。
【請求項１６】複数の遅延回路によって与えられる全
遅延が第１のクロック信号の周期の少なくとも１／２で
ある請求項１０に記載のチャージ・ポンプ回路。
【請求項１７】第１のクロック、複数の遅延回路、複
数のチャージ・ポンプ段、および最後のチャージ・ポン
プ段に結合された出力端子を有するチャージ・ポンプ回
路中の電源電流サージを低減し、分ける方法であって、ａ）第１のクロックを第１のチャージ・ポンプ段および
第１の遅延回路に与えるステップと、ｂ）複数の遅延回路が、それぞれその入力クロックに対
して遅延し反転した複数のクロックを発生するステップ
と、ｃ）複数のクロックを残りの複数の各チャージ・ポンプ
段に与えるステップと、ｄ）あるチャージ・ポンプ段のクロックがアクティブで
あり、かつ次のチャージ・ポンプ段のクロックが非アク
ティブであるとき、電荷をあるチャージ・ポンプ段から
次のチャージ・ポンプ段に移すステップとを含み、電源
電流サージを低減し、分けるために、各チャージ・ポン
プ段の動作を前のチャージ・ポンプ段に対してずらせて
ある方法。
【請求項１８】電圧を有する電源端子を第１のチャー
ジ・ポンプ段に結合するステップをさらに含む請求項１
７に記載の方法。
【請求項１９】各チャージ・ポンプ段が、クロックまたは第１のクロックに結合されたコンデンサ
と、コンデンサに結合された入力および次のチャージ・ポン
プ段に結合された出力を有するダイオードとして構成さ
れたＮチャネル・デバイスとを含む請求項１７に記載の
方法。
【請求項２０】出力電圧を平滑化するために低域フィ
ルタ回路を出力端子に結合するステップをさらに含む請
求項１０に記載のチャージ・ポンプ回路。