JPH11167372A - アクティブマトリクス装置 - Google Patents

アクティブマトリクス装置

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JPH11167372A
JPH11167372A JP10093678A JP9367898A JPH11167372A JP H11167372 A JPH11167372 A JP H11167372A JP 10093678 A JP10093678 A JP 10093678A JP 9367898 A JP9367898 A JP 9367898A JP H11167372 A JPH11167372 A JP H11167372A
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アンドリュー カーンズ グレアム
Michael James Brownlow
ジェームズ ブラウンロー マイケル
Andrew Key
ケイ アンドリュー
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Abstract

(57)【要約】 （修正有） 【課題】 アナログデジタル表示装置の両方に適用可能
で回路を複雑化せず、効率的に駆動を確実に行うアクテ
ィブマトリクス装置４０。 【解決手段】 データライン４３と走査ライン４１との
交差部に行状に配置しデータラインに接続したデータ入
力と走査ラインに接続した走査入力とを有する制御素子
アクティブマトリクスを備える。入力信号をサンプリン
グし、制御素子行のデータ信号ライン周期中生成のデー
タラインドライバ回路４４と、走査信号を行の制御素子
の走査入力に印加し、データ信号を供給し走査ライン４
１アドレスする走査ラインドライバ回路４２とを備え
る。データ入力信号をサンプリング格納し第１ラインサ
ブ周期中に第１制御素子群のデータ信号を生成格納した
データ信号を第２ラインサブ周期中に第１制御素子群に
印加すべく、データ入力信号をサンプリング格納し、第
２ラインサブ周期中に第２制御素子群のデータ信号を第
２制御素子群に印加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス装置に関する。詳しくは、アクティブマトリクス液
晶表示装置（ＡＭＬＣＤ）のドライバ回路に関するが、
これに限定されない。
【０００２】本発明は、例えば、個別の大規模集積回路
（ＬＳＩ）ドライバチップ内に実装されるか、またはＳ
ＯＩ(シリコンオンインシュレータ)技術を用いて薄膜ト
ランジスタ（ＴＦＴ）の形態で表示基板上に集積され
る、ＡＭＬＣＤのドライバ回路に適用され得る。さら
に、本発明は、アナログＲＧＢ映像データが供給される
アナログ表示装置、またはデジタル−アナログ（Ｄ／
Ａ）変換器を含み完全にデジタルのインタフェースを有
するデジタル表示装置に適用され得る。
【０００３】
【従来の技術】図１は、走査ラインドライバ回路３に接
続する走査ライン２と、データラインドライバ回路５に
接続するデータライン４とによってアドレス可能なＮ行
Ｍ列の画素よりなる典型的なＡＭＬＣＤ１を示す。デー
タ電圧がデータラインドライバ回路５によってデータラ
イン４に印加され、走査電圧が走査ラインドライバ回路
３によって走査ライン２に印加され、これにより、これ
らの電圧の組み合わせにより、画素電極６にアナログデ
ータ電圧が印加され、この結果、各行が循環的な繰り返
し順序で走査されるときそれぞれの行に沿った画素の光
伝送状態が制御される。これは、単一の画素行に対して
は以下のように実現される。データラインドライバ回路
５は、その画素行によって表示されるべきデータ行を読
み出し、対応するデータ電圧をデータライン４に印加し
て、各データライン４を必要なデータ電圧まで充電す
る。制御すべき画素行に対応する走査ライン２は、走査
ラインドライバ回路３による走査電圧の印加によって活
性化され、これにより、各画素に関連するＴＦＴ７がオ
ンとなり、対応するデータライン４からの電荷がこの画
素に関連する画素付加容量８（図では点線で示す）に転
送される。走査電圧が取り除かれると、ＴＦＴ７は画素
付加容量８をデータライン４から隔離し、この結果、画
素が次の走査フレーム中に更新されるまで、この画素の
光学伝送状態は画素付加容量８の電圧に対応する。画素
行は一度に１行づつ更新され、最終的にすべての行が更
新されて１つの表示データフレームの更新が完了する。
このプロセスが次のデータフレームに対して繰り返され
る。
【０００４】アナログ表示装置の場合には、表示データ
は、表示装置の解像度およびフレームレートに依存する
頻度でサンプリングされるアナログ映像（ＡＶＩＤＥ
Ｏ）信号の形態でデータラインドライバ回路に供給され
る。ここで、サンプリング頻度（画素データレートとも
呼ばれる）は、ｆが表示装置のフレームレートであると
きｆＮＭに等しい。
【０００５】
【発明が解決しようとする課題】小型のまたは画素解像
度が低いアナログ表示装置では、図２に示すように、デ
ータラインドライバ回路として、通常、ポイントアット
アタイム型データラインドライバ回路１０が用いられ
る。この回路１０では、Ｄ型フリップフロップのチェー
ンよりなるサンプリングシフトレジスタ１１は、各フリ
ップフロップの出力により関連するサンプリングトラン
ジスタ１２のゲートを制御するように接続される。サン
プリングトランジスタは、図では点線１３で示される関
連する寄生容量を有する対応するデータライン４にＡＶ
ＩＤＥＯ信号を印加する。このようなポイントアットア
タイム駆動方式の重要な特徴は、サンプリングトランジ
スタ１２がデータライン４に直接接続されていることで
ある。動作においては、フレーム同期パルスＶＳＹＮＣ
（図示せず）およびライン同期パルスＨＳＹＮＣがそれ
ぞれフレーム周期およびライン周期の開始を示し、クロ
ック信号ＣＫがサンプリング頻度で各フリップフロップ
のクロック入力に印加され、この結果、シフトレジスタ
内で「１」状態が循環して得られることにより、サンプ
リングトランジスタ１２がサンプリング頻度で順番に活
性化される。サンプリングトランジスタ１２およびデー
タライン４の抵抗（数千オームの抵抗を有し得る）、な
らびにデータラインの分布容量（合計数十ピコファラド
に達し得る）によって形成されるＲＣ時定数は、サンプ
リングを首尾よく実行するのに利用可能なサンプリング
周期（１／ｆＮＭ）より十分に短くなければならない。
【０００６】図３は、このようなポイントアットアタイ
ム型データラインドライバ回路に関連する信号のタイミ
ングを示す。ここで、Ｓ１、Ｓ２およびＳ３は、表示装
置の先端から数えて最初の３本の走査ラインに印加され
る走査電圧を示す。連続する走査ライン周期Ｔ１、Ｔ
２、．．．で走査電圧Ｓ１、Ｓ２、Ｓ３によって走査ラ
インが活性化されると、データ電圧を画素に印加するの
と同時にＡＶＩＤＥＯ信号がサンプリングされることに
留意されたい。ここで走査電圧はＨＳＹＮＣパルスによ
って同期化される。しかし、画素行の各画素に関連する
ＴＦＴがオンになる一方で、この行のためのデータがデ
ータライン４にサンプリングされているため、表示装置
の右側の画素は、ライン周期よりはるかに短い実効走査
時間内でサンプリングされた電圧で充電されることにな
る。実際において、最悪の場合には、実効走査時間はＨ
ＳＹＮＣパルス周期より少し長い程度となり得る。
【０００７】大型のまたは画素解像度が高いアナログ表
示装置では、データラインは容量および抵抗共にもっと
高いため、利用可能なサンプリング周期（１／ｆＮＭ）
が短すぎて、サンプリングトランジスタはデータライン
を直接充電することができず、従って、サンプリングは
バッファを介して行われなければならない。アナログ表
示装置では、極めて迅速に充電または放電され得る小さ
なコンデンサをデータドライバ回路の各列内に配置し
て、ＡＶＩＤＥＯ信号のサンプルを格納するようにする
ことができる。これにより、データ電圧はバッファ回路
によって各データラインに転送され得る。しかし、この
転送動作は数マイクロ秒を要し、この場合も、表示装置
の右側の画素を走査するのに利用可能な時間に制約が生
じる。
【０００８】図４（ａ）は、バッファを用いたサンプリ
ングにおいてもっと一般的に使用される典型的なアナロ
グのラインアットアタイム型データラインドライバ回路
２０を示す。回路２０は、前の例のようにＤ型フリップ
フロップのチェーンよりなるサンプリングシフトレジス
タ１１を備えているが、フリップフロップの出力は、そ
れぞれ２つの容量性メモリ素子２１および２２ならびに
データライン駆動用ラインドライバ２３よりなるサンプ
リング回路に接続される。図４（ｂ）および（ｃ）はデ
ータラインドライバ回路２０の２つの異なる回路構成を
示す。ここで、２つのメモリ素子は、各データラインに
対して２つのコンデンサ２５、２６または２７、２８、
および関連するスイッチ２５Ａ、２６Ａ、または２７
Ａ、２７Ｂ、２８Ａ、２８Ｂを含み、ラインドライバは
各データラインに対してバッファ２９または３０を含
む。これらについて以下にさらに詳述する。
【０００９】図５は、このようなラインアットアタイム
型データラインドライバ回路のタイミング回路を、図３
のポイントアットアタイム型データラインドライバ回路
のタイミング回路と比較して示す。ラインアットアタイ
ム駆動方式の重要な特徴は、１つのデータ行全体が１ラ
イン周期Ｔ１中にサンプリングされた後に初めて走査ラ
インが活性化され、次のライン周期Ｔ２全体が、画素へ
のデータの走査、および次の画素行のためのデータのサ
ンプリングに使用されることである。サンプリングおよ
びデータライン駆動は同時に行うことはできないので、
各サンプリング回路は、図４（ａ）に示すように、２つ
のメモリ素子２１および２２を含む。図４（ｂ）の第１
の回路構成では、各コンデンサ２５がデータ行内の対応
するポイントをサンプリングするために使用され、その
電荷はコンデンサ２６と共有される。次にコンデンサ２
６およびバッファ２９を使用してデータラインが駆動さ
れ、コンデンサ２５は次のデータ行の対応するポイント
をサンプリングするために残される。一方、図４（ｃ）
の第２の回路構成では、コンデンサ２７がデータ行内の
対応するポイントをサンプリングするために使用され、
一方、コンデンサ２８およびバッファ３０がデータライ
ンを駆動する。次のライン周期中には、コンデンサ２７
およびバッファ３０がデータラインを駆動するために使
用され、一方、コンデンサ２８は次の行サンプリングの
ために使用されることになる。これら両方の場合に、ア
ナログメモリにはいつでも２つの映像データ行全体が格
納される。しかし、この単一ラインパイプラインは、構
成要素の数および制御回路の複雑度の両方において有意
のオーバヘッドを引き起こす。
【００１０】デジタル表示装置の場合には、データライ
ンドライバ回路は、通常は、ラインアットアタイム駆動
方式を使用し、このため、通常はラッチに基づくライン
メモリを使用する必要がある。典型的なデジタルデータ
ラインドライバ回路は、例えば６または８ビットＲＧＢ
フォーマットでデジタル映像データが供給される入力レ
ジスタと、デジタルラッチの形態の格納レジスタと、格
納レジスタの出力に接続され、基準電圧が供給されて、
出力バッファを介して２４本までの並列デジタルデータ
ラインにデータを印加するデジタル−アナログ（Ｄ／
Ａ）交換器とを備えている。デジタルデータビットが入
力レジスタに供給されると、これらはレジスタ内に格納
される。そして、データ行全体が格納されると、入力レ
ジスタの中味は格納レジスタに転送され、これによりＤ
／Ａ交換器が制御される。画面の小さい表示装置の場合
には、Ｄ／Ａ交換器はデータラインに直接接続されて、
簡単な電荷共有によってデータラインを充電し得るが、
もっと高性能の表示装置に対しては出力バッファが必要
となる。最も一般的に使用されるＤ／Ａ交換器は並列交
換器（例えば、Y. Matsueda、S. Inoue、S. Takenaka、
T. Ozawa、S. Fujikawa、T. NakazawaおよびH. Ohshim
a、"Low-temperature poly-Si TFT-LCD with integrate
d 6-bit digital data drivers"、Society for Informa
tion Display 96Digest、21〜24頁に示されている）お
よびランプ変換器である。しかし、このような回路に必
要なデジタルラインメモリを、ＳＯＩデジタルドライバ
集積により実現するのは困難である。
【００１１】１つの走査ラインを充電するために２つの
走査ラインドライバ回路を使用することが知られてい
る。これは、例えば、C. Reita、"Integrated driver c
ircuits for active matrix liquid crystal displa
y"、Displays 1993、第14(2)巻、104〜114頁、およびR.
Martin、T. Chuang、H. Steemers、R. Fulks、S. Stub
er、D. Lee、M. Young、J. Ho、M. Nguyen、W. Meuli、
T. Fiske、R. Bruce、V. Da Costa、R. Kowalski、A. L
ewis、W. Turner、M. Thompson、M. TiltonおよびL. Si
lverstein、"The electronic document display: A 6.3
-million-pixel ＡＭＬＣＤ"、Journal of the Society
for Information Display 1996、第4(2)巻、65〜73頁
に記載されている。特に表示装置と同一の基板上に集積
される回路に関連するこのような駆動方式には２つの利
点がある。第１の利点は、回路の欠陥に対する許容性が
より高いことである。第２の利点は、走査ラインおよび
これに接続したＴＦＴの有意の容量をより迅速におよび
均等に充電するために２つの走査ラインバッファを使用
し得ることである。さらに、走査ラインを物理的に表示
装置の中央に沿って分割することにより、表示装置が２
つの表示部よりなり、これらの表示部が、表示装置の対
向する縁部に接続される個別の走査ラインドライバ回路
によって走査されるようにすることが知られている。こ
のような構成は、２つの表示部を共通の基板上に配備す
ることで実現してもよいし、または表示部を縁同士が結
合される２つの表示基板によって構成し、これにより大
領域の表示装置を形成してもよい。両方の場合におい
て、２つの表示部の走査ラインは、同じラインが２つの
部分で同時に活性化されるように制御される。
【００１２】米国特許第4830466号は、図６に示すよう
に、走査ラインが表示装置の中央に沿って左側および右
側走査ライン部３３および３４に分割されるＡＭＬＣＤ
３２を開示している。走査ライン部３３、３４はポイン
トアットアタイム駆動方式の１ライン周期で活性化され
る。すなわち、左側走査ライン部３３はライン周期の前
半部で活性化され、右側走査ライン部３４はライン周期
の後半部で活性化される。これにより、図３を参照して
上述した従来のポイントアットアタイム駆動方式と比べ
て、表示装置の右側に対してデータラインドライバ回路
３７による画素の充電時間がより多く与えられる。２つ
の走査ライン部３３および３４は単一の走査動作で走査
されることに留意されたい。すなわち、走査電圧の印加
中に１データ行が読み出されデータラインに印加される
が、左側および右側走査ラインは個別に制御される。
【００１３】本発明の目的は、アナログおよびデジタル
表示装置の両方に適用され得、また過度に回路を複雑化
せず、効率的な方法で表示装置の駆動を確実に行う新規
のアクティブマトリクス装置を提供することである。
【００１４】
【課題を解決するための手段】本発明のアクティブマト
リクス装置は、複数のデータラインと、複数の走査ライ
ンと、行状に構成され、かつ該データラインと該走査ラ
インとの交差部に配置された制御素子のアクティブマト
リクスであって、該制御素子が該データラインに接続さ
れたデータ入力と該走査ラインに接続された走査入力と
を有し、各制御素子は該データラインのうちの対応する
データラインに印加されるデータ信号と、該走査ライン
のうちの対応する走査ラインに印加される走査信号との
組み合わせによってアドレス可能である、制御素子のア
クティブマトリクスと、入力信号に応答して連続するラ
イン周期中に該制御素子の行をアドレスするアドレス手
段と、を備えており、該アドレス手段は、該入力信号を
サンプリングして該制御素子の行のそれぞれのためのデ
ータ信号を対応するライン周期中に生成し、該データ信
号を該データラインに印加するデータラインドライバ回
路手段と、走査信号を該行のそれぞれに沿った該制御素
子の該走査入力に印加して、該制御素子が該走査信号を
受け取ると該データラインに印加された該データ信号を
該行に沿った該制御素子に供給することによって該走査
ラインを連続してアドレスする走査ラインドライバ回路
手段と、を含み、該アドレス手段はさらに、該入力信号
をサンプリングおよび格納して、該１ライン周期の第１
サブ周期中に該行に沿った該制御素子の第１制御素子群
のためのデータ信号を生成し、該１ライン周期の第２サ
ブ周期中に該データ信号を該第１制御素子群に供給する
第１活性化手段と、該入力信号をサンプリングおよび格
納して、該第２サブ周期と少なくとも一部が同延のサブ
周期中に該行に沿った第２制御素子群のためのデータ信
号を生成し、引き続くサブ周期中に該データ信号を該第
２制御素子群に供給する第２活性化手段とを備えてお
り、そのことにより上記目的が達成される。
【００１５】好ましくは、前記第２活性化手段は、前記
ライン周期のうちの前記１ライン周期に続く別のライン
周期の第１サブ周期中に前記データ信号を前記第２制御
素子群に供給するように構成されている。
【００１６】さらに好ましくは、前記データラインドラ
イバ回路手段は、第１および第２駆動手段を備え、前記
第１活性化手段は、前記第１サブ周期中に該第１駆動手
段を前記第１制御素子群から隔離し、前記第２サブ周期
中に該第１駆動手段を該第１制御素子群に接続する第１
スイッチ手段を備え、前記第２活性化手段は、該第２サ
ブ周期中に該第２駆動手段を前記第２制御素子群から隔
離し、前記引き続くサブ周期中に該第２駆動手段を該第
２制御素子群に接続する第２スイッチ手段を備えてい
る。
【００１７】ある実施の形態では、前記データラインド
ライバ回路手段は、データライン数に対応する複数のス
テージを有するデータシフトレジスタ手段を備え、前記
第１および第２駆動手段はそれぞれ、所定の割合の該ス
テージおよび関連するラインドライバを備えている。
【００１８】他の実施形態では、前記第１および第２駆
動手段はそれぞれ、前記データシフトレジスタ手段の前
記段階および関連するラインドライバの半分を備えてい
る。
【００１９】さらに他の実施形態では、前記第１および
第２スイッチ手段はそれぞれ一連のスイッチ素子を備
え、各スイッチ素子は、前記データラインのそれぞれ１
つに接続されている。
【００２０】さらに他の実施形態では、各行は、第１お
よび第２の個別にアドレス可能な走査ラインによってア
ドレス可能であり、前記第１活性化手段は、第１走査信
号を該第１走査ラインに印加して、前記第２サブ周期中
に前記データ信号を前記第１制御素子群に供給する、前
記走査ラインドライバ回路手段の第１走査手段を備え、
前記第２活性化手段は、第２走査信号を該第２走査ライ
ンに印加して、前記引き続くサブ周期中に該データ信号
を前記第２制御素子群に供給する、該走査ラインドライ
バ回路手段の第２走査手段を備えている。
【００２１】さらに他の実施形態では、前記第１走査ラ
インに対応する前記データラインは、前記データライン
ドライバ回路手段の第１ラインドライバに永久に接続さ
れ、前記第２走査ラインに対応するデータラインは、該
データラインドライバ回路手段の第２ラインドライバに
永久に接続される。
【００２２】さらに他の実施形態では、前記第１走査ラ
インに対応する前記データラインは、第１および第２ス
イッチ手段によって前記データラインドライバ回路手段
の第１および第２ラインドライバに接続され、前記第２
走査ラインに対応する前記データラインは、第３および
第４スイッチ手段によって該データラインドライバ回路
手段の第３および第４ラインドライバに接続され、か
つ、各サブ周期中に、該データラインドライバ回路手段
はデータ信号を前記第１および第２制御素子群のサブ群
のデータラインに印加するように構成され、該第１およ
び第２制御素子群の他のサブ群のために前記入力信号が
サンプリングされている。
【００２３】さらに他の実施形態では、前記第１および
第２走査手段は、それぞれが複数のステージを有し、ま
たそれぞれにフレーム同期信号が印加される各走査シフ
トレジスタ手段を備え、前記第１走査ラインは、該第１
走査手段の１つおきのステージに接続され、前記第２走
査ラインは、該第１走査手段の該第１走査ラインが接続
されるステージとは１段階ずれた該第２走査手段の１つ
おきのステージに接続される。
【００２４】さらに他の実施形態では、前記第１および
第２走査手段は、該第１走査手段の段階が該第２走査手
段の段階と交互に配置される共有走査シフトレジスタ手
段のそれぞれ異なるステージを備え、前記第２走査ライ
ンは、前記第１走査ラインに沿って延びる接続部によっ
て該第２走査手段に接続される。
【００２５】さらに他の実施形態では、前記第２走査ラ
インの前記接続部は、前記第１制御素子群に関連する第
１付加容量手段のプレートを形成し、また前記第１走査
ラインの接続部は、前記第２制御素子群に関連する第２
付加容量手段のプレートを形成する。
【００２６】さらに他の実施形態では、前記アドレス手
段は、各ラインサブ周期中にアナログ入力信号をサンプ
リングして対応する制御素子群のための前記データ信号
を格納し、また、少なくとも１つの引き続くラインサブ
周期中に該データ信号を該制御素子群に供給すると同時
に、該アナログ入力信号がサンプリングされて次の制御
素子群のための該データ信号を生成するようにされる。
【００２７】さらに他の実施形態では、前記アドレス手
段は、各ラインサブ周期中にデジタル入力信号をサンプ
リングして、引き続いて対応する制御素子群のためのデ
ータ信号に変換されるデジタル信号を生成し、そして少
なくとも１つの引き続くラインサブ周期内に該デジタル
信号の変換および該データ信号の該制御素子群への供給
を完了させると同時に、該デジタル入力信号がサンプリ
ングされて次の制御素子群のためのデータ信号を生成す
るようにされる。
【００２８】さらに他の実施形態では、前記データライ
ンドライバ回路手段は、前記ライン周期をタイミング化
するライン同期信号に対して位相がずれた走査同期信号
を生成する走査同期手段を含み、該走査同期信号は、同
じライン周期内の連続するサブ周期間の移行をタイミン
グ化する。
【００２９】さらに他の実施形態では、前記データライ
ンドライバ回路手段は、データライン数に対応する複数
のステージを有するデータシフトレジスタ手段であっ
て、前記ライン同期信号が印加されるデータシフトレジ
スタ手段を備え、前記走査同期手段は、該ステージのう
ちの中間に位置するステージの出力に接続されて、該ラ
イン同期信号に対して位相がずれている前記走査同期信
号を提供する。
【００３０】さらに他の実施形態では、前記データライ
ンドライバ回路手段は、各データラインに対して単一の
データメモリを備えている。
【００３１】本発明によれば、複数のデータラインと、
複数の走査ラインと、行状に構成された制御素子アクテ
ィブマトリクスであって、該データラインと該走査ライ
ンとの交差部に配置され、各制御素子が該データライン
のうちの対応するデータラインと該走査ラインのうちの
対応する走査ラインとにそれぞれ印加されるデータ信号
と走査信号との組み合わせによってアドレス可能である
ように、該データラインに接続されるデータ入力と該走
査ラインに接続される走査入力とを有する制御素子アク
ティブマトリクスと、入力信号に応答して連続するライ
ン周期中に制御素子行をアドレスするアドレス手段であ
って、該入力信号をサンプリングして該制御素子行のそ
れぞれのためのデータ信号を対応するライン周期中に生
成し、該データ信号を該データラインに印加するデータ
ラインドライバ回路手段、および走査信号を該行のそれ
ぞれに沿った該制御素子の該走査入力に印加して、該制
御素子が該走査信号を受け取ると該データラインに印加
された該データ信号を該行に沿った該制御素子に供給す
ることによって該走査ラインを連続してアドレスする走
査ラインドライバ回路手段を含むアドレス手段とを備え
たアクティブマトリクス装置であって、該アドレス手段
は、該入力信号をサンプリングおよび格納して、該１ラ
イン周期の第１サブ周期中に該行に沿った該制御素子の
第１制御素子群のためのデータ信号を生成し、該１ライ
ン周期の第２サブ周期中に該データ信号を該第１制御素
子群に供給する第１活性化手段と、該入力信号をサンプ
リングおよび格納して、該第２サブ周期と少なくとも一
部が同延のサブ周期中に該行に沿った第２制御素子群の
ためのデータ信号を生成し、引き続くサブ周期中に該デ
ータ信号を該第２制御素子群に供給する第２活性化手段
とを備えている、アクティブマトリクス装置が提供され
る。
【００３２】このような構成は、図４および図５を参照
して上述したような従来のラインアットアタイム駆動方
式を用いた構成に比べて多くの重要な利点を提供する。
これらの利点により、この構成は特に、ドライバ回路が
表示装置と同じ基板上に実装される液晶標示装置のモノ
リシックなドライバ回路に適用され得る。このような構
成の最も重要な利点は、データラインドライバ回路手段
を各データラインに対して単一のデータメモリのみを用
いて実装し得ることである。これは、従来のラインアッ
トアタイム駆動方式ではサンプリングおよび駆動のため
の格納を同時に行う必要があったが、一部ラインアット
アタイム駆動方式ではサンプリングおよび駆動の両方の
ために同じデータメモリを使用することができるためで
ある。これにより、構成要素数およびデータラインドラ
イバ回路手段の回路の複雑度が有意に低減する。さら
に、このような構成は、面積および電力消費オーバヘッ
ドが飛躍的に低減されるため、デジタルデータ駆動アー
キテクチャに適用されると特に有利である。構成要素数
の減少により、装置の製造における歩止まりも向上す
る。アナログデータ駆動アーキテクチャに適用されると
きは、電荷を１つの容量性メモリ素子から別の容量性メ
モリ素子に転送することにより、または列ドライバ内の
容量性メモリ素子の僅かな不整合により精度が失われる
従来のアナログラインアットアタイム駆動方式に比べて
動作の精度が高くなる。
【００３３】本発明の１つの実施形態では、データライ
ンドライバ回路手段は、第１および第２駆動手段を備
え、前記第１活性化手段は、前記第１サブ周期中に該第
１駆動手段を前記第１制御素子群から隔離し、前記第２
サブ周期中に該第１駆動手段を該第１制御素子群に接続
する第１スイッチ手段を備え、前記第２活性化手段は、
該第２サブ周期中に該第２駆動手段を前記第２制御素子
群から隔離し、前記引き続くサブ周期中に該第２駆動手
段を該第２制御素子群に接続する第２スイッチ手段を備
えている。これは、スイッチ可能データラインバンク駆
動方式と呼ばれ得る。
【００３４】別の実施形態では、走査ラインは、第１お
よび第２の個別にアドレス可能な走査ライン部を備え、
前記第１活性化手段は、第１走査信号を該第１走査ライ
ンに印加して、前記第２サブ周期中に前記データ信号を
前記第１制御素子群に供給する、前記走査ラインドライ
バ回路手段の第１走査手段を備え、前記第２活性化手段
は、第２走査信号を該第２走査ラインに印加して、前記
引き続くサブ周期中に該データ信号を前記第２制御素子
群に供給する、該走査ラインドライバ回路手段の第２走
査手段を備えている。これは分割走査ライン駆動方式と
呼ばれ得る。
【００３５】このような分割走査ライン駆動方式は、図
４および図５を参照して上述したような従来のラインア
ットアタイム駆動方式に比べて多くの利点を提供する。
先ず、走査ラインが短いため、折れたりもつれたりする
可能性がより少ない。また、走査ラインが走査ラインバ
ッファに与える容量性負荷が実質的に減り、従って、走
査ラインバッファを小さくすることができる。もしく
は、バッファ駆動能力を維持する場合は、システムの性
能に損失を与えずにラインのＲＣ時定数を大きくするこ
とができる。従って、走査ラインをもっと狭くすること
ができ、これにより表示装置の場合には画素開口率が向
上する。
【００３６】本発明のさらに別の発展においては、前記
第１走査ラインに対応する前記データラインは、第１お
よび第２スイッチ手段によって前記データラインドライ
バ回路手段の第１および第２ラインドライバに接続さ
れ、前記第２走査ラインに対応する前記データライン
は、第３および第４スイッチ手段によって該データライ
ンドライバ回路手段の第３および第４ラインドライバに
接続され、そして各サブ周期中に、該データラインドラ
イバ回路手段はデータ信号を前記第１および第２制御素
子群のサブ群のデータラインに印加するようにされる一
方で、該第１および第２制御素子群の他のサブ群のため
に前記入力信号がサンプリングされている。
【００３７】
【発明の実施の形態】ＡＭＬＣＤに適用される本発明の
好適な実施形態について以下に図７〜図１９を参照して
述べるが、本発明は他のタイプのアクティブマトリクス
装置にも適用可能であることは理解され得る。以下に述
べる実施形態のそれぞれにおいて、アナログまたはデジ
タルデータラインドライバ回路は、一部ラインアットア
タイム駆動方式を利用することによって単一のラインメ
モリのみで動作する。この方式では、１つの行に沿った
画素はそのライン周期中に２つ以上の画素群でアドレス
され、これにより、ライン周期のうちの第１サブ周期中
に、データラインドライバ回路によって入力データがサ
ンプリングされて、その行に沿った第１画素群のための
データ信号が生成され、ライン周期の第２サブ周期中
に、第１画素群にデータ信号が印加される一方で、デー
タラインドライバ回路によって入力データがサンプリン
グされて、その行に沿った第２画素群のためのデータ信
号が生成される。このような一部ラインアットアタイム
駆動は、２つ以上のバンクよりなるデータラインドライ
バ回路によって実現される。これらのバンクは、ライン
走査頻度でデータのサンプリングおよびデータライン駆
動を首尾よく行うが、例えば、半ライン周期だけ互いに
ずれ、この場合はマトリクスは一度に半ラインだけ駆動
される。データラインドライバ回路の第１のバンクがサ
ンプリングを完了すると、その動作モードは駆動モード
に変わり、データラインドライバ回路の第２のバンク
が、第１のバンクが駆動を行っているときに同時にサン
プリングを行う。
【００３８】次に本発明の２つの異なる実施形態につい
て述べる。これらの実施形態では、列データドライバを
表示装置の中央に対して左半部および右半部に分割する
ことによりデータラインドライバ回路が２つの半部に分
割され、これにより、アクティブマトリクスを単一のラ
インメモリを用いて一度に半ラインだけアドレスする。
しかし、データラインドライバ回路は異なる割合にまた
は２より多い部分に分割することも可能であることは理
解されたい。さらには、列データドライバの分割は表示
装置の中央に対して対称である必要はない（例えば、表
示データはスクランブルフォーマットで伝送され得
る）。
【００３９】図７は、本発明の第１の実施形態によるＡ
ＭＬＣＤ４０を示し、走査ラインドライバ回路４２によ
って走査ライン４１に印加される走査電圧Ｓ１、．．．
ＳＮと、データラインドライバ回路４４（これについて
は図１１および図１２を参照して後に詳述する）によっ
てデータライン４３に印加されるデータ電圧とによって
アドレスされ得るＮ行Ｍ列の画素よりなる。データライ
ンドライバ回路４４の出力は２つのバンク、すなわち信
号Ａにより制御されるスイッチ４６によって左側画素群
に接続される左側バンク４５と、信号Ｂにより制御され
るスイッチ４８によって右側画素群に接続される右側バ
ンク４７とに分割される。先ず左側バンク４５について
考えると、信号Ａがローのときスイッチ４６は開であ
り、このため左側ラインドライバはデータラインから遮
断され、左側画素群のための入力データのサンプリング
が行われる。信号Ａがハイのときスイッチ４６は閉であ
り、このため左側ラインドライバはデータラインに接続
され、左側データライン群の充電が行われる。同様の動
作シーケンスが信号Ｂを使用して右側バンク４７により
行われ、右側画素群のサンプリングおよび駆動が行われ
る。信号ＡおよびＢは、スイッチ４６および４８が互い
に半ライン周期（１／２ｆＮ）だけ確実にずれるように
走査ライン信号との間で慎重な整合が行われる。
【００４０】図７の実施形態で用いられる完全駆動方式
は、図８のタイミング図を参照することにより最も良く
理解され得る。このタイミング図は、スイッチ信号Ａお
よびＢを、最初の３つの走査ライン電圧Ｓ１、Ｓ２およ
びＳ３、フレーム同期パルスＶＳＹＮＣおよびライン同
期パルスＨＳＹＮＣ、アナログドライバ回路のための典
型的なアナログ入力信号ＡＶＩＤＥＯ、およびデジタル
ドライバ回路のための典型的なデジタル入力信号ＤＡＴ
Ａ（実際には、２４ビット幅までの並列ＲＢＧバスであ
り得る）と共に示す。ここで、データラインドライバ回
路４４は、デジタルまたはアナログ信号ラインメモリ４
９と、データラインドライバ回路がアナログドライバ回
路であるかデジタルドライバ回路であるかに依存してＤ
／Ａ変換器および／またはバッファの形態の関連するラ
インドライバ４９Ａとを組み込んでいる。
【００４１】先ずアナログデータラインドライバ回路の
場合について考えると、ＶＳＹＮＣおよびＨＳＹＮＣパ
ルスを受け取ると、ＡＶＩＤＥＯ信号によってデータの
第１行が伝送され、時間ｔ０からｔ１の間にこの行デー
タの第１半部がサンプリングされる。ｔ１で、走査電圧
Ｓ１および信号Ａが活性化され、ｔ１からｔ２の間に走
査電圧Ｓ１が印加され、スイッチ４６が閉となり、これ
により左側バンクのラインドライバが走査ラインに沿っ
た左側画素群を充電する。同じ周期中に、右側画素群の
ためのデータが右側バンクによってサンプリングされ
る。ｔ２で、（左側画素のすべてがそれぞれの適切な電
圧に充電された後）信号Ａは非活性化され、信号Ｂが活
性化されてスイッチ４８を閉にする。ｔ２からｔ３の間
に、右側ラインドライバは右側画素群を充電し、同じ周
期中に、次の走査ラインの左側画素群のためのデータが
左側バンクによってサンプリングされる。この周期中に
左側画素群は依然として走査されているが、関連するデ
ータラインは隔離されていることに留意されたい。動作
は表示装置の残りの走査ラインに対して同様の方法で進
行する。
【００４２】デジタルデータラインドライバ回路の場合
には、図１２を参照して後述するように、Ｄ／Ａ変換は
ドライバ回路内で行われるという事実によって動作は複
雑になり、このためＤ／Ａ変換の制約がきつくなる。Ｄ
ＡＴＡ信号は、ｔ０でのＨＳＹＮＣパルスの立ち下がり
後一定の間隔（水平前ポーチ）をおいて伝送される。並
列データビットは到着するに従ってサンプリングされ、
Ｄ／Ａ変換器が動作を開始する。変換遅延ｔ１〜ｔ１＊
はＤ／Ａ変換器の速度およびタイプにより異なる。ｔ１
で、走査電圧Ｓ１および信号Ａが活性化され、Ｄ／Ａ変
換およびデータラインの充電は、半ライン周期ｔ１〜ｔ
２の期間中に完了しなければならない。図示した例で
は、 時間ｔ１＊までには左側画素群に対してはＤ／Ａ
変換はすべて完了している。図８はまた、走査信号が信
号ＳＳＹＮＣ１の立ち下がりによって制御されることを
示している。この信号の生成については後述する。走査
ライン信号のパターンは、これらの信号が半ライン周期
だけ早く活性化されることを除いては、従来のラインア
ットアタイム駆動方式の場合と同じである。これは、本
実施形態では標準的な走査ラインドライバ回路を用いる
ことができることを意味する。
【００４３】図９は、分割走査ラインに基づく半ライン
アットアタイム駆動方式に用いた本発明の第２の実施形
態を示す。この場合には、Ｎ行Ｍ列のＡＭＬＣＤ５０内
の各画素行は２つの走査ライン５１および５２を有し、
走査ライン５１は左側画素群のＴＦＴのゲートを左側走
査ラインドライバ回路５３に接続し、走査ライン５２は
右側画素群のＴＦＴのゲートを右側走査ラインドライバ
回路５４に接続する。走査ライン５１および５２は重複
しないため、画素開口率は、水平方向では単一の走査ラ
インの幅によって損なわれるだけである。２つの走査ラ
インドライバ回路５３および５４が表示装置の両側に位
置し、位相が半ライン周期だけ互いにずれた信号を生成
する。これらの信号のタイミングはこの駆動方式の正し
い動作にとって基本的なものである。前の実施形態にお
けるように、データラインドライバ回路５５は、単一の
デジタルまたはアナログラインメモリ５６と、Ｄ／Ａ変
換器および／またはバッファの形態のラインドライバ５
６Ａとを備えている。これについては図１１および図１
２を参照して後に詳述する。
【００４４】図９の実施形態の動作について、図１０の
タイミング図を参照して以下に述べる。このタイミング
図には、最初の２つの左側走査ライン５１に印加される
電圧Ｌ１、Ｌ２、ならびに最初の２つおよび最後の右側
走査ライン５２に印加される電圧Ｒ１、Ｒ２、ＲＮが示
されている。当面は走査電圧ＲＮについては無視する。
ｔ０からｔ１の間に走査電圧Ｌ１によって走査される
画素のためのデータがサンプリングされる。ｔ１で走査
電圧Ｌ１が活性化される。ｔ１からｔ２の間で、データ
ラインドライバ回路５５の左側ラインドライバが左側画
素群を充電し、一方、走査電圧Ｒ１によって走査される
画素のためのデータがデータラインドライバ回路５５の
右側によってサンプリングされる。ｔ２で、走査電圧Ｌ
１が非活性化される一方で走査電圧Ｒ１が活性化され、
これによりデータラインドライバ回路５５の右側ライン
ドライバが右側画素群を充電し、データラインドライバ
回路５５の左側は次の走査ラインのためのデータのサン
プリングを開始する。このインターリーブされた左側お
よび右側走査のサイクルが表示装置の各行に対して反復
される。半ライン周期のパイプライン遅延のため、最後
の走査ラインに沿った右側画素群は、次の走査フレーム
の開始まで走査電圧ＲＮによって走査されない。
【００４５】デジタルデータラインドライバ回路の場合
は、この駆動方式が首尾よく実行されるためには、Ｄ／
Ａ変換およびデータラインの充電は半ライン周期内に完
了しなければならず、このため、図１０においてｔ１＊
がｔ２に先行し、ｔ２＊がｔ３に先行しなければならな
いことを除いては、同様の方法で駆動が行われる。この
ような分割走査ライン駆動方式のための非標準的な走査
ラインドライバ回路、および走査ラインドライバ回路を
制御するためのＳＳＹＮＣ２パルスの生成については、
図１４および図１５を参照して後述する。
【００４６】図１１は、上述の実施形態のいずれにも使
用することができ、またサンプリングシフトレジスタ
と、容量性メモリ素子６１およびデータラインを駆動す
るためのバッファの形態のラインドライバ６２を有する
サンプリング回路とを組み込んだアナログデータライン
ドライバ回路６０を示す。図１１（ｂ）はこのようなデ
ータラインドライバ回路６０の回路構成を示し、各デー
タラインのためのメモリ素子は単一のコンデンサ６３と
関連するスイッチ６３Ａとを含み、ラインドライバはバ
ッファ６４を含む。図４のラインアットアタイム型デー
タラインドライバ回路と比較して、このようなデータラ
インドライバ回路６０は、各メモリ素子は少なくとも１
つ少ないコンデンサおよび少なくとも１つ少ないスイッ
チを使用するため、かなり簡素化される。このような構
成要素の削減により、ドライバ回路がシリコン内に集積
される場合は比較的重要ではない利点が得られるだけで
あるが、薄膜技術により製造されるモノリシックなドラ
イバ回路の場合は、対応する実装領域がより小さくな
り、歩止まりが向上するという点においてはるかに重要
な利点が提供される。
【００４７】単一ラインパイプライン遅延を与えるライ
ンアットアタイム駆動方式と比較すると、上述の半ライ
ンアットアタイム駆動方式でデータラインを充電するの
に通常利用可能なパイプライン遅延は、半ライン周期に
低減される。これは、ラインドライバはデータラインを
より迅速に充電しなければならないことを意味する。７
０Ｈｚで動作する１０２４×７６８画素のＸＧＡ（拡張
グラフィックスアレイ）表示装置の場合には、半ライン
周期は１／（２×７０×７６８）＝９．３μｓに等し
い。単一のＲおよびＣ素子を用いてローディング効果を
モデル化する場合は、対角線が１２．１インチのＸＧＡ
表示装置におけるこれらの構成要素の値は、それぞれ１
０ＫΩおよび１００ｐＦの位の値となり得る。移動度の
低いポリシリコントランジスタにより構成されるバッフ
ァは、９．３μｓを十分に満たす範囲内でこのような負
荷を±１０Ｖの電位まで充電し得ることが示されてい
る。
【００４８】図１２はデジタルデータラインドライバ回
路７０を示す。この回路は、上述の本発明の実施形態の
いずれにおいても使用することができ、またデジタルラ
ッチの形態の単一の格納レジスタ７１と、格納レジスタ
７１の出力に接続され基準電圧が供給されるＤ／Ａ変換
器およびバッファの形態のラインドライバ７２とを必要
とするだけである。このようなデジタルデータラインド
ライバ回路７０については、英国特許出願第9706943.9
(96055SLE)号により詳細に記載されている。このような
データラインドライバ回路７０は、入力デジタルデータ
のＲＧＢビットを格納する追加の入力レジスタを必要と
しないため、上述の従来のラインアットアタイム型デー
タラインドライバ回路より必要構成要素数が少ない。例
えば、８ビットカラーＸＧＡ表示装置の場合は、このよ
うな駆動方式を採用することにより、２４×１０２４＝
２４，５７６個の１ビットラッチが節約される。これは
歩止まりおよび電力効率の両方を向上させるため、重要
な利点である。例えば、トランジスタのサイズが非常に
大きい低温ポリシリコンにより製造されるモノリシック
なドライバにとっては、実装領域の低減はさらに重要で
ある。
【００４９】既述のように、このような駆動方式が首尾
よく動作するためには、Ｄ／Ａ変換およびデータライン
駆動が半ライン周期内に完了することが必要であり、こ
れは以下に述べるＤ／Ａ変換方式のすべてにより実現可
能である。
【００５０】１．電荷共有に基づく並列Ｄ／Ａ変換方式
では、変換時間は、変換コンデンサを充電するときの遅
延に、蓄積電荷をデータライン容量と共有するのに要す
る時間を加えたものにほぼ等しい（このような方式は小
型の表示装置にのみ適切である）。
【００５１】２．合算増幅器に基づく並列Ｄ／Ａ変換方
式では、変換時間は、変換コンデンサを充電するときの
遅延に、バッファ増幅器が（バッファ増幅器電流ドライ
ブである）ラインを充電するのに要する時間を加えたも
のにほぼ等しい。
【００５２】３．アルゴリズムシリアルＤ／Ａ変換方式
では、列ドライバ毎に固定変換遅延が存在し、これは数
マイクロ秒であり得、典型的な半ライン周期よりまだ短
い。
【００５３】４．変換およびデータライン充電が同時に
行われるランプベースのシリアルＤ／Ａ変換方式では、
ランプの速度が変換遅延を表す。従って、ランプは半ラ
イン周期より短い期間に画素電圧領域を横断しなけらば
ならない。
【００５４】上述の実施形態のための走査ラインドライ
バは、異なる周波数での動作およひ／またはライン同期
パルスＨＳＹＮＣに対しての位相シフトを行わなければ
ならない。従って、図７および図８のスイッチ可能デー
タラインバンク駆動方式、および図９および図１０の分
割走査ライン駆動方式の両方において、ＳＳＹＮＣ１お
よびＳＳＹＮＣ２を生成することが必要である。これら
の信号を生成するための簡単な回路構成について図１３
を参照して述べる。図１３は、データラインドライバ回
路６９（例えば、図１１の回路６０に対応し得る）のサ
ンプリングシフトレジスタ１１の中央部を拡大して示
す。サンプリングシフトレジスタ１１はＤ型フリップフ
ロップ７５のチェーンよりなり、ＳＳＹＮＣ１信号は単
に（Ｍ／２−１）番目のフリップフロップの出力でよ
い。何故なら、「１」の循環がシフトレジスタ７４の中
央に達すると、半ライン周期と一致する立ち下がりを有
するパルスが生成されるからである。さらに、ライン同
期パルスＨＳＹＮＣがＯＲゲート７６の一方の入力に印
加され、ＳＳＹＮＣ１信号がゲートの他方の入力に印加
されるため、ゲート７６の出力に、ＨＳＹＮＣパルスの
２倍の頻度で立ち上がりおよび立ち下がり移行を行う信
号ＳＳＹＮＣ２が生成される。図７および図８のスイッ
チ可能データラインバンク駆動方式においては、信号Ｓ
ＳＹＮＣ１が走査ラインドライバ回路のシフトレジスタ
に供給され、ＡおよびＢスイッチ信号が、信号ＳＳＹＮ
Ｃ２によりクロックされるトグルフリップフロップから
生成され得る。図９および図１０の分割走査ライン駆動
方式では、信号ＳＳＹＮＣ２が走査ラインドライバ回路
のシフトレジスタ（単数または複数）に供給される。２
つのタイプのドライバ回路間の信号の転送が比較的直接
的であるモノリシックなデータおよび走査ラインドライ
バ回路にとっては、このような配信方法がより実用的で
ある。図１３（ｂ）のタイミング図は、信号ＶＳＹＮ
Ｃ、ＨＳＹＮＣ、ＳＳＹＮＣ１およびＳＳＹＮＣ２の相
対的なタイミングを示す。
【００５５】スイッチ可能データラインバンク駆動方式
の走査ラインドライバ回路は、ライン同期に対する位相
シフトをＳＳＹＮＣ１信号を用いて行わなければならな
い点を除いては、ほぼ標準的な構成である。分割走査ラ
イン駆動方式では、走査ラインドライバ回路には以下に
述べる２つのオプションが存在する。図１４に示す第１
のオプションでは、左側および右側走査ラインドライバ
回路５３および５４のそれぞれは、フレーム同期パルス
ＶＳＹＮＣとライン周期毎に２つのトリガーパルスを有
するＳＳＹＮＣ２信号とによって制御されるＤ型フリッ
プフロップ８０のチェーンよりなるシフトレジスタを備
えている（ラッチと組み合わせロジックとを含む別の構
造もまた使用され得る）。シフトレジスタ内の２つのフ
リップフロップ８０毎の出力が、例えば２つの適切にス
ケール化されたインバータにより形成され得る走査ライ
ンバッファ８１に接続される。先ず左側走査ラインドラ
イバ回路５３について考えると、シフトレジスタの中味
が「１０００００００．．．」（フリップフロップ８０
の状態を上端から下向きに読み出す場合）となるように
ＶＳＹＮＣパルスによって初期化される。ＳＳＹＮＣ２
信号（図１０参照）が２度立ち下がった後は、シフトレ
ジスタの中味は「００１０００００．．．」に変わり、
走査電圧Ｌ１はハイになり、ライン周期の半分の期間中
ハイのままである。走査電圧Ｌ２は、１ライン周期全体
が終わりシフトレジスタの中味が［００００１００
０．．．」に変わるまでハイにはならない。右側走査ラ
インドライバ回路５４も同様の方法で動作する。しか
し、所定の画素行においては、右側走査ラインバッファ
は、等価の左側走査ラインバッファの場合よりシフトレ
ジスタの１つ下の段階のフリップフロップ８０に接続さ
れる。これにより走査パルスが半ライン周期だけずれる
ことが確実となる。
【００５６】分割走査ライン駆動方式を、表示パネルに
接着される個別のＬＳＩドライバチップを有する表示装
置に適用する場合は、液晶表面の処理（ラビング）中に
ＴＦＴを保護するために走査ラインを接地電位に接続し
てしても問題は生じない。しかし、表示ＴＦＴと同じ基
板上に集積されるモノリシックなドライバ回路の場合に
は、走査ライン５１がガードリングへの接続によって接
地され得るように、走査ラインを基板の縁から確実にア
クセスし得るように注意する必要がある。図１５に模式
的に示すように、走査ライン５１のガードリング８２へ
の接続は、ポイント８４でシフトレジスタ接続ラインに
重複するライン８３によって実現され得る。この場合に
は、構造内に２つの導電層を必要とする。
【００５７】上述の走査ラインドライバ回路の主要な欠
点は、他方の走査ラインドライバ回路が表示装置の半分
を走査しているとき、待機状態を制御するために使用さ
れる冗長フリップフロップが両方のシフトレジスタに含
まれることである。しかし、アクティブ基板上に集積さ
れる発光型または反射型表示装置においては、図１６に
示すように、左側および右側走査電圧の両方を生成する
単一のシフトレジスタを備えた走査ラインドライバ回路
８５を用いることによって、回路構成を簡略化し得る。
同図の拡大詳細図８６に最も良く示されるように、左側
画素群８７は、対応する右側画素群８９への走査ライン
８８をも含むが、画素開口率には影響を与えない。この
構成はまた、透過型表示装置にも使用され得るが、左側
画素群が同じ層上に２本のラインを含む場合は、左側画
素群の開口率は劣化し得る。この問題に対する第１の解
決法は、異なる層内の左側走査ラインの上に右側走査ラ
インを敷設することである。ただし、この方法は、走査
ライン間に重複容量が生じるため、より高度な駆動バッ
ファが必要となるという不利な影響を有する。第２の解
決法は、他方の走査ラインを最大限使用することによっ
て画素付加容量の下プレートを形成し、この走査ライン
を、画素行内に通常存在する特別な画素容量ラインの代
わりとすることである。図１７は、このような表示装置
の構成の詳細を示す。この構成は、表示装置の中央部９
１付近の８個の画素９０を含み、左側データライン９２
および右側データライン９３、ならびに左側走査ライン
９４および右側走査ライン９５を組み込んでいる。同図
から分かり得るように、左側走査ライン９４のそれぞれ
は、対応する行の右側画素のそれぞれのための容量プレ
ート９６を形成し、一方、右側走査ライン９５のそれぞ
れは、（右側走査ライン９５の段差９８により）次の行
の左側画素のそれぞれのための容量プレート９７を形成
する。
【００５８】上述の実施形態のそれぞれは半ラインアッ
トアタイム駆動方式を用いているが、既述のように、本
発明の範囲内で他の駆動方式もまた考慮される。可能な
別の駆動方式の一例として、３／４ラインアットアタイ
ム駆動方式について図１８および図１９を参照して以下
に述べる。このような駆動方式のデータラインドライバ
回路５５は単一のラインメモリ５６を使用し、図９のデ
ータラインドライバ回路とほぼ同様である。図１８のこ
れらの構成要素に対しては図９と同じ参照番号が用いら
れる。図９の実施形態におけるように、左側走査ライン
１００は左側走査ラインドライバ回路１０２に接続さ
れ、右側走査ライン１０１は右側走査ラインドライバ回
路１０３に接続される。しかし、データラインドライバ
回路５５の出力は、それぞれスイッチ信号Ａ、Ｂ、Ｃお
よびＤによって制御されるスイッチによってデータライ
ンに接続される４つのバンク１０４、１０５、１０６お
よび１０７に分割される。スイッチ信号Ａ、Ｂ、Ｃおよ
びＤの頻度およびタイミングを、図１０を参照して既述
した他の信号およびさらに別の走査同期信号ＳＳＹＮＣ
３と共に、図１９のタイミング図で示す。ＳＳＹＮＣ３
信号は、図１３を参照して上述した構成と同様の構成に
よって生成され得るが、この場合は、タップポイントは
サンプリングシフトレジスタに沿って４分の１および４
分の３の地点に配備されている。
【００５９】このような駆動方式では、表示装置は一度
にラインの４分の３が駆動され、このため画素行の４分
の３がいつでも走査されているという利点が得られる。
これは、データラインドライバ回路５５がＤ／Ａ変換を
行う（データラインドライバ回路がデジタルの場合）と
きおよびデータラインを充電するとき、ライン周期の４
分の３が利用可能であることを意味する。別の３／４ラ
インアットアタイム駆動方式として、行毎に複数の個別
に制御される走査ラインを利用するものがある。ただ
し、これには、もっと多くの走査ラインドライバ回路が
必要であり、またもっと多くの走査ラインを画素を通し
て敷設する必要がある。画素開口率による制約により、
この方法は反射型および発光型の表示装置に限定され
る。しかし、それぞれが１ライン周期の４分の３の期間
にわたってアクティブである行毎に４本の慎重に制御さ
れた走査ラインを用いることによって、変換およびデー
タライン充電時間は、図９および図１０を参照して上述
した分割走査ライン駆動方式に比べて５０％増大し得
る。
【００６０】
【発明の効果】本発明によれば、構成要素数およびデー
タラインドライバ回路手段の回路の複雑度が有意に低減
する。さらに、本発明によれば、面積および電力消費オ
ーバヘッドが飛躍的に低減されるため、デジタルデータ
駆動アーキテクチャに適用されると特に有利である。構
成要素数の減少により、装置の製造における歩止まりも
向上する。アナログデータ駆動アーキテクチャに適用さ
れるときは、電荷を１つの容量性メモリ素子から別の容
量性メモリ素子に転送することにより、または列ドライ
バ内の容量性メモリ素子の僅かな不整合により精度が失
われる従来のアナログラインアットアタイム駆動方式に
比べて動作の精度が高くなる。
【００６１】さらに発明によれば、走査ラインが短いた
め、折れたりもつれたりする可能性がより少ない。ま
た、走査ラインが走査ラインバッファに与える容量性負
荷が実質的に減り、従って、走査ラインバッファを小さ
くすることができる。もしくは、バッファ駆動能力を維
持する場合は、システムの性能に損失を与えずにライン
のＲＣ時定数を大きくすることができる。従って、走査
ラインをもっと狭くすることができ、これにより表示装
置の場合には画素開口率が向上する。
【図面の簡単な説明】
【図１】従来のＡＭＬＣＤの模式図。
【図２】従来のポイントアットアタイム型データライン
ドライバ回路を示す図。
【図３】図２の回路の対応するタイミング図。
【図４】（ａ）〜（ｃ）は、従来のラインアットアタイ
ム型データラインドライバ回路を示す図。
【図５】図４の回路の対応するタイミング図。
【図６】分割走査ライン駆動方式を用いた従来のＡＭＬ
ＣＤの模式図。
【図７】本発明の第１の実施形態のＡＭＬＣＤを示す
図。
【図８】図７の表示装置の対応するタイミング図。
【図９】本発明の第２の実施形態のＡＭＬＣＤを示す
図。
【図１０】図９の表示装置の対応するタイミング図。
【図１１】（ａ）および（ｂ）は本発明により使用され
るアナログデータラインドライバ回路の簡略図。
【図１２】本発明により使用されるデジタルデータライ
ンドライバ回路の簡略図。
【図１３】（ａ）はＳＳＹＮＣ信号を生成する回路構成
を示す図。（ｂ）は対応するタイミング図。
【図１４】本発明により使用され得る可能な走査ライン
ドライバ回路の模式図。
【図１５】本発明により使用され得る可能な走査ライン
ドライバ回路の模式図。
【図１６】本発明により使用され得る可能な走査ライン
ドライバ回路の模式図。
【図１７】本発明により使用され得る画素のレイアウ
ト。
【図１８】本発明の第３の実施形態のＡＭＬＣＤを示す
図。
【図１９】図１８の表示装置の対応するタイミング図。
【符号の説明】
４０、５０ ＡＭＬＣＤ ４１、５１、５２、１００、１０１ 走査ライン ４２、５３、５４、８５、１０２、１０３ 走査ライン
ドライバ回路 ４３ データライン ４４、５５、６０、６９、７０ データラインドライバ
回路 ４５ 左側バンク ４６、４８、１０４、１０５、１０６、１０７ スイッ
チ ４７ 右側バンク ４９、５６、６１ ラインメモリ ４９Ａ、５６Ａ、６２、７２ ラインドライバ ７１ 格納レジスタ ７５、８０ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー ケイ イギリス国 オーエックス４ １エイチエ イ オックスフォード， ハースト スト リート 99

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のデータラインと、 複数の走査ラインと、 行状に構成され、かつ該データラインと該走査ラインと
    の交差部に配置された制御素子のアクティブマトリクス
    であって、該制御素子が該データラインに接続されたデ
    ータ入力と該走査ラインに接続された走査入力とを有
    し、各制御素子は該データラインのうちの対応するデー
    タラインに印加されるデータ信号と、該走査ラインのう
    ちの対応する走査ラインに印加される走査信号との組み
    合わせによってアドレス可能である、制御素子のアクテ
    ィブマトリクスと、 入力信号に応答して連続するライン周期中に該制御素子
    の行をアドレスするアドレス手段と、を備えており、該
    アドレス手段は、 該入力信号をサンプリングして該制御素子の行のそれぞ
    れのためのデータ信号を対応するライン周期中に生成
    し、該データ信号を該データラインに印加するデータラ
    インドライバ回路手段と、 走査信号を該行のそれぞれに沿った該制御素子の該走査
    入力に印加して、該制御素子が該走査信号を受け取ると
    該データラインに印加された該データ信号を該行に沿っ
    た該制御素子に供給することによって該走査ラインを連
    続してアドレスする走査ラインドライバ回路手段と、を
    含み、 該アドレス手段はさらに、 該入力信号をサンプリングおよび格納して、該１ライン
    周期の第１サブ周期中に該行に沿った該制御素子の第１
    制御素子群のためのデータ信号を生成し、該１ライン周
    期の第２サブ周期中に該データ信号を該第１制御素子群
    に供給する第１活性化手段と、 該入力信号をサンプリングおよび格納して、該第２サブ
    周期と少なくとも一部が同延のサブ周期中に該行に沿っ
    た第２制御素子群のためのデータ信号を生成し、引き続
    くサブ周期中に該データ信号を該第２制御素子群に供給
    する第２活性化手段とを備えている、 アクティブマトリクス装置。
  2. 【請求項２】 前記第２活性化手段は、前記ライン周期
    のうちの前記１ライン周期に続く別のライン周期の第１
    サブ周期中に前記データ信号を前記第２制御素子群に供
    給するように構成されている、請求項１に記載のアクテ
    ィブマトリクス装置。
  3. 【請求項３】 前記データラインドライバ回路手段は、
    第１および第２駆動手段を備え、前記第１活性化手段
    は、前記第１サブ周期中に該第１駆動手段を前記第１制
    御素子群から隔離し、前記第２サブ周期中に該第１駆動
    手段を該第１制御素子群に接続する第１スイッチ手段を
    備え、 前記第２活性化手段は、該第２サブ周期中に該第２駆動
    手段を前記第２制御素子群から隔離し、前記引き続くサ
    ブ周期中に該第２駆動手段を該第２制御素子群に接続す
    る第２スイッチ手段を備えている、請求項１または２に
    記載のアクティブマトリクス装置。
  4. 【請求項４】 前記データラインドライバ回路手段は、
    データライン数に対応する複数のステージを有するデー
    タシフトレジスタ手段を備え、 前記第１および第２駆動手段はそれぞれ、所定の割合の
    該ステージおよび関連するラインドライバを備えてい
    る、請求項３に記載のアクティブマトリクス装置。
  5. 【請求項５】 前記第１および第２駆動手段はそれぞ
    れ、前記データシフトレジスタ手段の前記段階および関
    連するラインドライバの半分を備えている、請求項４に
    記載のアクティブマトリクス装置。
  6. 【請求項６】 前記第１および第２スイッチ手段はそれ
    ぞれ一連のスイッチ素子を備え、各スイッチ素子は、前
    記データラインのそれぞれ１つに接続されている、請求
    項３、４または５に記載のアクティブマトリクス装置。
  7. 【請求項７】 各行は、第１および第２の個別にアドレ
    ス可能な走査ラインによってアドレス可能であり、前記
    第１活性化手段は、第１走査信号を該第１走査ラインに
    印加して、前記第２サブ周期中に前記データ信号を前記
    第１制御素子群に供給する、前記走査ラインドライバ回
    路手段の第１走査手段を備え、前記第２活性化手段は、
    第２走査信号を該第２走査ラインに印加して、前記引き
    続くサブ周期中に該データ信号を前記第２制御素子群に
    供給する、該走査ラインドライバ回路手段の第２走査手
    段を備えている、請求項１〜６のいずれか１つに記載の
    アクティブマトリクス装置。
  8. 【請求項８】 前記第１走査ラインに対応する前記デー
    タラインは、前記データラインドライバ回路手段の第１
    ラインドライバに永久に接続され、前記第２走査ライン
    に対応するデータラインは、該データラインドライバ回
    路手段の第２ラインドライバに永久に接続される、請求
    項７に記載のアクティブマトリクス装置。
  9. 【請求項９】 前記第１走査ラインに対応する前記デー
    タラインは、第１および第２スイッチ手段によって前記
    データラインドライバ回路手段の第１および第２ライン
    ドライバに接続され、前記第２走査ラインに対応する前
    記データラインは、第３および第４スイッチ手段によっ
    て該データラインドライバ回路手段の第３および第４ラ
    インドライバに接続され、かつ、各サブ周期中に、該デ
    ータラインドライバ回路手段はデータ信号を前記第１お
    よび第２制御素子群のサブ群のデータラインに印加する
    ように構成され、該第１および第２制御素子群の他のサ
    ブ群のために前記入力信号がサンプリングされている、
    請求項７に記載のアクティブマトリクス装置。
  10. 【請求項１０】 前記第１および第２走査手段は、それ
    ぞれが複数のステージを有し、またそれぞれにフレーム
    同期信号が印加される各走査シフトレジスタ手段を備
    え、前記第１走査ラインは、該第１走査手段の１つおき
    のステージに接続され、前記第２走査ラインは、該第１
    走査手段の該第１走査ラインが接続されるステージとは
    １段階ずれた該第２走査手段の１つおきのステージに接
    続される、請求項７、８または９に記載のアクティブマ
    トリクス装置。
  11. 【請求項１１】 前記第１および第２走査手段は、該第
    １走査手段の段階が該第２走査手段の段階と交互に配置
    される共有走査シフトレジスタ手段のそれぞれ異なるス
    テージを備え、前記第２走査ラインは、前記第１走査ラ
    インに沿って延びる接続部によって該第２走査手段に接
    続される、請求項７に記載のアクティブマトリクス装
    置。
  12. 【請求項１２】 前記第２走査ラインの前記接続部は、
    前記第１制御素子群に関連する第１付加容量手段のプレ
    ートを形成し、また前記第１走査ラインの接続部は、前
    記第２制御素子群に関連する第２付加容量手段のプレー
    トを形成する、請求項１１に記載の装置。
  13. 【請求項１３】 前記アドレス手段は、各ラインサブ周
    期中にアナログ入力信号をサンプリングして対応する制
    御素子群のための前記データ信号を格納し、また、少な
    くとも１つの引き続くラインサブ周期中に該データ信号
    を該制御素子群に供給すると同時に、該アナログ入力信
    号がサンプリングされて次の制御素子群のための該デー
    タ信号を生成するようにされる、請求項１〜１２のいず
    れか１つに記載のアクティブマトリクス装置。
  14. 【請求項１４】 前記アドレス手段は、各ラインサブ周
    期中にデジタル入力信号をサンプリングして、引き続い
    て対応する制御素子群のためのデータ信号に変換される
    デジタル信号を生成し、そして少なくとも１つの引き続
    くラインサブ周期内に該デジタル信号の変換および該デ
    ータ信号の該制御素子群への供給を完了させると同時
    に、該デジタル入力信号がサンプリングされて次の制御
    素子群のためのデータ信号を生成するようにされる、請
    求項１〜１２のいずれか１つに記載のアクティブマトリ
    クス装置。
  15. 【請求項１５】 前記データラインドライバ回路手段
    は、前記ライン周期をタイミング化するライン同期信号
    に対して位相がずれた走査同期信号を生成する走査同期
    手段を含み、該走査同期信号は、同じライン周期内の連
    続するサブ周期間の移行をタイミング化する、請求項１
    〜１４のいずれか１つに記載のアクティブマトリクス装
    置。
  16. 【請求項１６】 前記データラインドライバ回路手段
    は、データライン数に対応する複数のステージを有する
    データシフトレジスタ手段であって、前記ライン同期信
    号が印加されるデータシフトレジスタ手段を備え、前記
    走査同期手段は、該ステージのうちの中間に位置するス
    テージの出力に接続されて、該ライン同期信号に対して
    位相がずれている前記走査同期信号を提供する、請求項
    １５に記載のアクティブマトリクス装置。
  17. 【請求項１７】 前記データラインドライバ回路手段
    は、各データラインに対して単一のデータメモリを備え
    ている、請求項１〜１６のいずれか１つに記載のアクテ
    ィブマトリクス装置。
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