JPH11168216A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH11168216A JPH11168216A JP9333883A JP33388397A JPH11168216A JP H11168216 A JPH11168216 A JP H11168216A JP 9333883 A JP9333883 A JP 9333883A JP 33388397 A JP33388397 A JP 33388397A JP H11168216 A JPH11168216 A JP H11168216A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- concentration region
- low
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置を高温下で使用するとき、薄膜
トランジスタ（ＴＦＴ）のソース・ドレイン間リーク電
流に起因する灰色表示時の白点表示（微輝点）不良の発
生を防止する。 【解決手段】 絶縁体基板１上に形成された多結晶半導
体膜３に不純物濃度が低い低濃度領域４と不純物濃度が
高い高濃度領域５が形成されたＬＤＤ構造のソース領域
６とドレイン領域７とが形成され、かつ、ゲート絶縁膜
９からの低濃度領域４の長さが、多結晶半導体膜３の平
均結晶粒径以上であるＴＦＴを液晶表示装置に用いる。
これにより、熱処理の際、多結晶半導体膜３の高濃度領
域５から低濃度領域４への結晶粒界２に沿って不純物が
ゲート方向に急速に拡散するのを阻止することができ、
低濃度領域４の実効的な長さの低下を防止することがで
きる。
トランジスタ（ＴＦＴ）のソース・ドレイン間リーク電
流に起因する灰色表示時の白点表示（微輝点）不良の発
生を防止する。 【解決手段】 絶縁体基板１上に形成された多結晶半導
体膜３に不純物濃度が低い低濃度領域４と不純物濃度が
高い高濃度領域５が形成されたＬＤＤ構造のソース領域
６とドレイン領域７とが形成され、かつ、ゲート絶縁膜
９からの低濃度領域４の長さが、多結晶半導体膜３の平
均結晶粒径以上であるＴＦＴを液晶表示装置に用いる。
これにより、熱処理の際、多結晶半導体膜３の高濃度領
域５から低濃度領域４への結晶粒界２に沿って不純物が
ゲート方向に急速に拡散するのを阻止することができ、
低濃度領域４の実効的な長さの低下を防止することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、主に液晶表示装置
用に使用するための薄膜トランジスタ（以後、ＴＦＴと
記す）およびその製造方法に関するものである。
用に使用するための薄膜トランジスタ（以後、ＴＦＴと
記す）およびその製造方法に関するものである。
【０００２】
【従来の技術】液晶を用いた液晶表示装置は、薄型、軽
量ディスプレイの主流として、ノート型パソコン、携帯
型テレビ、車載用ナビゲーターなどの各種表示装置に使
用されている。また、液晶表示装置はビデオカメラ用ビ
ューファインダーのような小型高精細表示にも応用さ
れ、さらに、このような小型高精細表示を特徴とする液
晶表示装置は、近年急速に需要が高まりつつある投射型
プロジェクターに使用されてきている。
量ディスプレイの主流として、ノート型パソコン、携帯
型テレビ、車載用ナビゲーターなどの各種表示装置に使
用されている。また、液晶表示装置はビデオカメラ用ビ
ューファインダーのような小型高精細表示にも応用さ
れ、さらに、このような小型高精細表示を特徴とする液
晶表示装置は、近年急速に需要が高まりつつある投射型
プロジェクターに使用されてきている。
【０００３】従来の液晶表示装置として、図４（ａ）に
液晶表示装置用のＴＦＴの断面図、図４（ｂ）にその上
面拡大図を示す。
液晶表示装置用のＴＦＴの断面図、図４（ｂ）にその上
面拡大図を示す。
【０００４】この構造は、絶縁体基板１（または半導体
基板上に形成された絶縁体膜）上に、結晶粒界２を有す
る多結晶半導体膜３が形成され、多結晶半導体膜３中に
不純物濃度が低い低濃度領域４と不純物濃度が高い高濃
度領域５が形成されたＬＤＤ構造のソース領域６とドレ
イン領域７が形成され、ソース領域６とドレイン領域７
の間にチャンネル領域８が形成され、チャンネル領域８
の上にゲート絶縁膜９とゲート電極１０が形成され、こ
の上にコンタクトホールが形成された層間絶縁膜１１が
形成され、コンタクトホールに導電性膜による電極配線
層１２が形成され、表面にパッシベーション膜１３が形
成されたものである。
基板上に形成された絶縁体膜）上に、結晶粒界２を有す
る多結晶半導体膜３が形成され、多結晶半導体膜３中に
不純物濃度が低い低濃度領域４と不純物濃度が高い高濃
度領域５が形成されたＬＤＤ構造のソース領域６とドレ
イン領域７が形成され、ソース領域６とドレイン領域７
の間にチャンネル領域８が形成され、チャンネル領域８
の上にゲート絶縁膜９とゲート電極１０が形成され、こ
の上にコンタクトホールが形成された層間絶縁膜１１が
形成され、コンタクトホールに導電性膜による電極配線
層１２が形成され、表面にパッシベーション膜１３が形
成されたものである。
【０００５】従来の、小型高精細表示を特徴とする液晶
表示装置の技術では、液晶表示装置用のＴＦＴのスイッ
チング特性として高い精度のオン・オフ特性が重要視さ
れる。それは、液晶に電圧をかける画素電極に確実に電
圧を供給するか、しないかを明確に区別して各画素、ひ
いては画面の白黒状態を制御するためである。そのため
には、ソース・ドレイン領域を形成する多結晶半導体薄
膜としての多結晶シリコンは結晶粒径ができるだけ大き
いもの、例えば、結晶粒径が3〜5μmの多結晶シリコン
を作製し、ＴＦＴのオン電流を高くすることが望ましか
った。
表示装置の技術では、液晶表示装置用のＴＦＴのスイッ
チング特性として高い精度のオン・オフ特性が重要視さ
れる。それは、液晶に電圧をかける画素電極に確実に電
圧を供給するか、しないかを明確に区別して各画素、ひ
いては画面の白黒状態を制御するためである。そのため
には、ソース・ドレイン領域を形成する多結晶半導体薄
膜としての多結晶シリコンは結晶粒径ができるだけ大き
いもの、例えば、結晶粒径が3〜5μmの多結晶シリコン
を作製し、ＴＦＴのオン電流を高くすることが望ましか
った。
【０００６】
【発明が解決しようとする課題】しかしながら、最近の
市場からの画質向上の要望に対して、従来のＴＦＴの構
成で作製された液晶表示装置では、灰色表示のとき求め
る輝度より高い、つまり他の画素より白い画素（以下、
微輝点と記す）が多数発生する欠点を有していた。
市場からの画質向上の要望に対して、従来のＴＦＴの構
成で作製された液晶表示装置では、灰色表示のとき求め
る輝度より高い、つまり他の画素より白い画素（以下、
微輝点と記す）が多数発生する欠点を有していた。
【０００７】その背景は２つあり、一つはＴＦＴの小型
化が進んだことである。その目的は、ＴＦＴの小型化に
より液晶表示装置の開口率を高くして、表示画面の明る
さを確保することにある。
化が進んだことである。その目的は、ＴＦＴの小型化に
より液晶表示装置の開口率を高くして、表示画面の明る
さを確保することにある。
【０００８】もう一つは、より明るいランプを使用する
投射型ディスプレイに液晶表示装置が搭載されるように
なり、液晶表示装置が高温にさらされるようになったこ
とである。
投射型ディスプレイに液晶表示装置が搭載されるように
なり、液晶表示装置が高温にさらされるようになったこ
とである。
【０００９】次に、微輝点の発生と従来のＴＦＴ構造の
関係について図４（ｂ）を参照して説明する。
関係について図４（ｂ）を参照して説明する。
【００１０】図４（ｂ）は、従来のＴＦＴ構造の上面拡
大図であり、3〜5μmのシリコン結晶粒径の大きな多結
晶半導体薄膜をＴＦＴの能動層として作製したものであ
る。
大図であり、3〜5μmのシリコン結晶粒径の大きな多結
晶半導体薄膜をＴＦＴの能動層として作製したものであ
る。
【００１１】この構造の特徴は、ＴＦＴを小型化にする
ことにより、ソース・ドレイン領域６，７の不純物濃度
が低い低濃度領域４の形成領域の長さＤがシリコン結晶
粒径より小さくなることである。
ことにより、ソース・ドレイン領域６，７の不純物濃度
が低い低濃度領域４の形成領域の長さＤがシリコン結晶
粒径より小さくなることである。
【００１２】このため、不純物濃度が低い低濃度領域４
と不純物濃度が高い高濃度領域５のソース・ドレイン領
域形成のため不純物イオンを注入後、活性化のための熱
処理を行うと、注入した高濃度領域５の高濃度の不純物
１４は低濃度領域４内へ主に結晶粒界２に沿って拡散す
るが、結晶粒径が低濃度領域４の形成領域の長さＤより
大きい場合、結晶粒界２に沿って深く高濃度の不純物１
４が拡散されることになり、低濃度領域４の実効的な長
さｄが短くなる。
と不純物濃度が高い高濃度領域５のソース・ドレイン領
域形成のため不純物イオンを注入後、活性化のための熱
処理を行うと、注入した高濃度領域５の高濃度の不純物
１４は低濃度領域４内へ主に結晶粒界２に沿って拡散す
るが、結晶粒径が低濃度領域４の形成領域の長さＤより
大きい場合、結晶粒界２に沿って深く高濃度の不純物１
４が拡散されることになり、低濃度領域４の実効的な長
さｄが短くなる。
【００１３】この結果、ＴＦＴのスイッチ特性としての
遮断（オフ）状態の効果が低下し、ＴＦＴがオフ状態で
も液晶表示装置が高温にさらされると、微輝点を発生さ
せるだけのリーク電流がＴＦＴのソースとドレイン間に
生じてしまう。
遮断（オフ）状態の効果が低下し、ＴＦＴがオフ状態で
も液晶表示装置が高温にさらされると、微輝点を発生さ
せるだけのリーク電流がＴＦＴのソースとドレイン間に
生じてしまう。
【００１４】本発明は上記問題点を解決するもので、Ｔ
ＦＴを小型化し、かつ高温下で液晶表示装置を使用して
も、ＴＦＴのリーク電流を抑制し、液晶表示装置の微輝
点の発生を防ぐことを目的とするものである。
ＦＴを小型化し、かつ高温下で液晶表示装置を使用して
も、ＴＦＴのリーク電流を抑制し、液晶表示装置の微輝
点の発生を防ぐことを目的とするものである。
【００１５】
【課題を解決するための手段】この目的を達成するため
に、本発明の薄膜トランジスタは、絶縁体基板上または
半導体基板に形成された絶縁膜上に形成された多結晶半
導体薄膜に、不純物濃度の低い低濃度領域と不純物濃度
の高い高濃度領域を備えたＬＤＤ構造のソース領域とド
レイン領域が形成され、ゲート絶縁膜からの前記低濃度
領域の長さが前記多結晶半導体薄膜の平均結晶粒径以上
であるものである。
に、本発明の薄膜トランジスタは、絶縁体基板上または
半導体基板に形成された絶縁膜上に形成された多結晶半
導体薄膜に、不純物濃度の低い低濃度領域と不純物濃度
の高い高濃度領域を備えたＬＤＤ構造のソース領域とド
レイン領域が形成され、ゲート絶縁膜からの前記低濃度
領域の長さが前記多結晶半導体薄膜の平均結晶粒径以上
であるものである。
【００１６】この構造により、不純物活性化のための熱
処理を行う際、高濃度領域の不純物が低濃度領域へ結晶
粒界に沿って拡散しても、ゲート電極に平行な結晶粒界
によって拡散が抑えられ、低濃度領域の実効的な長さｄ
が短くなるのを抑えることができる。
処理を行う際、高濃度領域の不純物が低濃度領域へ結晶
粒界に沿って拡散しても、ゲート電極に平行な結晶粒界
によって拡散が抑えられ、低濃度領域の実効的な長さｄ
が短くなるのを抑えることができる。
【００１７】また、本発明の薄膜トランジスタの製造方
法は、絶縁体基板上または半導体基板に形成された絶縁
膜上に非晶質半導体膜を形成する工程と、前記非晶質半
導体膜を熱処理して多結晶を固相成長させて多結晶半導
体膜を形成する工程と、前記多結晶半導体膜上にゲート
絶縁膜とゲート電極を順次形成する工程と、前記多結晶
半導体膜に前記ゲート絶縁膜から前記多結晶半導体膜の
平均結晶粒径以上の距離まで不純物イオンを注入して不
純物濃度の低い低濃度領域のソース領域とドレイン領域
を形成する工程と、前記多結晶半導体膜の前記低濃度領
域以外の領域に、前記低濃度領域と同一導電型の不純物
イオンを注入して不純物濃度の高い高濃度領域のソース
領域とドレイン領域を形成する工程と、イオン注入した
前記ソース領域とドレイン領域を活性化熱処理する工程
および層間絶縁膜を形成した後、導電性膜による電極配
線層を形成する工程とを備えたものである。
法は、絶縁体基板上または半導体基板に形成された絶縁
膜上に非晶質半導体膜を形成する工程と、前記非晶質半
導体膜を熱処理して多結晶を固相成長させて多結晶半導
体膜を形成する工程と、前記多結晶半導体膜上にゲート
絶縁膜とゲート電極を順次形成する工程と、前記多結晶
半導体膜に前記ゲート絶縁膜から前記多結晶半導体膜の
平均結晶粒径以上の距離まで不純物イオンを注入して不
純物濃度の低い低濃度領域のソース領域とドレイン領域
を形成する工程と、前記多結晶半導体膜の前記低濃度領
域以外の領域に、前記低濃度領域と同一導電型の不純物
イオンを注入して不純物濃度の高い高濃度領域のソース
領域とドレイン領域を形成する工程と、イオン注入した
前記ソース領域とドレイン領域を活性化熱処理する工程
および層間絶縁膜を形成した後、導電性膜による電極配
線層を形成する工程とを備えたものである。
【００１８】この製造方法により、多結晶半導体膜の結
晶粒径を小さくすることができるとともに、不純物活性
化のための熱処理を行う際、高濃度領域の不純物が低濃
度領域へ結晶粒界に沿って拡散しても、ゲート電極に平
行な結晶粒界によって拡散が抑えられ、低濃度領域の実
効的な長さｄが短くなるのを抑えることができる。
晶粒径を小さくすることができるとともに、不純物活性
化のための熱処理を行う際、高濃度領域の不純物が低濃
度領域へ結晶粒界に沿って拡散しても、ゲート電極に平
行な結晶粒界によって拡散が抑えられ、低濃度領域の実
効的な長さｄが短くなるのを抑えることができる。
【００１９】この構造およびその製造方法の結果、各画
素を構成するＴＦＴを小型化し、かつ高温下で液晶表示
装置を使用する場合においても、ＴＦＴのリーク電流を
抑制し、液晶表示装置の微輝点の発生を防ぐことができ
る。
素を構成するＴＦＴを小型化し、かつ高温下で液晶表示
装置を使用する場合においても、ＴＦＴのリーク電流を
抑制し、液晶表示装置の微輝点の発生を防ぐことができ
る。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２１】（実施の形態１）図１（ａ）は本発明の第
１の実施の形態によるＴＦＴの断面図、図１（ｂ）はそ
のＴＦＴの上面拡大図である。
１の実施の形態によるＴＦＴの断面図、図１（ｂ）はそ
のＴＦＴの上面拡大図である。
【００２２】この構造は、絶縁体基板１（または半導体
基板上に形成された酸化シリコン膜等の絶縁体膜）上
に、結晶粒界２からなる多結晶半導体膜３が形成され、
多結晶半導体膜３中に不純物濃度が低い低濃度領域４と
不純物濃度が高い高濃度領域５が形成されたＬＤＤ構造
のソース領域６とドレイン領域７が形成され、ソース領
域６とドレイン領域７の間にチャンネル領域８が形成さ
れ、チャンネル領域８の上にゲート絶縁膜９とゲート電
極１０が形成され、この上にコンタクトホールが形成さ
れた層間絶縁膜１１が形成され、コンタクトホールに導
電性膜による電極配線層１２が形成され、表面にパッシ
ベーション膜１３が形成されたものである。
基板上に形成された酸化シリコン膜等の絶縁体膜）上
に、結晶粒界２からなる多結晶半導体膜３が形成され、
多結晶半導体膜３中に不純物濃度が低い低濃度領域４と
不純物濃度が高い高濃度領域５が形成されたＬＤＤ構造
のソース領域６とドレイン領域７が形成され、ソース領
域６とドレイン領域７の間にチャンネル領域８が形成さ
れ、チャンネル領域８の上にゲート絶縁膜９とゲート電
極１０が形成され、この上にコンタクトホールが形成さ
れた層間絶縁膜１１が形成され、コンタクトホールに導
電性膜による電極配線層１２が形成され、表面にパッシ
ベーション膜１３が形成されたものである。
【００２３】本発明のＴＦＴの構造の特徴は、図１
（ｂ）で示されているように、多結晶半導体膜としての
多結晶シリコン膜の平均結晶粒径を1.0μmの小粒径に制
御し、かつ、ゲート絶縁膜９からの低濃度領域４の長さ
Ｄを1.1μm以上とし、低濃度領域４の長さＤを多結晶シ
リコン膜の平均結晶粒径以上としたことである。
（ｂ）で示されているように、多結晶半導体膜としての
多結晶シリコン膜の平均結晶粒径を1.0μmの小粒径に制
御し、かつ、ゲート絶縁膜９からの低濃度領域４の長さ
Ｄを1.1μm以上とし、低濃度領域４の長さＤを多結晶シ
リコン膜の平均結晶粒径以上としたことである。
【００２４】この構成により、ソース・ドレイン領域の
不純物の活性化のための熱処理を行う際、高濃度領域５
の高濃度の不純物１４が低濃度領域４へ結晶粒界に沿っ
て拡散しても、ゲート電極１０に平行な結晶粒界によっ
て拡散がゲート電極方向に進むのを抑えられ、低濃度領
域の実効的な長さｄが短くなるのを抑えることができ
る。
不純物の活性化のための熱処理を行う際、高濃度領域５
の高濃度の不純物１４が低濃度領域４へ結晶粒界に沿っ
て拡散しても、ゲート電極１０に平行な結晶粒界によっ
て拡散がゲート電極方向に進むのを抑えられ、低濃度領
域の実効的な長さｄが短くなるのを抑えることができ
る。
【００２５】この結果、ＴＦＴのスイッチング特性とし
てのオフ電流を減少させ、かつ、ソース・ドレイン間の
リーク電流を抑制することができるので液晶表示装置の
各画素の白黒を安定表示させ、かつ灰色表示での微輝点
の発生を防止する効果を有する。
てのオフ電流を減少させ、かつ、ソース・ドレイン間の
リーク電流を抑制することができるので液晶表示装置の
各画素の白黒を安定表示させ、かつ灰色表示での微輝点
の発生を防止する効果を有する。
【００２６】図２は、ｎチャンネルＴＦＴのゲート電圧
に対するドレイン電流特性を示した図であり、本発明の
実施の形態によるＴＦＴの特性は実線で、従来構造のＴ
ＦＴは点線で示してある。
に対するドレイン電流特性を示した図であり、本発明の
実施の形態によるＴＦＴの特性は実線で、従来構造のＴ
ＦＴは点線で示してある。
【００２７】この図から明らかなように、本発明の実施
の形態によるＴＦＴでは、従来よりゲート電圧が負側で
のドレイン電流の減少がみられる。つまり、本発明のＴ
ＦＴは、オフ状態でのリーク電流の抑制に有効であるこ
とがわかる。
の形態によるＴＦＴでは、従来よりゲート電圧が負側で
のドレイン電流の減少がみられる。つまり、本発明のＴ
ＦＴは、オフ状態でのリーク電流の抑制に有効であるこ
とがわかる。
【００２８】（実施の形態２）次に、本発明のＴＦＴの
製造方法における実施の形態について説明する。
製造方法における実施の形態について説明する。
【００２９】図３は本発明の第２の実施の形態における
ＴＦＴの製造工程を示す図である。まず、石英などの絶
縁体基板１（または半導体基板に形成された酸化シリコ
ン膜等の絶縁体膜）の上に、非晶質シリコン膜１５を減
圧式化学的蒸着法で成膜レートが1.7nm/分の速度で90nm
の厚さに形成する［図３（ａ）］。
ＴＦＴの製造工程を示す図である。まず、石英などの絶
縁体基板１（または半導体基板に形成された酸化シリコ
ン膜等の絶縁体膜）の上に、非晶質シリコン膜１５を減
圧式化学的蒸着法で成膜レートが1.7nm/分の速度で90nm
の厚さに形成する［図３（ａ）］。
【００３０】次に、窒素雰囲気中で600℃、15時間の熱
処理を施し、非晶質シリコン膜１５を多結晶の固相成長
により結晶粒界２を有する多結晶シリコン化する。これ
により得られる多結晶シリコン膜１６は結晶粒径が1.0
±0.5μmという結晶粒が小さく、かつ、均一性の高い膜
である［図３（ｂ）］。
処理を施し、非晶質シリコン膜１５を多結晶の固相成長
により結晶粒界２を有する多結晶シリコン化する。これ
により得られる多結晶シリコン膜１６は結晶粒径が1.0
±0.5μmという結晶粒が小さく、かつ、均一性の高い膜
である［図３（ｂ）］。
【００３１】この後、多結晶シリコン膜１６をＴＦＴの
領域（能動領域）が2.2μm×2.2μmになるようにパター
ン形成する。これを酸素雰囲気中で1100℃で酸化する。
この表面酸化により元の多結晶シリコン膜１６の膜厚は
50〜55nmとなり、酸化膜の膜厚が約50nmとなる第１のゲ
ート酸化膜１７を得る。この上に窒化シリコン膜１８を
形成し、さらにこの上に酸化膜を形成して第２のゲート
酸化膜１９を形成することによりＯＮＯ膜構造のゲート
絶縁膜９を得る［図３（ｃ）］。
領域（能動領域）が2.2μm×2.2μmになるようにパター
ン形成する。これを酸素雰囲気中で1100℃で酸化する。
この表面酸化により元の多結晶シリコン膜１６の膜厚は
50〜55nmとなり、酸化膜の膜厚が約50nmとなる第１のゲ
ート酸化膜１７を得る。この上に窒化シリコン膜１８を
形成し、さらにこの上に酸化膜を形成して第２のゲート
酸化膜１９を形成することによりＯＮＯ膜構造のゲート
絶縁膜９を得る［図３（ｃ）］。
【００３２】次に、減圧式化学的蒸着法により多結晶シ
リコン膜を形成し、この多結晶シリコン膜中にリンをド
ープした後、ＴＦＴのゲート長が3μmになるようにパタ
ーン形成してゲート電極１０を形成する。この後、ゲー
ト絶縁膜９のパターンを形成する［図３（ｄ）］。
リコン膜を形成し、この多結晶シリコン膜中にリンをド
ープした後、ＴＦＴのゲート長が3μmになるようにパタ
ーン形成してゲート電極１０を形成する。この後、ゲー
ト絶縁膜９のパターンを形成する［図３（ｄ）］。
【００３３】次に、ゲート絶縁膜９から多結晶シリコン
膜１６の平均結晶粒径である1.0μmより大きい 1.1μm
離れた領域まで開口部を有する有機感光性膜（フォトレ
ジスト）２０を塗布し、開口部より多結晶シリコン膜１
６にリンイオンを8〜10×101 2個/cm2、最適には9×1012
個/cm2イオン注入して不純物濃度の低いｎ型の低濃度領
域４を形成する［図３（ｅ）］。
膜１６の平均結晶粒径である1.0μmより大きい 1.1μm
離れた領域まで開口部を有する有機感光性膜（フォトレ
ジスト）２０を塗布し、開口部より多結晶シリコン膜１
６にリンイオンを8〜10×101 2個/cm2、最適には9×1012
個/cm2イオン注入して不純物濃度の低いｎ型の低濃度領
域４を形成する［図３（ｅ）］。
【００３４】さらに、フォトレジスト２０除去の後、低
濃度領域４以外の残りの多結晶シリコン膜１６に開口部
を有する新たなフォトレジスト２１を塗布し、開口部よ
り多結晶シリコン膜１６にリンイオンを1〜4×1015個/c
m2、最適には2.3×1015個/cm 2イオン注入して不純物濃
度の高いｎ型の高濃度領域５を形成してソース領域６と
ドレイン領域７を形成する。次に、ソース・ドレイン領
域６，７を活性化させるため、900℃の温度で30分間酸
素雰囲気中で熱処理を行う［図３（ｆ）］。
濃度領域４以外の残りの多結晶シリコン膜１６に開口部
を有する新たなフォトレジスト２１を塗布し、開口部よ
り多結晶シリコン膜１６にリンイオンを1〜4×1015個/c
m2、最適には2.3×1015個/cm 2イオン注入して不純物濃
度の高いｎ型の高濃度領域５を形成してソース領域６と
ドレイン領域７を形成する。次に、ソース・ドレイン領
域６，７を活性化させるため、900℃の温度で30分間酸
素雰囲気中で熱処理を行う［図３（ｆ）］。
【００３５】次に、表面に層間絶縁膜１１を形成し、層
間絶縁膜１１に開口部を形成して開口部を通して、ｎ型
のドレイン領域７に接続されるアルミニウムなどの導電
性膜による電極配線層１２を形成する。さらに、ＴＦＴ
や電極配線層１２の耐湿性を確保するため酸化シリコン
膜等によるパッシベーション膜１３を形成する［図３
（ｇ）］。
間絶縁膜１１に開口部を形成して開口部を通して、ｎ型
のドレイン領域７に接続されるアルミニウムなどの導電
性膜による電極配線層１２を形成する。さらに、ＴＦＴ
や電極配線層１２の耐湿性を確保するため酸化シリコン
膜等によるパッシベーション膜１３を形成する［図３
（ｇ）］。
【００３６】以上の工程により、結晶粒径が小さく、か
つ、低濃度領域の実効的な長さがあまり変化しない本発
明のＴＦＴが形成できる。
つ、低濃度領域の実効的な長さがあまり変化しない本発
明のＴＦＴが形成できる。
【００３７】なお、非晶質シリコン膜の多結晶シリコン
化の方法として、レーザー光照射による熱処理により、
非晶質シリコンを多結晶シリコン化してもよい。
化の方法として、レーザー光照射による熱処理により、
非晶質シリコンを多結晶シリコン化してもよい。
【００３８】また、ＴＦＴの形成工程において、先にゲ
ート電極１０を形成してからゲート絶縁膜９、多結晶シ
リコン膜１６の順にパターンを形成してもよい。
ート電極１０を形成してからゲート絶縁膜９、多結晶シ
リコン膜１６の順にパターンを形成してもよい。
【００３９】なお、本発明によるＴＦＴの製造方法で
は、低濃度領域の長さを多結晶シリコン膜の平均結晶粒
径以上とするために、多結晶シリコン薄膜の膜厚、固相
成長条件、低濃度領域の長さ、ソース・ドレイン領域の
活性化熱処理条件を適宜調整することが重要である。
は、低濃度領域の長さを多結晶シリコン膜の平均結晶粒
径以上とするために、多結晶シリコン薄膜の膜厚、固相
成長条件、低濃度領域の長さ、ソース・ドレイン領域の
活性化熱処理条件を適宜調整することが重要である。
【００４０】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタおよびその製造方法を使用することにより、高
濃度領域の不純物が低濃度領域での結晶粒界拡散に起因
するＴＦＴのリーク電流を抑制することができる。これ
により画素電極の電圧を制御して、液晶表示装置での灰
色表示における微輝点の発生を防止することができる。
ンジスタおよびその製造方法を使用することにより、高
濃度領域の不純物が低濃度領域での結晶粒界拡散に起因
するＴＦＴのリーク電流を抑制することができる。これ
により画素電極の電圧を制御して、液晶表示装置での灰
色表示における微輝点の発生を防止することができる。
【図１】本発明の第１の実施の形態における薄膜トラン
ジスタの断面図と拡大上面図
ジスタの断面図と拡大上面図
【図２】ｎチャンネル薄膜トランジスタのゲート電圧に
対するドレイン電流特性を示した図
対するドレイン電流特性を示した図
【図３】本発明の第２の実施の形態における薄膜トラン
ジスタの製造方法を示す工程断面図
ジスタの製造方法を示す工程断面図
【図４】従来の薄膜トランジスタの断面図と拡大上面図
１ 絶縁体基板 ２ 結晶粒界 ３ 多結晶半導体膜 ４ 低濃度領域 ５ 高濃度領域 ６ ソース領域 ７ ドレイン領域 ８ チャンネル領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ 層間絶縁膜 １２ 電極配線層 １３ パッシベーション膜 １４ 高濃度の不純物 １５ 非晶質シリコン膜 １６ 多結晶シリコン膜 １７ 第１のゲート酸化膜 １８ 窒化シリコン膜 １９ 第２のゲート酸化膜 ２０、２１ 有機感光性膜（フォトレジスト）
Claims (2)
- 【請求項１】絶縁体基板上または半導体基板に形成され
た絶縁膜上に形成された多結晶半導体薄膜に、不純物濃
度の低い低濃度領域と不純物濃度の高い高濃度領域を備
えたＬＤＤ構造のソース領域とドレイン領域が形成さ
れ、ゲート絶縁膜からの前記低濃度領域の長さが前記多
結晶半導体薄膜の平均結晶粒径以上であることを特徴と
する薄膜トランジスタ。 - 【請求項２】絶縁体基板上または半導体基板に形成され
た絶縁膜上に非晶質半導体膜を形成する工程と、前記非
晶質半導体膜を熱処理して多結晶を固相成長させて多結
晶半導体膜を形成する工程と、前記多結晶半導体膜上に
ゲート絶縁膜とゲート電極を順次形成する工程と、前記
多結晶半導体膜に前記ゲート絶縁膜から前記多結晶半導
体膜の平均結晶粒径以上の距離まで不純物イオンを注入
して不純物濃度の低い低濃度領域のソース領域とドレイ
ン領域を形成する工程と、前記多結晶半導体膜の前記低
濃度領域以外の領域に、前記低濃度領域と同一導電型の
不純物イオンを注入して不純物濃度の高い高濃度領域の
ソース領域とドレイン領域を形成する工程と、イオン注
入した前記ソース領域とドレイン領域を活性化熱処理す
る工程および層間絶縁膜を形成した後、導電性膜による
電極配線層を形成する工程とを備えたことを特徴とする
薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333883A JPH11168216A (ja) | 1997-12-04 | 1997-12-04 | 薄膜トランジスタおよびその製造方法 |
| EP98122700A EP0921576A3 (en) | 1997-12-04 | 1998-11-30 | Thin film transistor with a LDD structure and method of producing the same |
| NO985623A NO985623L (no) | 1997-12-04 | 1998-12-02 | Tynnfilmtransistor og fremgangsmÕte for fremstilling av samme |
| US09/205,775 US6184541B1 (en) | 1997-12-04 | 1998-12-03 | Thin film transistor and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333883A JPH11168216A (ja) | 1997-12-04 | 1997-12-04 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168216A true JPH11168216A (ja) | 1999-06-22 |
Family
ID=18271027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333883A Pending JPH11168216A (ja) | 1997-12-04 | 1997-12-04 | 薄膜トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6184541B1 (ja) |
| EP (1) | EP0921576A3 (ja) |
| JP (1) | JPH11168216A (ja) |
| NO (1) | NO985623L (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005104239A1 (ja) * | 2004-04-23 | 2008-03-13 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
| US8314428B2 (en) | 2002-12-16 | 2012-11-20 | Samsung Display Co., Ltd. | Thin film transistor with LDD/offset structure |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020060322A1 (en) * | 2000-11-20 | 2002-05-23 | Hiroshi Tanabe | Thin film transistor having high mobility and high on-current and method for manufacturing the same |
| KR100483985B1 (ko) * | 2001-11-27 | 2005-04-15 | 삼성에스디아이 주식회사 | 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스 |
| KR102044667B1 (ko) * | 2013-05-28 | 2019-11-14 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05308081A (ja) | 1992-04-30 | 1993-11-19 | Toshiba Corp | 多結晶シリコン薄膜トランジスタおよびその製造方法 |
| JPH098314A (ja) | 1995-06-26 | 1997-01-10 | Sharp Corp | 薄膜トランジスタ |
-
1997
- 1997-12-04 JP JP9333883A patent/JPH11168216A/ja active Pending
-
1998
- 1998-11-30 EP EP98122700A patent/EP0921576A3/en not_active Withdrawn
- 1998-12-02 NO NO985623A patent/NO985623L/no not_active Application Discontinuation
- 1998-12-03 US US09/205,775 patent/US6184541B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8314428B2 (en) | 2002-12-16 | 2012-11-20 | Samsung Display Co., Ltd. | Thin film transistor with LDD/offset structure |
| JPWO2005104239A1 (ja) * | 2004-04-23 | 2008-03-13 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
| JP5066361B2 (ja) * | 2004-04-23 | 2012-11-07 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| NO985623L (no) | 1999-06-07 |
| EP0921576A2 (en) | 1999-06-09 |
| NO985623D0 (no) | 1998-12-02 |
| EP0921576A3 (en) | 1999-11-03 |
| US6184541B1 (en) | 2001-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3059915B2 (ja) | 表示装置および表示装置の製造方法 | |
| US6544823B1 (en) | Method of manufacturing semiconductor device | |
| US6489632B1 (en) | Semiconductor device having a gate oxide film | |
| US20080017937A1 (en) | Display with thin film transistor devices having different electrical characteristics in pixel and driving regions and method for fabricating the same | |
| US9773921B2 (en) | Combo amorphous and LTPS transistors | |
| JPH0728092A (ja) | 駆動回路内蔵型液晶表示装置の製造方法 | |
| CN1479137A (zh) | 半导体显示器件及具有该半导体显示器件的电子器件 | |
| JPH11168216A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH10242475A (ja) | 半導体装置及びその作製方法 | |
| US6541793B2 (en) | Thin-film transistor and semiconductor device using thin-film transistors | |
| JP2001195009A (ja) | 有機エレクトロルミネッセンスディスプレイ及びその製造方法 | |
| US20080121892A1 (en) | Low temperature poly silicon liquid crystal display | |
| JPH0534837B2 (ja) | ||
| US6310363B1 (en) | Thin-film transistor and semiconductor device using thin-film transistors with N and P impurities in the source and drain regions | |
| US6703266B1 (en) | Method for fabricating thin film transistor array and driving circuit | |
| JP3645100B2 (ja) | 相補型回路、周辺回路、アクティブマトリックス基板及び電子機器 | |
| TW546843B (en) | Poly-silicon thin film transistor and method of forming the same | |
| US7170146B2 (en) | TFT structure and method for manufacturing the same | |
| JPH0845867A (ja) | 半導体装置の製造方法および表示装置 | |
| TW560001B (en) | Method of forming reflective liquid crystal display and driving circuit | |
| JPH0613607A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP2000196099A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2007109733A (ja) | 半導体装置および半導体装置の製造方法 | |
| US7026201B2 (en) | Method for forming polycrystalline silicon thin film transistor | |
| JP3343794B2 (ja) | 半導体装置 |