JPH11175313A - デュアルポートバッファ - Google Patents

Abstract

(57)【要約】 【課題】 クロック境界の間でデータおよび制御情報を
転送するための、必要な回路を最少にし、かつ占有チッ
プ面積を最小にする回路および方法を得ることである。 【解決の手段】 第１のタイミング環境から第２のタイ
ミング環境へ情報を転送するための回路を説明する。こ
の回路は、第１のタイミング信号に応答する第１のポー
トおよび第２のタイミング信号に応答する第２のポート
を有するデュアルポートＲＡＭと、第１のタイミング信
号に応答して、第１のポートを介するデュアルポートＲ
ＡＭへのデータの格納を制御し、データがデュアルポー
トＲＡＭに格納されたことを示す制御信号を発生する第
１の制御回路とを備える。この回路は制御信号を第２の
タイミング信号に同期させるための同期器と、第２の制
御回路とをも備える。第２の制御回路は、第２のタイミ
ング信号と同期させられた制御信号とに応答して、デュ
アルポートＲＡＭの第２のポートを介する格納されてい
るデータの検索を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なるクロック環
境の間のクロック境界を横切って情報を転送するための
回路に関するものであり、とくにデュアルポートＲＡＭ
を用いた回路に関するものである。

【０００２】

【従来の技術】１チップ集積回路、とくに同期設計技術
を用いて設計された集積回路、では２つ以上のクロック
が求められるような多くの用途がある。任意の１つのク
ロック環境から他の任意のクロック環境まで通る任意の
制御信号またはデータ信号について考慮しなければなら
ない。

【０００３】第１のクロック環境から、第２のクロック
環境においてクロックされる記憶素子またはラッチの入
力端子に到達するデータまたは制御信号の１ビットにつ
いて考える。データまたは制御信号の１ビットの変化の
タイミング（そのタイミングは第１のクロック環境によ
って決定される）に応じて、データまたは制御信号の１
ビットが第２のクロック環境のクロックされる記憶素子
に記憶される、すなわち「捕らえられる」かどうかにつ
いては３つの可能性が存在する。その３つとは次の通り
である。 ｉ） 第２のタイミング環境の大きなクロックエッ
ジより充分前にデータが変化するものとすると、第２の
タイミング環境のクロックエッジの少し後でデータは捕
らえられてラッチに転送される。 ｉｉ） 第２のタイミング環境の大きなクロックエッ
ジの直後にデータが変化するものとすると、第２のタイ
ミング環境の次のクロックエッジまでラッチ出力の変化
はない。 ｉｉｉ） 第２のタイミング環境の大きなクロックエッ
ジの近くでデータが変化するものとすると、データはそ
のクロックエッジで捕らえられ、クロック縁部の少し後
でラッチ出力端子に転送され、または、第２のタイミン
グ環境の次のクロックエッジの後までラッチ出力が変化
しなければデータは捕らえられないことがある。更に、
データが確実には捕らえられず、第２のタイミング環境
のクロックエッジの後の不確定な時刻に出力が変化しや
すいような「準安定（ｍｅｔａｓｔａｂｌｅ）」状態に
ラッチが入る有限の確率がある。

【０００４】（ｉｉｉ）で述べた準安定状態にラッチが
入らないとすると、出力が変化するまでの遅延は、クロ
ック周波数とラッチの設計とに応じて１クロックサイク
ルより長いことがある。これは、ラッチの出力が不確定
であること、設計における引き続くラッチからの出力も
不確定で有り得ること、および全体のチップの集合的な
状態が急速に不確定になることを意味する。

【０００５】準安定というのは意思決定の基本原理であ
るから、どのような技術を用いようとも準安定の影響は
完全に除去することは決してできない。しかし、合理的
な設計技術によれば、準安定が望ましくないやり方で伝
わる確率を許容レベルまで低下できる。そのような許容
レベルは１年に１回の障害という確率から１世紀内の製
品の全体の寿命に１回（ｏｎｅ ｆａｉｌｕｒｅ ｉｎ
ａｎ ｅｎｔｉｒｅｐｒｏｄｕｃｔ ｒａｎｇｅ ｉ
ｎ ａ ｃｅｎｔｕｒｙ）の障害まで及ぶことがある。
これは、２つのクロックの間に関係がない場合には一層
重要であり、相互に非同期であるといわれる。２つのク
ロックが公称同じ周波数で動いているとしても、独立し
ているが、周波数についての許容誤差が小さいクロック
源から得られたものであれば、クロックは相互にドリフ
トする傾向を持つ。

【０００６】情報の１ビットをクロック環境の間で通す
ための既知の技術は、準安定の効果を最小にするために
構成され、同期器として一般に知られている特殊なラッ
チを使用することである。伝播させられる準安定の許容
できる確率に対する時間周期が１クロックサイクルより
長いとすると、最後の同期器の出力が許容できる障害確
率を持つように同期器が直列接続される。

【０００７】制御情報をクロック環境の間で送るための
技術は多数ある。その技術の選択は環境のクロック周波
数の範囲に依存する。同期を取るためのコストは制御情
報を通す際の遅延、または待ち時間と、含まれている同
期器の数とで測定される。通常は、クロック環境の境界
を横切って通過する制御信号の数は最少化される。

【０００８】同期器を介して通過する信号の数を最少化
するために、ほんのわずかな制御信号が同期器を通り、
残りの制御信号はデータとして処理される。データと同
じ向きにクロック境界を通る典型的な制御信号はデータ
が安定していることを示し、逆向きに通る典型的な制御
信号はデータが受け入れられたことを示す。

【０００９】クロック環境の境界を横切って通過するデ
ータが、受信クロック環境にクロック制御されながら入
る時に安定であるとすると、そのデータは準安定の影響
を受けず、したがって、同期器を通る必要はない。しか
し、データは安定を維持しなければならず、逆向きの制
御信号がそれの同期器を通った後でデータが受けられた
ことを示すまで、データが安定であることを制御信号が
示す前のある程度の時間から変化してはならない。これ
は、データを格納しなければならず、かつ多くのクロッ
クサイクルの間不変でなければならないことを意味す
る。希望のデータ転送速度がこのクロックサイクル数よ
り遅いとすると、問題はない。しかし、通常のことでは
あるが、クロックサイクルごとに新しいデータが到達す
ることがある。

【００１０】データサイクルごとに到達するデータのあ
らゆるデータバス幅に対して、引き続くいくつかのサイ
クルに到達する、格納、およびより一層広いバス幅を横
切って転送すべきデータを配置することが可能である。
たとえば、データバスの幅が８ビット、すなわち１バイ
トであれば、８バイトが存在するまで各バイトを格納で
き、その後でそれらの８バイトはたとえば６４ビットバ
スを用いてクロック境界を横切って転送される。

【００１１】クロック境界を横切って転送するために最
初の８バイトが安定に保たれている間に、別のバイトが
到達することがある。それらの別のバイトは別々に格納
すべきである。与えられたデータ転送速度と各クロック
周波数の範囲と、同期器の遅延と、使用している制御プ
ロトコルの全体の待ち時間とに対して、持続可能な最高
データ転送速度をサポートするために必要な記憶装置の
数を決定することが可能である。

【００１２】プロトコル待ち時間が８サイクルで、デー
タバスの幅が８ビットであるとすると、クロック境界を
横切るデータバスの幅は６４ビットでなければならな
い。データがクロック境界を横切っている間は安定して
いるように、その６４ビットをなんらかの記憶装置で保
持しなければならない。したがって、求められる記憶装
置の量は、 （プロトコル待ち時間）×（バス幅） である。

【００１３】８ビットバスにある新しいデータは、６４
ビットがクロック境界を横切るために安定に保持されて
いる間に到達し続けることができるから、この新しいデ
ータをどこかに格納しなければならず、したがって、求
められる記憶装置の量は、 ２×（プロトコル待ち時間）×（バス幅） である。

【００１４】第２のクロック環境でも類似のやり方が求
められる。境界を横切って通過するデータを捕らえるた
めにバッファする価値がある第１の６４ビットと、前回
の転送からデータを保持するためにバッファする第２の
６４ビットとは、第２のクロック環境内を１度に８ビッ
トずつより深く通過する。したがって、求められる記憶
装置の量は、 ４×（プロトコル待ち時間）×（バス幅） である。

【００１５】更に、使用するプロトコルに従って、各同
期器は１ビットデータ記憶素子であるから、求められる
全体の記憶装置を、 ４×（プロトコル待ち時間）×（バス幅）＋同期器 として与えるためにその数の同期器が加え合わされる。

【００１６】クロック境界を横切るデータの安全な転送
を保証するためのプロトコルを実現するいくつかの異な
るやり方がある。しかし、各場合に、決定されたプロト
コル待ち時間があり、大量のデータ記憶装置が要求され
る。

【００１７】ある先行技術では、データがクロック境界
を横切って送信される前にフリップフロップに格納され
る。必要な量のデータを格納するためには多数のフリッ
プフロップを必要とするが、そのような構成はフリップ
フロップ回路が占めるチップスペースの面で費用が掛か
る。

【００１８】

【発明が解決しようとする課題】したがって、本発明の
目的は、必要な回路および消費されるチップ面積を最小
にする、クロック環境の間でデータおよび制御情報を転
送するための回路および方法を得ることにある。

【００１９】

【課題を解決するための手段】したがって、本発明によ
れば、第１のタイミング信号に応答する第１のポートと
第２のタイミング信号に応答する第２のポートとを有す
るデュアルポートＲＡＭと、第１のタイミング信号に応
答し、第１のポートを介するデュアルポートＲＡＭへの
データの格納を制御し、かつデータがデュアルポートＲ
ＡＭに格納されていることを示す制御信号を発生する第
１の制御回路と、制御信号を第２のタイミング信号に同
期させるための同期器と、第２のタイミング信号および
同期された制御信号に応答して、格納されるデータがデ
ュアルポートＲＡＭの第２のポートを通じて到達するこ
とを制御する第２の制御回路と、を備える第１のタイミ
ング環境から第２のタイミング環境へ情報を転送する回
路が得られる。

【００２０】ＲＡＭセルはフリップフロップセルよりも
はるかに小さく、したがってデュアルポートＲＡＭ実現
によって占められるチップスペースは、オペランド同数
の記憶場所に対してフリップフロップ実現より減少させ
られる。有利なことに、本発明によればデュアルポート
ＲＡＭを用いるとどのような場合にもより少数の記憶場
所が求められる。

【００２１】第２の制御回路は、データが第２のデュア
ルポートＲＡＭから検索されたことを示す第２の制御信
号を発生し、第２の制御信号を第１のタイミング信号に
同期させるための第２の同期器を更に備え、第１の制御
回路は同期された別の制御信号に応答してデュアルポー
トＲＡＭにデータを格納することが好ましい。

【００２２】本発明は、第１のタイミング信号に応答し
て、デュアルポートＲＡＭにそれの第１のポートを介い
てデータを格納するステップと、データがデュアルポー
トＲＡＭに格納されていることを示す制御回路を、第１
のタイミング信号に応答して発生するステップと、制御
信号を第２のタイミング信号に同期させるステップと、
第２のタイミング信号および同期された制御信号に応答
して、デュアルポートＲＡＭからそれの第２のポートを
通じてデータを検索するステップと、を備える第１のタ
イミング環境から第２のタイミング環境へ情報を転送す
る方法も提供するものである。

【００２３】データが第２のデュアルポートＲＡＭから
検索されたことを示す第２の制御信号を、第２のタイミ
ング信号に応答して発生するステップと、第２の制御信
号を第１のタイミング信号に同期させるステップと、を
更に備え、同期された第２の制御信号に依存してデータ
をデュアルポートＲＡＭに格納することが好ましい。

【００２４】制御信号は複数の同期器によって第２のタ
イミング信号に同期できる。また、第２の制御信号は複
数の他の同期器によって第２のタイミング信号に同期で
きる。

【００２５】第１のタイミング信号は第１のクロック信
号となり得るし、第２のタイミングは第２のクロック信
号になり得る。

【００２６】第１のタイミング信号と第２のタイミング
信号とは共通信号源から得ることができる。共通信号源
から得られる第１のタイミング信号と第２のタイミング
信号との位相関係の分散は、いずれかのタイミング信号
の周期に匹敵でき、またはその周期より長くできる。

【００２７】第１のタイミング信号と第２のタイミング
信号は相互に非同期にできる。相互に非同期である第１
のタイミング信号と第２のタイミング信号は非同期信号
または同期信号にできる。

【００２８】

【発明の実施の形態】本発明をより良く理解するため、
および本発明をどのように実施するかを示すために、例
によって添付図面を参照する。

【００２９】まず、本発明のデュアルポートＲＡＭの実
施例を示す図１を参照する。デュアルポートバッファは
デュアルポートＲＡＭ２と、第１のアクセス制御回路４
と、第２のアクセス制御回路６とを有する。第１のアク
セス制御回路４は第１の状態マシン８と、第１の同期器
１０と、第１のアドレス増加器１２と、第１のバッファ
１４とを含む。第２のアクセス制御回路６は第２の同期
器１６と、第２の状態マシン１８と、第２のアドレス増
加器２０と、第２のバッファ２２とを含む。

【００３０】クロック信号ＣＬＫ１の制御の下に第１の
タイミング環境で動作する第１のアクセス制御回路４
は、第２のタイミング環境へ転送すべきデータＤＡＴＡ
１を信号源からバス５２に受ける。

【００３１】データＤＡＴＡ１は、信号の電気的駆動を
高めるために、またはクロック信号ＣＬＫ１の制御の下
に再びタイミングを取るために、選択によって第１のバ
ッファ１４を通ることができる。第１のバッファ１４は
データを信号ＤＡＴＡＩＮとしてバス５４に出力する。

【００３２】第１のバッファ１４と第２のバッファ２２
は希望に応じて使用できる。これらのバッファは次の２
つの理由により存在することできる。 １．信号を電気的にバッファして信号源に軽い負荷を与
え、または宛先に十分な駆動を提供する。 ２．たとえば、データはサイクル中の後の方で信号源か
ら到達するが、宛先によってサイクル中の早いほうが要
求されている場合に、クロックに関してタイミング調整
（すなわち、信号のタイミングを取り直す）を行う。

【００３３】第１のアクセス制御回路４は信号源から制
御信号ＲＥＱ１を線２４上においても受ける。この信号
源は、第２のタイミング環境に転送すべき有効なデータ
が存在することを示すためにその信号を線２４上に出力
する。信号ＲＥＱ１は第１の状態マシン８への入力を構
成する。信号ＲＥＱ１に応答して、第１の状態マシン８
は信号ＩＮＣ１を線４８を介して第１のアドレス増加器
１２へ出力し、この第１のアドレス増加器はデュアルポ
ートＲＡＭへのバス４４におけるアドレス値ＡＤＤＲ１
を増加させる。この実施例では、転送すべきデータはデ
ュアルポートＲＡＭの引き続くメモリ場所に格納され、
そのためにデュアルポートＲＡＭに格納されるデータの
各ブロックに対して第１のアドレス増加器１２が格納ア
ドレスを１ブロックだけ増加させる。したがって、最初
に、第１のアドレス増加器がデータを格納することを指
令するアドレスが最初のアドレスすなわちベースアドレ
スである。第１の状態マシン８は送信制御信号ＣＯＮＴ
ＲＯＬ１もバス４０に出力して、選択されたアドレスへ
のデータのローディングを制御する。そうすると、クロ
ック信号ＣＬＫ１の制御の下に、第１のバッファの出力
端子のバス５４におけるデータＤＡＴＡＩＮがデュアル
ポートＲＡＭの選択されたアドレスにロードされる。

【００３４】転送すべきデータのデュアルポートＲＡＭ
へのロードが成功すると、第１の状態マシン８は信号Ｇ
ＲＡＮＴ１を線２６を介して信号源へ戻すことにより、
データＤＡＴＡ１の別のブロックをバス５２へ送ること
を信号源が開始できることを信号源に示す。更に、十分
なデータがデュアルポートＲＡＭ２にロードされると、
第１の状態マシン８は信号ＶＡＬＩＤを線２８を介して
クロック境界を横切って第２のアクセス制御回路６へ送
る。

【００３５】線２８における信号ＶＡＬＩＤは第２のア
ドレス制御回路６の第２の同期器１６によって受けら
れ、第２の同期器１６の同期された出力、第２のクロッ
ク信号ＣＬＫ２に同期されている信号ＶＡＬＩＤ、は第
２の状態マシン１８への入力を構成する。同期された信
号ＶＡＬＩＤに応答して、第２の状態マシン１８は制御
信号を第２の制御バスＣＯＮＴＲＯＬ２ ４２を介して
デュアルポートＲＡＭ２に出力し、かつ信号ＩＮＣ２を
線５０を介して第２のアドレス増加器２０に出力する。
このプロセスは転送されたデータの量に従って繰り返さ
れる。このようにして、第２の状態マシン１８は、第２
のアドレス増加器からアドレスバス４６に出力されたア
ドレスＡＤＤＲ２によって特定された、デュアルポート
ＲＡＭのアドレス場所に格納されているデータブロック
のアクセスを制御する。第１のアドレス増加器１２のよ
うに、この好適な実施例では第２のアドレス増加器は、
それの最初の状態において、ベースアドレスからデータ
ブロックを検索し、その後で引き続くアドレス場所から
データブロックを検索する。このようにして、データが
最初に書込まれたブロックからデータが最初に検索され
るように、第２のアドレス増加器は第１のアドレス増加
器に追従し、引き続くメモリアクセスサイクルでもその
ような動作を行う。このようにして、第１のアクセス制
御回路４によってデュアルポートＲＡＭに格納されたデ
ータブロックは、線６２におけるクロック信号ＣＬＫ２
の制御の下に、ＤＡＴＡＯＵＴとしてデータバス５６に
出力され、第２のバッファ２２に格納される。

【００３６】デュアルポートＲＡＭ２からのデータブロ
ックの検索が成功すると、第２の状態マシン１８は線３
０における信号ＡＣＫをセットする。その信号は第１の
タイミング環境および第１のアクセス制御回路４へ転送
される。信号ＡＣＫは第１の同期器１０によって受けら
れ、同期されたそれの出力は線３２を介して第１の状態
マシン８へ入力される。第１の状態マシン８が同期され
た信号ＡＣＫを線３２を介して受けると、それは、第１
のアクセス制御回路がデータをロードするための別のス
ペースがデュアルポートＲＡＭに存在することを示す。

【００３７】デュアルポートＲＡＭ２からのデータブロ
ックのアクセスが成功すると、第２の状態マシン１８
は、データを第２のタイミング環境内の転送すべき宛先
回路へ信号ＲＥＱ２を線３６を介して出力もする。この
信号は、第２のバッファ２２の出力端子におけるデータ
バス５８で有効なデータを利用できることを示す。宛先
回路が信号ＲＥＱ２を受けると、それはバス５８にある
データＤＡＴＡ２をそれにロードし、ひとたびこれが行
われると信号ＧＲＡＮＴ２を線３８を介して第２の状態
マシン１８へ戻す。それに応答して、第２の状態マシン
１８は、デュアルブロックをアクセスしてそれらを宛先
回路へ送る。

【００３８】図１の実施例では、２つのタイミング環境
の間の制御プロトコルは、第１のタイミング環境から第
２のタイミング環境への１つの向きの単一の信号ＶＡＬ
ＩＤと、第２のタイミング環境から第１のタイミング環
境への別の向きの単一の信号ＡＣＫであることが示され
ている。しかし、タイミング境界を横切るデータの流れ
を制御するために用いられる特定のプロトコルは、希望
の用途と、データの流れの量と、それぞれのタイミング
環境の２つのクロックの相対的な速さとに従ってかなり
変化することがある。たとえば、第２のタイミング環境
内のクロック信号ＣＬＫ２が第１のタイミング環境内の
クロック信号ＣＬＫ１よりはるかに速いと仮定すると、
図１を参照して説明したプロトコルの戻り信号、すなわ
ち、線３０における信号ＡＣＫはなくてすむ。しかし、
１つの向きにのみ１つの流れ制御信号が存在する、すな
わち、線２８における信号ＶＡＬＩＤが存在するシステ
ムをうまく動作させるためには、２つのクロックが非常
に異なる速さを有する環境でデュアルポートＲＡＭを使
用されようとしていたことを示す必要がある。

【００３９】図１のプロトコルに従う流れ制御信号は、
それぞれの向きの信号ＶＡＬＩＤおよびＡＣＫではなく
て、実際には複数の信号で構成することができ、流れ制
御プロトコルは一層複雑であることもわかる。いずれか
の向きの流れ制御信号が複数の信号で構成されていると
すると、この信号のおのおのには同期器１０および１６
などの同期器が関連付けられる。複数の制御信号のおの
おのには１つまたは複数の直列の同期器が関連付けられ
る。

【００４０】使用するプロトコルに応じて、両方向の制
御信号が複数の制御信号を構成するものとしても、各向
きの信号の数は異なることがある。たとえば、異なるプ
ロトコルが各向きに使用され、または同じプロトコルが
各向きに使用される。

【００４１】更に、使用する任意の１つの制御信号のい
ずれかの縁部または両方の縁部をアクティブな縁部にで
きる。

【００４２】とくに、考えている１つの実施例では、デ
ュアルポートＲＡＭ２を２つの半分に分割でき、各信号
ＶＡＬＩＤとＡＣＫは、デュアルポートＲＡＭ２の上半
分に関連させられた１つの信号と、デュアルポートＲＡ
Ｍ２の下半分に関連させられた別の信号との、２つの信
号を有することができる。

【００４３】上で述べたデュアルポートバッファは、デ
ータまたは情報を第１のクロック境界から第２のクロッ
ク境界へ１つの向きにのみ転送する。第２のクロック境
界から第１のクロッ境界へ他の向きにデータを転送でき
るようにするためには、第２のデュアルポートＲＡＭを
設ける必要がある。ここで図２を参照する。この図に
は、図１を参照して説明した例としてのデュアルポート
バッファが、システム環境の間でデータをやり取りする
ために使用するように２つの半分にされていることが示
されている。

【００４４】図２は、第１に、種々のオンチップ環境に
よって決定されるクロック環境で動作するオンチップ機
能回路とオンチップ手段との間のインタフェースとし
て、および、第２に、オフチップ要求によって決定され
る別々のクロックをおのおの有するオフチップデータソ
ースおよびデータシンクとオフチップ手段との間のイン
タフェースとしての、２つの場合における、図１のデュ
アルポートバッファの使用を示す。

【００４５】図２を参照して、システム環境を７８で全
体として示す。図２には受信インタフェースドライバ７
０と、受信デュアルポートバッファ７４と、送信インタ
フェースドライバ７６と、送信インタフェースドライバ
７２も示す。受信デュアルポートバッファ７４と送信イ
ンタフェースドライバ７６のおのおのは、好適な実施例
では、図１を参照して上で説明したデュアルポートバッ
ファと同じものである。システム環境７８は中央処理装
置と、デジタル信号プロセッサと、または何等かの形態
の特殊な論理回路を含むことができる。

【００４６】受信インタフェースドライバ７０は、ソー
スからバス８２を介してデータＲＸＤＡＴＡを受け、線
８０を介してプロトコル制御信号ＲＸＣＯＮＴＲＯＬを
受ける。線９８を介して受ける受信クロックＲＸＣＬＫ
の制御の下に、受信インタフェースドライバ７０はソー
スからのデータをＲＸＤＡＴＡ１として線８２を介して
バス８８へ転送する。以下のことは理解されるであろう
が、通常の流れ制御プロトコルに従って、データがバス
８８へ転送されると、受信インタフェースドライバ７０
は流れ制御信号を信号ＲＸＣＯＮＴＲＯＬで線８０を介
してソースへ送り返し、データが受信されたことを指示
する。受信インタフェースドライバ７０によってバス８
８にＲＸＤＡＴＡ１として出力されるデータは、線８４
に出力される信号ＲＸと同時に出力される。その信号Ｒ
Ｘは、図１を参照して上で説明したように、プロトコル
制御信号である。その後で、受信デュアルポートバッフ
ァ７４はクロック信号ＲＸＣＬＫのクロック環境からバ
ス８８を介して受けたデータＲＸＤＡＴＡ１を、データ
ＲＸＤＡＴＡ２としてバス９４を介してシステムクロッ
ク環境へ転送する。そうすると、受信デュアルポートバ
ッファは受信クロックによってクロックされ、また線９
６におけるシステムクロックＳＹＳＣＬＫによってもク
ロックされる。バス９４におけるデータＲＸＤＡＴＡ２
はシステムクロックＳＹＳＣＬＫに同期させられ、シス
テム環境７８で受信される。

【００４７】同様に、逆向きでは、異なるクロック環境
でデータＴＸＤＡＴＡ２をバス１０６を介して送るため
に、システムクロックＳＹＳＣＬＫの制御の下にシステ
ム環境はデータＴＸＤＡＴＡ１をバス１１２を介して出
力する。バス１０６におけるデータＴＸＤＡＴＡ２はバ
ス１１２におけるデータＴＸＤＡＴＡ１に直接対応する
が、線１００における送信クロックＴＸＣＬＫに同期さ
せられる。また、送信デュアルポートバッファ７６は図
１を参照して説明したのと同じようにして動作する。ま
た、バス１０６におけるデータＴＸＤＡＴＡ２は送信イ
ンタフェースドライバ７２によってＴＸＤＡＴＡとして
宛先回路へ送られる。送信インタフェースドライバ７２
からのバス１０２におけるＴＸＤＡＴＡの制御は、線１
０４における制御信号ＴＸＣＯＮＴＲＯＬによって制御
される。

【００４８】宛先回路およびソース回路はオンチップま
たはオフチップとすることができる。また、受信インタ
フェースドライバ７０と送信インタフェースドライバ７
２は複数のソース回路および宛先回路とインタフェース
できる。受信インタフェースドライバは、データをシス
テム環境７８へ送ろうとしているソースの優先度を決定
するためのポーリング回路を含むことができ、線８０に
おけるプロトコル制御信号ＲＸＣＯＮＴＲＯＬは種々の
ソースをポーリングするための制御信号を含むことがで
きる。同様に、送信インタフェースドライバ７２は、送
信すべきデータの宛先を決定するため、および最高の優
先度を持つ宛先へデータを送信するためのポーリング回
路を含むことができる。システム環境へ送信するため、
またはシステム環境から送信するために、受信インタフ
ェースドライバ７０と送信インタフェースドライバ７２
でバッファされているデータが、それのソースまたは宛
先のアドレスに関してより高い優先度を持っているなら
ば、最高の優先度のソース／宛先に関連するデータが最
初に送信されるように、受信インタフェースドライバ７
０と送信インタフェースドライバ７２割り込み回路を含
むこともできる。

【００４９】システム環境はセルエンジン（それについ
ては、ＡＴＭフォーラム、技術委員会。ユートピア、Ａ
ＴＭ−ＰＨＹインタフェース仕様、レベル２バージョン
１．０（Ｔｈｅ ＡＴＭ Ｆｏｒｕｍ，Ｔｅｃｈｎｉｃ
ａｌ Ｃｏｍｍｉｔｔｅｅ．Ｕｔｏｐｉａ，Ａｎ ＡＴ
Ｍ−ＰＨＹ Ｉｎｔｅｒｆａｉｃｅ Ｓｐｅｃｉｆｉｃ
ａｔｉｏｎ，Ｌｅｖｅｌ ２ Ｖｅｒｓｉｏｎ １．
０）１９９６年１１月２１日。ＡＦ−ＰＨＹ−００３
９．０００ Ｅｄｉｔｏｒｓ：Ｄｅｓ ＹＯＵＮＧｅｔ
ａｌ．ＡＬＡＮＴＥＣ，´“ Ｐｌｕｍｅｒｉａ Ｄ
ｒｉｖｅ，ＡｎＪｏｓｅ，ＣＡ ９５１３４−２１３４
参照）を備えることができ、かつ複数の受信デュアル
ポートバッファおよび送信デュアルポートバッファを介
して個々の装置に直接インタフェースできる。デュアル
ポートバッファはＩＥＥＥ １３３５に従うデータスト
ローブ直列リンクと、中央処理装置、または楽しむ環境
とインタフェースできる。デュアルポートバッファはシ
ステム環境をＳＤＲＡＭにインタフェースさせることも
できる。

【００５０】デュアルポートＲＡＭの外部のデュアルポ
ートバッファの全ての論理は完全に走査試験できる。そ
れに加えて、小さいデュアルポートＲＡＭに対しては実
現に費用がかかり過ぎることがある、構造走査試験また
は組み込み自己試験器とは異なって、機能試験を用いて
製造目的のためにデュアルポートＲＡＭを試験できるよ
うに、タイミング環境の１つによってデュアルポートＲ
ＡＭを完全にアクセスできることが好ましい。デュアル
ポートＲＡＭのどのような種類の構造試験も実現でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例によるデュアルポートＲＡＭ
の構成を示すブロック図。

【図２】図１のデュアルポートＲＡＭの構成を示すブロ
ック図。

【符号の説明】

４、６ アクセス制御回路 ８、１８ 状態マシン １０、１６ 同期器 １２、２０ アドレス増加器 １４、２２ バッファ ７０ 受信インタフェース回路 ７２ 送信インタフェース回路 ７４ 受信デュアルポートバッファ ７６ 送信デュアルポートバッファ ７８ システム環境

Claims (31)

【特許請求の範囲】
1. 【請求項１】第１のタイミング信号に応答する第１のポ
   ートと第２のタイミング信号に応答する第２のポートと
   を有するデュアルポートＲＡＭと、 第１のタイミング信号に応答し、第１のポートを介して
   デュアルポートＲＡＭへのデータの格納を制御し、かつ
   データがデュアルポートＲＡＭに格納されていることを
   示す制御信号を発生する第１の制御回路と、 制御信号を第２のタイミング信号に同期させるための同
   期器と、 第２のタイミング信号および同期された制御信号に応答
   して、格納されたデータをデュアルポートＲＡＭの第２
   のポートを介して検索することを制御する第２の制御回
   路と、 を備える第１のタイミング環境から第２のタイミング環
   境へ情報を転送する回路。
2. 【請求項２】請求項１記載の回路であって、前記第２の
   制御回路は、データが前記デュアルポートＲＡＭから検
   索されたことを示す第２の制御信号を発生し、この第２
   の制御信号を前記第１のタイミング信号に同期させるた
   めの第２の同期器を更に備え、前記第１の制御回路は同
   期された別の制御信号に応答して前記デュアルポートＲ
   ＡＭにデータを格納する回路。
3. 【請求項３】請求項１または２記載の回路であって、受
   信バッファを更に備え、前記第２の制御回路が前記デュ
   アルポートＲＡＭから検索したデータを前記受信バッフ
   ァへ転送する回路。
4. 【請求項４】請求項１ないし３のいずれか１つに記載の
   回路であって、第１のバッファを更に備え、前記第１の
   制御回路が前記デュアルポートＲＡＭに格納すべきデー
   タを前記第１のバッファから転送する回路。
5. 【請求項５】請求項１ないし４のいずれか１つに記載の
   回路であって、前記第１の制御手段が第１のアドレス増
   加器を含み、データがデュアルポートＲＡＭに連続した
   メモリ場所に格納される回路。
6. 【請求項６】請求項５記載の回路であって、前記第２の
   制御手段が第２のアドレス増加器を含み、データが前記
   デュアルポートＲＡＭに連続したメモリ場所から検索さ
   れる回路。
7. 【請求項７】請求項６記載の回路であって、前記第１の
   アドレス増加器と前記第２のアドレス増加器は周期的で
   ある回路。
8. 【請求項８】請求項１ないし８のいずれか１つに記載の
   回路であって、前記制御信号は直列の複数の同期器によ
   って前記第２のタイミング信号に同期させられる回路。
9. 【請求項９】請求項１ないし７のいずれか１つに記載の
   回路であって、前記第１の制御回路が複数の制御信号を
   発生し、前記同期器は、それぞれ制御信号を前記第２の
   タイミング信号に同期させるための複数の制御信号のそ
   れぞれ１つにおのおの関連付けられている複数の同期器
   の１つである回路。
10. 【請求項１０】請求項９記載の回路であって、各制御信
    号は直列の複数の同期器によって前記第２のタイミング
    信号に同期させられる回路。
11. 【請求項１１】請求項２ないし１０のいずれか１つに記
    載の回路であって、前記第２の制御信号は直列の複数の
    第２の同期器によって前記第１のタイミング信号に同期
    させられる回路。
12. 【請求項１２】請求項１０記載の回路であって、前記第
    ２の制御回路は複数の第２の制御信号を発生し、前記第
    ２の同期器は、それぞれの前記第２の制御信号を前記第
    １のタイミング信号に同期させるための複数の第２の制
    御信号のそれぞれ１つにおのおの関連付けられている複
    数の前記第２の同期器の１つである回路。
13. 【請求項１３】請求項１２記載の回路であって、各々の
    前記第２の制御信号は直列の複数の第２の同期器によっ
    て前記第１のタイミング信号に同期させられる回路。
14. 【請求項１４】請求項１２記載の回路であって、前記第
    １の制御回路は、前記第２の制御回路によって発生され
    る前記第２の制御信号の数と同数の前記制御信号を発生
    する回路。
15. 【請求項１５】請求項１ないし１４のいずれか１つに記
    載の回路であって、前記第１のタイミング信号は第１の
    クロック信号であり、前記第２のタイミング信号は第２
    のクロック信号である回路。
16. 【請求項１６】請求項１ないし１５のいずれか１つに記
    載の回路であって、前記第１のタイミング信号と前記第
    ２のタイミング信号とは共通信号源から得られる回路。
17. 【請求項１７】請求項１ないし１６のいずれか１つに記
    載の回路であって、前記第１のタイミング信号と前記第
    ２のタイミング信号は相互に非同期である回路。
18. 【請求項１８】第１のタイミング信号に応答して、デュ
    アルポートＲＡＭに第１のポートを介してデータを格納
    するステップと、 データが前記デュアルポートＲＡＭに格納されているこ
    とを示す制御信号を、第１のタイミング信号に応答して
    発生するステップと、 前記制御信号を第２のタイミング信号に同期させるステ
    ップと、 前記第２のタイミング信号および同期された前記制御信
    号に応答して、前記デュアルポートＲＡＭから第２のポ
    ートを介してデータを検索するステップと、を備える第
    １のタイミング環境から第２のタイミング環境へ情報を
    転送する方法。
19. 【請求項１９】請求項１８記載の方法であって、 データが前記第２のデュアルポートＲＡＭから検索され
    たことを示す第２の制御信号を、前記第２のタイミング
    信号に応答して発生するステップと、 前記第２の制御信号を前記第１のタイミング信号に同期
    させるステップと、を更に備え、同期された前記第２の
    制御信号に依存してデータが前記デュアルポートＲＡＭ
    に格納される方法。
20. 【請求項２０】請求項１８または１９記載の方法であっ
    て、前記デュアルポートＲＡＭに格納する前にデータを
    バッファするステップを更に備える方法。
21. 【請求項２１】請求項１８ないし２０のいずれか１つに
    記載の方法であって、前記デュアルポートＲＡＭから検
    索された後でデータをバッファするステップを更に備え
    る方法。
22. 【請求項２２】請求項１８ないし２１のいずれか１つに
    記載の方法であって、格納するステップはデータを前記
    デュアルポートＲＡＭに連続した場所に格納する方法。
23. 【請求項２３】請求項２２記載の方法であって、前記検
    索ステップは、データを前記デュアルポートＲＡＭに連
    続した場所から検索する方法。
24. 【請求項２４】請求項１８ないし２３のいずれか１つに
    記載の方法であって、前記発生するステップは複数の第
    １の制御信号を発生し、前記同期するステップは、複数
    の第１の制御信号のおのおのを前記第２のタイミング信
    号に同期させる方法。
25. 【請求項２５】請求項２４記載の方法であって、前記発
    生するステップは複数の第２の制御信号を発生し、前記
    同期するステップは、複数の第２の制御信号のおのおの
    を同期させる方法。
26. 【請求項２６】請求項１８ないし２５のいずれか１つに
    記載の方法であって、前記第１のタイミング信号は第１
    のクロック信号であり、前記第２のタイミング信号は第
    ２のクロック信号である方法。
27. 【請求項２７】請求項１８ないし２６のいずれか１つに
    記載の方法であって、前記第１のタイミング信号と前記
    第２のタイミング信号とは共通信号源から得られる回
    路。
28. 【請求項２８】請求項１８ないし２６のいずれか１つに
    記載の回路であって、前記第１のタイミング信号と前記
    第２のタイミング信号は相互に非同期である方法。
29. 【請求項２９】受信タイミング信号に応答する第１のポ
    ートと、システムタイミング信号に応答する第２のポー
    トとを有する受信デュアルポートＲＡＭと、 前記受信タイミング信号に応答し、前記第２のポートを
    介して前記受信デュアルポートＲＡＭへの受信データの
    格納を制御し、かつ受信されたデータが前記受信デュア
    ルポートＲＡＭに格納されていることを示す受信制御信
    号を発生する第１の受信制御回路と、 前記受信制御信号をシステムタイミング信号に同期させ
    るための第２の同期器と、 前記システムタイミング信号に応答して、格納されてい
    る受信されたデータの前記受信デュアルポートＲＡＭの
    第２のポートを介しての検索を、同期された前記受信制
    御信号に依存して、制御する第２の受信制御回路と、 前記システムタイミング信号に応答する第１のポート
    と、送信タイミング信号に応答する第２のポートとを有
    する送信デュアルポートＲＡＭと、 前記システムタイミング信号に応答し、第２のポートを
    介して前記送信デュアルポートＲＡＭへ送信すべきデー
    タの格納を制御し、かつデータが前記送信デュアルポー
    トＲＡＭに格納されていることを示す送信制御信号を発
    生する第１の送信制御回路と、 前記送信制御信号を前記送信タイミング信号に同期させ
    るための第１の同期器と、 前記システムタイミング信号に応答して、格納されてい
    る送信すべきデータの前記送信デュアルポートＲＡＭの
    第２のポートを通じての検索を、同期された前記送信制
    御信号に依存して制御する第２の送信制御回路と、を備
    える、情報をシステム環境へ送信しかつ情報をシステム
    環境から受信するためのインタフェース回路。
30. 【請求項３０】請求項２９記載のインタフェースであっ
    て、受信したデータが前記受信デュアルポートＲＡＭか
    ら検索されたことを示す前記第２の受信信号を前記第２
    の受信制御回路が発生し、前記第２の受信信号を前記受
    信タイミング信号に同期させるための第２の第２同期器
    を更に備え、前記第２の受信制御回路は受信したデータ
    を、同期された前記第２の受信制御信号に応答して前記
    受信デュアルポートＲＡＭに格納し、送信すべきデータ
    が前記送信デュアルポートＲＡＭから検索されたことを
    示す第２の送信信号を前記第２の送信制御回路が発生
    し、別の送信制御信号を前記システムタイミング信号に
    同期させるための第２の第１同期器を更に備え、前記第
    １の送信制御回路は同期された前記第２の送信制御信号
    に応答してデータを前記送信デュアルポートＲＡＭに格
    納するインタフェース回路。
31. 【請求項３１】請求項２９または３０記載のインタフェ
    ース回路であって、前記システムタイミング信号と、受
    信した前記タイミング信号と、送信タイミング信号とは
    それぞれシステムクロック、受信クロック、および送信
    クロックであるインタフェース回路。