JPH1117638A

JPH1117638A - デシンクロナイザ中のジッタを低減させる装置

Info

Publication number: JPH1117638A
Application number: JP10126508A
Authority: JP
Inventors: Chris B Autry; クリス・ビー・オートリー; Henry W L Owen; ヘンリー・ダブリユ・エル・オーウエン; Michael Dr Wolf; ミヒヤエル・ボルフ
Original assignee: Alcatel Alsthom Compagnie Generale dElectricite
Current assignee: Alcatel Lucent SAS
Priority date: 1997-05-09
Filing date: 1998-05-08
Publication date: 1999-01-22
Also published as: EP0881794A2; EP0881794A3; US6088413A; AU6361798A; CA2234857A1; AU745230B2

Abstract

(57)【要約】【課題】デシンクロナイザの出力ジッタを最小限に抑
えるための、デシンクロナイザで使用する装置を提供す
る。【解決手段】デシンクロナイザは、出力すべきデータ
を計画づけるビットバッファ及び、入力信号をデコード
して、入力信号中の位置調整機会がどのように使用さ
れ、したがってどの位置調整ビットをデシンクロナイザ
からリークしなければならないかを決定する手段を含
む。本発明の装置および方法では、着信位置調整ビット
または着信位置調整バイト、およびバッファの状態につ
いての情報を使用して、ビットバッファからの次のデー
タユニットの出力を瞬間的に進めるかまたは遅らせるた
めのコマンドを発信するまでに待機する可能性のある、
最長の時間を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデシンクロナイザ
（desynchronizer）の分野に関する。さらに詳細には、
本発明は、出力ジッタ、とりわけデシンクロナイザへの
入力のビットおよびバイト位置調整（bit and byte jus
tification）によって生じる出力ジッタを低減させるよ
うなデシンクロナイザを実現する装置に関する。

【０００２】

【従来の技術】ジッタは、信号のビットレートにおけ
る、ある一定の周波数より上の変動に関し使用される用
語である。ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌ
Ｈｉｅｒａｒｃｈｙ（ＳＤＨ）Ｎｅｔｗｏｒｋまたはこ
れと等価なＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉｃａｌ
Ｎｅｔｗｏｒｋ（ＳＯＮＥＴ）をＰｌｅｓｉｏｃｈｒｏ
ｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ（ＰＤ
Ｈ）Ｎｅｔｗｏｒｋに接続するデシンクロナイザの出力
で、ジッタを制御する必要があることは知られている。
デシンクロナイザは、ＳＤＨ信号から特定のＰＤＨ信号
を抽出するために使用される。ＰＤＨ信号を提供するデ
シンクロナイザの出力は、ＳＤＨのソースでＳＤＨ信号
内のＰＤＨ信号をコード化する際にビット位置調整を使
用したか、あるいはクロックの不規則性またはクロック
間の周波数のずれを考慮するために何らかの上流側のＳ
ＤＨソースでバイト位置調整が使用されたかのいずれか
により、許容不可能なジッタを有する可能性がある。

【０００３】本質的に、デシンクロナイザの機能は、オ
ーバヘッドおよびペイロードを有するフレーム構造中に
そのペイロードとしてＰＤＨデータを含む特定の成分ま
たは従属成分を、コンポジット信号から抽出することで
ある。この場合、デシンクロナイザはＰＤＨデータのみ
を読み取ってバッファに入れ、そこから特定の出力レー
トでＰＤＨデータを出力することができる。この出力レ
ートはもちろん入力データレートの何分の一か、すなわ
ちデシンクロナイザが合成信号を読み取るレートになる
が、必然的にバッファがオーバフローしない程度には十
分に大きい。しかし、デシンクロナイザの上流側でいか
なるクロックの不規則性あるいはビットまたはバイト位
置調整がなくても、出力するデータは不規則に到着する
ので、デシンクロナイザは、滑らかで規則的なレートで
データビットを出力するためにバッファを使用しなけれ
ばならない。データがバッファに到着する平均レート
は、データがバッファから読み出される平均レートと等
しくなければならない。上流側でビットおよびバイト位
置調整があると、デシンクロナイザはデータがバッファ
に到着するレートに付加された不規則性を考慮しなけれ
ばならない。

【０００４】例えば、Ｅ１ＰＤＨ信号に対応する、Ｓ
ＤＨ信号の一成分である従属ユニット１２（ＴＵ−１
２）成分は、ＳＤＨ信号のＴＵ−１２成分によって搬送
され、デシンクロナイザによって抽出され、デシンクロ
ナイザからＰＤＨネットワークに提供されることができ
る。Ｅ１信号は欧州主要レート（European primary rat
e）ＰＤＨ信号であり、これは毎秒２．０４８Ｍｂｉｔ
の公称ビットレートを有する。ＳＤＨおよびＰＤＨ信号
はともに、オーバヘッド部分およびペイロード部分から
なるフレームとして構成される。ＳＤＨ信号のソース
は、ＴＵ−１２成分のフレームのペイロード内でＥ１信
号をコード化することができ、時々ビット位置調整（正
または負）を使用してそれがＥ１データを受信するレー
トを調節することができる。

【０００５】ビット位置調整は正または負のいずれかに
することができる。負のビット位置調整では、Ｅ１デー
タを搬送するＴＵ−１２フレームを提供するソースは、
時々、Ｅ１データを搬送するためにペイロードに加えて
いくらかのオーバヘッドも使用し、それにより出力のレ
ートを高めてＥ１データを受信するレートと調子を合わ
せる。別法として、このソースは時々、Ｅ１データを搬
送するためにＴＵ−１２ペイロードの全てを使用せず、
それによりＥ１信号を出力するレートを下げ、やはりＥ
１データを受信するレートと調子を合わせることもでき
る。この手続きは正のビット位置調整と呼ばれる。

【０００６】ビットは常に同じバイト数を有するＴＵ−
１２フレームに詰め込まれるので、ビット位置調整はＴ
Ｕ−１２信号を提供するソースの出力にジッタとして現
れない。しかし、ＴＵ−１２フレームからＥ１信号を抽
出する場合には、デシンクロナイザは、ビットおよびバ
イト位置調整によって塊間の差が生じた、ビット数の異
なるＥ１データの塊に遭遇する。Ｅ１信号をＰＤＨネッ
トワークに提供する際に、デシンクロナイザは、位置調
整ビットをＰＤＨネットワーク上にリークするときに出
力ジッタを生成する。

【０００７】ＳＤＨ信号のＴＵ−１２成分からＥ１信号
を提供する場合には、ジッタという用語は、ＰＤＨネッ
トワークへの出力を制御するために使用されるクロック
中の何らかの周波数より上の全ての変動に関して使用さ
れる。（それより低い周波数の変動は「ワンダ（wande
r）」と呼ぶ。）ジッタの働きは、ここで参照により組
み込まれる、ＩＴＵ−Ｔ勧告Ｇ．７８３、「Ｃｈａｒａ
ｃｔｅｒｉｓｔｉｃｓｏｆＳｙｎｃｈｒｏｎｏｕｓ
ＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ（ＳＤＨ）Ｅｑ
ｕｉｐｍｅｎｔＦｕｎｃｔｉｏｎａｌＢｌｏｃｋ
ｓ」、１９９４において特徴づけられる。

【０００８】従属ユニット１２（ＴＵ−１２）成分と呼
ばれるＳＤＨ信号の一部分は、ＰＤＨ信号のデータおよ
びオーバヘッドビットを含む。従来技術では、本発明と
同様に、ＰＤＨデータ以外の全てのＳＤＨビットはデシ
ンクロナイザから除去される。これを行うために、デシ
ンクロナイザは通常はバッファを有し、デシンクロナイ
ザのノードに着信するＳＤＨの同期転送モジュールＮ
（ＳＴＭ−Ｎ）信号全体のＴＵ−１２成分のみに一致す
るように間隔調整したクロック（gapped clock）を最初
に使用して、ＰＤＨデータのみをバッファに書き込む。
次いで、ＳＤＨ信号およびＴＵ−１２クロック信号のオ
ーバヘッドおよび位置調整ビットを検出する回路を使用
して、デシンクロナイザはＳＤＨ信号のＴＵ−１２成分
によって搬送されるＥ１ＰＤＨデータのみに一致す
る、さらに間隔調整したクロックを生成する。デシンク
ロナイザはこの二回間隔調整したクロックを使用して、
入力信号中のＰＤＨデータのみをバッファに書き込む。

【０００９】バッファから出るデータをほぼ一定のレー
トで刻時するために、デシンクロナイザはこの二回間隔
調整した書込みクロックを平滑化し、ＰＤＨデータを出
力するための規則的な（間隔調整なしの）読取りクロッ
クを生成しなければならない。バッファのオーバフロー
を防止するレートでこの平滑化した出力を提供するため
に、従来技術のデシンクロナイザでは、データを出力す
るレートがそこから導出される安定クロック信号を含
む、フェイズロックドループ（ＰＬＬ）を使用すること
ができる。

【００１０】従来技術では、位相検出器、フィルタ、電
圧制御発振器を含む少なくとも一つのアナログ部品とと
もにフェイズロックドループをしばしば使用する。通常
のアナログ／デジタルＰＬＬでは、位相検出器およびフ
ィルタはデジタルであり、電圧制御発振器（ＶＣＯ）は
アナログである。これらの任意のＰＬＬの性能は、経過
時間、温度、および電圧の変動によって様々である。完
全デジタルＰＬＬでは、明らかにアナログ部分をデジタ
ル部分と交換している。例えば、完全デジタルＰＬＬで
はＶＣＯではなくデジタル制御発振器を使用し、その性
能は経過時間、温度、および電圧の変動の影響をはるか
に受けにくい。完全デジタルフェイズロックドループの
その他の利点には、帯域幅が狭くなること、動作周波数
が高くなること、およびループが高次になることが含ま
れる。１９８２年３月３１日のＥｌｅｃｔｒｏｎｉｃ
Ｄｅｓｉｇｎの９５から１００ページの、Ｗ．Ｔ．Ｇｒ
ｅｅｒ、Ｊｒ．による「ＤｉｇｉｔａｌＰｈａｓｅ−
ＬｏｃｋｅｄＬｏｏｐｓＭｏｖｅＩｎｔｏＡｎａ
ｌｏｇＴｅｒｒｉｔｏｒｙ」を参照のこと。

【００１１】

【発明が解決しようとする課題】したがって従来技術で
は、ジッタ制御は良好だが望ましくない複雑さも備えて
いるか、あるいはジッタ制御が不適切であるかのいずれ
かである。非常に良好なジッタ性能を有し、複雑さも低
レベルであり、従って容易に実施することができるデシ
ンクロナイザが必要とされている。

【００１２】

【課題を解決するための手段】本発明は、できる限り少
ない回数でデシンクロナイザの出力のレートを瞬間的に
上げるまたは下げることによりデシンクロナイザの出力
におけるジッタを低減させる、デシンクロナイザで使用
するための装置に関する。このジッタは、着信位置調整
ビットまたは着信位置調整バイト、あるいは入力信号中
のジッタをデシンクロナイザが補償しなければならない
ことから必然的に生じるものである。

【００１３】着信信号のいくつかの位置調整ビットは、
デシンクロナイザに入力される信号を生成するネットワ
ークノードによるビット位置調整から生じる。一般にビ
ット位置調整は、低レート信号を搬送するために高レー
ト信号をコード化することができる手段である。本発明
の装置を使用するデシンクロナイザは、回復したクロッ
ク信号がそこから導出される、低レート信号を搬送する
高レート信号をその成分の一つとして含む合成ＳＤＨま
たはＳＴＭ−１信号を、入力として有する。低レート信
号はオーバヘッドおよびペイロードをともに含む。デシ
ンクロナイザは低レート信号からＰＤＨ信号を抽出す
る。これはここでは低レート信号のデータと呼ばれ、そ
の大部分は低レート信号のペイロードによって搬送され
るが、上流側でどんなビットおよびバイト位置調整が起
こったかによって、任意の所与のフレームで出力すべき
ＰＤＨデータの搬送にペイロードの一部が使用されな
い、またはオーバヘッドの一部が使用されることがあ
る。

【００１４】したがって、本発明を使用するデシンクロ
ナイザは、通常は全ての着信信号を間隔調整して該当す
る低レート信号を搬送する成分信号のみを最初に生成
し、次いでこの成分信号から該当する低レート信号のみ
を抽出し、その後さらに、高レートおよび低レート信号
の尽数性（commensurability）を考慮するために詰め込
まれた成分信号中のあらゆる余分または不足のビットを
収容しなければならない。

【００１５】本発明によるデシンクロナイザは、クロッ
クの不規則性またはクロック周波数のずれを考慮するた
めに同期コンポジット信号の上流側のソースで使用され
る着信バイト位置調整も、着信ビット位置調整を扱う場
合と同程度に容易に扱うようになされている。

【００１６】着信信号中にジッタがなく、着信信号中に
ビット位置調整が含まれない場合には、本発明はデシン
クロナイザのビットバッファを単純に刻時して、低レー
ト出力信号の所期レートとなる一定レートで低レート信
号のビットを出力することになる。したがって、入力信
号中にいかなる入力ジッタまたはビット位置調整もない
場合に、デシンクロナイザの滑らかな出力を生成するた
めに必要とされるものは、ビットバッファおよび規則的
な出力クロックのみである。

【００１７】しかし、ビットおよびバイト位置調整を考
慮するために、本発明では、着信成分信号に含まれる位
置調整ビットについての情報、およびバッファの状態に
ついての情報を使用して、その位相の調節により瞬間的
に出力クロックのレートを上げるまたは下げるまでにど
の程度待機することになるかを決定する。この待機期間
をここではリーク間隔と呼ぶ。この装置では、この装置
がその位相を変化させて出力クロックを再度調節するま
でに、理想的には可能な限り最長のリーク間隔を待機す
るようにするアルゴリズムを使用してこの決定を行う。
着信位置調整ビットレートは連続的に変化し、リーク間
隔もまた同様であるので、これは下記の数式に基づいて
決定される。

【００１８】Ｎ／（ＭＢ_avg）ここで、Ｎは設計者指定整数であり、Ｍは、ビットバッ
ファからデータを出力するためのクロックを行う低レー
ト出力信号の理想レートｆ_Lと比較して装置の内部クロ
ックがどれだけ速く進むかを（毎秒のパルス数で）表
し、Ｂ_avgは最近観察された着信位置調整ビットレート
の平均である。さらに本発明によれば、出力クロックの
位相を進めるまたは遅らせる任意のコマンドに応答し
て、本発明は下記の数式で与えられる量だけ出力クロッ
クの位相を進めるまたは遅らせる。

【００１９】Ｎ／（Ｍｆ_L）ここで、Ｎは通常はＭよりはるかに小さい数となり、出
力クロックの位相が、リーク間隔ごとに多くても出力ク
ロックの周期のごくわずかな分しか調節されないように
なっている。

【００２０】入力信号のジッタは、単にビットバッファ
から出力を引き出し、それにより出力レート調速器（ou
tput rate governor）が自動的に入力ジッタに対するフ
ィルタとして作動することによってのみ考慮される。

【００２１】本発明は、いくつかの有利な特徴を提供す
る。これは整数または浮動小数点の乗算および除算装置
を使用する必要がなく、加算器、コンパレータ、カウン
タ、レジスタなどの単純なデジタル部品で実施すること
ができる。これは内部クロックまたは外部クロック入力
のいずれでも動作することができ、外部クロック入力の
場合にはいくつかのデシンクロナイザにサービスするこ
とができる。これは孤立した単一または二重ポインタア
クションでは低い出力ジッタを提供する。これは着信位
置調整ビットレートの大きな変動に迅速に応答し、バッ
ファのオーバフロー／アンダーフローを回避することが
できる。これは非同期化に加え再タイミングなどの適用
分野に適している。本発明を使用し、ＳＤＨ信号のＴＵ
−１２成分から抽出したＥ１ＰＤＨ信号を出力として
提供するデシンクロナイザのシミュレーションでは、本
発明によるデシンクロナイザは、ＩＴＵ−Ｔ勧告Ｇ．７
８３に指定された四つのポインタのテストシーケンス全
てについてのジッタ要件を満たした。

【００２２】本発明の上記その他の目的、特徴、および
利点は、添付の図面に関連して示された下記の詳細な説
明の考察から明らかになるであろう。

【００２３】

【発明の実施の形態】ここで図１を参照すると、デシン
クロナイザ１０中のフェイズロックドループ１６として
本発明が示されている。デシンクロナイザは、合成信号
から成分Ｓ_Hを抽出し、次いでこの成分から、最終的に
その出力としてほぼｆ_Lの周波数で提供する低レート成
分Ｓ_Lを抽出する。しかし、デシンクロナイザは時々、
瞬間的に出力Ｓ_Lのビットを生成するレートを変化させ
る。こうした出力周波数ｆ_Lの内在的な変動により、デ
シンクロナイザは入力信号Ｓ_H中のビットおよびバイト
位置調整とジッタとを両方とも考慮することができる。

【００２４】本発明は、高レート信号のペイロード中に
はヌルのままのバイトがいくらか存在し、また高レート
信号のオーバヘッド中には低レート信号のデータの搬送
に使用されることもあるバイトがいくらか存在すること
ができるように高レート信号Ｓ_H中の低レート信号Ｓ_Lを
コード化し、さらに時々高レート信号のオーバヘッド中
にこれらの位置調整バイトがどのように使用されるかを
コード化するその他のバイトが存在する場合には必ず有
効である。

【００２５】本発明によるフェイズロックドループを使
用するデシンクロナイザは、出力信号Ｓ_Lのビットを収
集するビットバッファ１４を含む。フェイズロックドル
ープ１６はほぼｆ_Lの周波数でのビットバッファからの
出力を促すが、出力クロックパルス間の時間を瞬間的に
増加または減少させてビットの詰め込みを考慮すること
になる。プロンプト間の時間における瞬間的な増加また
は減少は、基本的には、フェイズロックドループ１６の
一部分であるデジタル制御発振器（ＤＣＯ）１９の出力
（パルス）の位相の進みまたは遅れである。

【００２６】リーク回路（フィルタ）１７は、デシンク
ロナイザの出力信号Ｓ_L中で低いジッタを生成するため
のアルゴリズムに従ってその出力の位相を進めるかまた
は遅らせるように命令して、ＤＣＯを制御する。構成要
素の入力信号Ｓ_H中に位置調整がない場合には、リーク
回路１７は、通常はその出力の位相を進めるまたは遅ら
せるようにＤＣＯ１９に命令しないはずである。この場
合、デシンクロナイザ１０は、出力の位相でのいかなる
瞬間的な変化もなく、すなわち出力ジッタなしで出力信
号Ｓ_Lを周波数ｆ_Lで生成することになる。これが可能に
なるのは、オーバヘッドおよび位置調整検出回路（ＯＪ
ＤＣ）１２ならびにバッファ入力クロック１３の作動中
には、Ｓ_L出力信号についての全てのデータがビットバ
ッファ１４中に計画され、このデータが、Ｓ_L信号を出
力するようビットバッファを促すためにＤＣＯ１９から
ビットバッファに到着するパルスの周波数と同一の平均
レートで蓄積されるためである。

【００２７】Ｓ_Lデータは二回間隔調整したクロックに
従ってビットバッファに書き込まれる。デシンクロナイ
ザ１０は合成信号のＳ_H成分を回復するためのクロック
信号を、入力として受信する。このＳ_H成分を回復する
ためのクロック信号は、通常は、デシンクロナイザ１０
の外部にある回復したクロック回路１１から提供され
る。デシンクロナイザ内部では、オーバヘッドおよび位
置調整検出回路１２が、完全な合成信号中のオーバヘッ
ドビットの位置を決定し、回復したクロック１１から提
供されるＳ_Hクロック信号も受信するバッファ入力クロ
ック１３に、このオーバヘッドビットの位置を提供す
る。

【００２８】ＯＪＤＣ１２およびバッファ入力クロック
１３は、高周波数のＳ_H信号内でＳ_Ｌ信号がどのように
コード化されるかを考慮する。本発明を使用するデシン
クロナイザが適しているＳ_Ｈ信号はフレームからなり、
各フレームはオーバヘッドおよびペイロードのバイトの
一定数の行列からなる。低レート信号Ｓ_Lは基本的にＳ_H
信号のペイロード成分内で搬送されるが、Ｓ_Lデータの
一部は時々、以下で説明するようにＳ_H信号のフレーム
のオーバヘッド部分によって搬送されることもある。

【００２９】ＯＪＤＣ１２は、高レート信号の各フレー
ムのオーバヘッドを読み取って位置調整ビットおよびバ
イトがどのように使用されているかを決定し、位置調整
ビットの数および符号を出力として提供する。例えば、
１バイトを使用してＳ_Lのビットレートを低下させる
（すなわちバイトがヌルのまま残る）場合には、ＯＪＤ
Ｃはその出力にマイナス８ビットを与えることになる。
ＯＪＤＣはまた、Ｓ_H信号のオーバヘッドビットの位置
も出力として提供する。バッファ入力クロック１３は、
オーバヘッドビットの位置と回復したクロック１１から
提供されたＳ_Hクロック信号とを両方とも使用して、最
終的に任意の負の位置調整ビット（ＰＤＨデータを搬送
するために使用されるＳ_Lオーバヘッドのビット）を含
むＳ_Lデータすなわち出力すべきＰＤＨデータのみにな
るように、Ｓ_H成分を有する着信信号からのデータをい
つビットバッファ１４に書き込むよう命令するかを計算
する。

【００３０】ビットバッファ１４は、ビットバッファの
書込みアドレスおよび読取りアドレスを出力として提供
する。この時点で、フェイズロックドループ１６は、ビ
ットバッファ１４から提供された書込みアドレスおよび
読取りアドレスと、ＯＪＤＣ１２から提供された位置調
整ビットの数および符号とを使用することで、ビットレ
ートがほぼ所期のＳ_Lビットレート（すなわちｆ_L）にな
り、いかなる正または負の位置調整も出力ジッタを最小
限に抑えるような方法で考慮されるように、いつＳ_Lデ
ータのビットを書き出すかという信号をビットバッファ
に送るための十分な情報を有する。

【００３１】フェイズロックドループ１６内で、位相検
出器１８は書込みアドレスおよび読取りアドレスを使用
して、バッファ充填、すなわちバッファがその設計公称
値より多く充填されているか少なく充填されているかを
十分に決定することができるバッファの状態についての
情報を提供する。リーク回路１７は、バッファ充填と
（ＯＪＤＣ１２からの）位置調整ビットの数および符号
とを使用して、以下の二つのことを行う。

【００３２】１）ＤＣＯ１９の位相を進めるかまたは遅
らせるかを決定すること、および２）位相を進めるかまたは遅らせるまでにどの程度待機
するかを決定すること。

【００３３】バッファ充填が公称値を越える場合には、
リーク回路はＤＣＯ１９に、その出力信号の位相を進め
るよう命令することになる。この進みにより、パルスは
普通より早くビットバッファ１４に到着することにな
り、したがってＳ_Lデータが出力されるレートが瞬間的
に上がることになる。リーク回路が位置調整ビットの数
および符号として何を受信するかに関わらずこの結果と
なる。位置調整ビット情報は、次の位相コマンドをＤＣ
Ｏに発信するまでにどの程度待機するかを見積もるため
にのみリーク回路で使用される。

【００３４】どのようにしてデータがビットバッファに
到着するかということに対して比較的鈍感になるように
バッファ充填情報が決定されることは重要である。好ま
しい実施形態では、書込みアドレスおよび読取りアドレ
スは、着信信号の各フレームのある一定数のバイトがデ
シンクロナイザで受信された後で位相検出器に提供され
る。例えば、高レート信号がＳＴＭ−１信号である場合
には、バッファ充填は、第三のＡ２バイトが受信された
後で位相検出器でサンプリングされることになり、この
サンプリングは基本的に、単にフレームの構造によるバ
ッファ充填の変動の影響を取り除くものである。

【００３５】リーク回路１７は、その前のリーク間隔が
満了する前に、下記の数式Ｎ／（ＭＢ_avg）に一部基づいてリーク間隔を算出する。ここでＮは設計
者指定整数、Ｍは出力Ｓ_L信号の周波数ｆ_Lに対するＤＣ
Ｏクロック周波数の比、Ｂ_avgは最も最近に決定された
着信位置調整ビットレートの平均である。したがって、
着信信号が位置調整ビットをほとんど含まない場合に
は、リーク間隔はより長くなる。

【００３６】リーク間隔は、基本的には上記に与えた数
式に従って与えられる。しかし、リーク間隔は代数で表
すことができるが、代数式を計算する必要のある構成要
素なしで本発明を実施することができることを理解する
ことは重要である。その代わりに、リーク間隔を選択す
る指標として例えば（ビットレートではなく）着信位置
調整ビットの数および符号を使用する表に基づく、リー
ク回路を実施することができる。

【００３７】これまでに説明したことから、本発明によ
るデシンクロナイザが、適用されている規格が許容する
最大値を越えるずれをデシンクロナイザが収容できる程
度にリーク間隔が十分に小さくなるフェイルセーフモー
ドも含むことができることは明らかである。換言すれ
ば、クロックのずれが規格の許容量を越えるという最悪
の場合のシナリオでのバッファのアンダーフローまたは
オーバフローを回避するために、デシンクロナイザは、
さらに短いリーク間隔を待機した後で、より急速に位相
変化を実行するフェイルセーフモードに入ることにな
る。各位相変化により、デシンクロナイザがバッファか
らデータを読み出すレートを上げるまたは下げることが
できるようになるので、リーク間隔が短いフェイルセー
フモードになることで、速すぎるデータ入力レートおよ
び遅すぎる入力データレートをともに考慮することがで
きる。フェイルセーフモードに入るかどうかを決定する
ために、デシンクロナイザは、バッファ充填が、しきい
値量を越えて公称充填値を上回るか下回るかを感知する
ことになる。これが起こると、デシンクロナイザは、少
なくともバッファ充填が通常の動作範囲に回復するまで
は、通常の動作モードに関して説明したようにリーク間
隔の計算を中止することができる。フェイルセーフモー
ドに入ることの欠点は明らかに、デシンクロナイザの出
力の許容不可能なジッタである。

【００３８】次に図２を参照すると、本発明による、フ
ェーズロックドループの前の、一つのリーク間隔の間の
段階が示されている。これは段階２１で、それぞれの長
さがＩであるＱ個のサブインターバルのウィンドウのｉ
番目のサブインターバルに到着する位置調整ビットＪ_i
の数および符号を、リーク回路が受信する段階から始ま
る。リーク回路は、基本的には段階２１に従ってｉ番目
のサブインターバルについての着信する位置調整ビット
レートの平均Ｂ_iを計算および記録する。この場合も、
代数式を計算する構成要素ではなく指標付けした表を使
用して本発明を実施することができることを理解するこ
とは重要であり、したがって、Ｂ_iは、商を計算しなけ
ればならないリーク回路ではなく表を使用してＪ_iから
直接決定することができる。

【００３９】段階２２で、リーク回路は記録したＱ個の
サブインターバルで平均した着信位置調整ビットレート
を有するものとして示す。この場合、リーク回路は着信
位置調整ビットレートの平均をＱ個のサブインターバル
にわたって計算し、Ｑ個のサブインターバルのスライデ
ィングウィンドウについての値を得る。Ｑ個のサブイン
ターバルのスライディングウィンドウの全長は、本発明
によれば、リーク間隔の最小限の長さに相当する。した
がって、本発明には、リーク回路が使用する最小のリー
ク間隔、すなわちそれぞれの長さがＩであるＱ個のサブ
インターバルの長さを有するこの最小限のリーク間隔に
対して、着信位置調整ビットレートが大きすぎることか
ら、許容不可能なジッタが存在することになる可能性が
ある。

【００４０】段階２３には、設計者指定整数Ｎおよび出
力周波数ｆ_Lに対するＤＣＯ内部クロック周波数の比Ｍ
に関するリーク間隔の代数的決定を示す。本発明では、
Ｎ対Ｍの比は通常１／５０という小さな割合である。段
階２４で、リーク間隔およびバッファ充填を使用して、
ＤＣＯの位相を進めるかまたは遅らせるコマンドを送信
するかどうかを決定し、その決定に対応するコマンドを
発信する。最後のリーク間隔が満了した後でバッファ充
填が公称値より大きい場合には、本発明のフェイズロッ
クドループは、ビットバッファに送信されるパルスの位
相を段階２４に示す量すなわち下記の数式の量だけ進め
る。

【００４１】Ｎ／（Ｍｆ_L）この量はＮ対Ｍの比に比例し、出力信号の周波数ｆ_Lに
反比例する。Ｎ対Ｍの比は通常は小さな割合であり、出
力周波数ｆ_Lの逆数は出力周波数信号の周期であるの
で、位相は出力信号の周期のごくわずかな分だけ進むか
または遅れる。

【００４２】好ましい実施形態では、Ｎの値は１以下で
ある。１より大きいＮの値については、デシンクロナイ
ザがビットを（正または負のいずれかに）リークするの
に必要な時間が短くなるように、位相の進みまたは遅れ
が大きくなる。このビットリーク時間は、デシンクロナ
イザが、完全な一周期すなわち１／ｆ_Lだけ出力クロッ
クの位相を進めるかまたは遅らせるのに必要とする時間
である。したがって、それぞれの長さがＬである連続し
たリーク間隔の後でＮ／（Ｍｆ_L）の位相変化が命令さ
れた場合には、１ビットをリークするのに必要な時間は
下記の数式となる。

【００４３】

【数１】

【００４４】次に図３を参照すると、デシンクロナイザ
を使用してＳＤＨ入力信号のＴＵ−１２成分からＥ１
ＰＤＨ信号（２．０４８Ｍｈｚ）を提供する場合に設計
者が使用することになるグラフが示されている。ここで
は、比Ｍは５０に選択する。この場合には、設計者は、
最大ジッタとビットリーク時間とをリーク間隔の関数と
して示す図３のグラフを使用して、可能なリーク間隔値
をどのように量子化するかを決定することになる。換言
すれば、好ましい実施形態では、デシンクロナイザは連
続した範囲にわたってリーク間隔を変化させるのではな
く、有限数の可能な値の一つ、量子化値を、リーク間隔
についての値として選択する。

【００４５】設計者はあるいは、リーク間隔のそれぞれ
に異なる動作モードと関連する６から１２個の量子化値
を、出力信号に関する入力信号の特徴に基づいて、また
所望のジッタ性能にも基づいて決定することになる。分
離した位置調整を扱うために、設計者はほぼ（１／Ｍ）
単位インターバル（ＵＩ）となる最大ジッタに対応する
リーク間隔を、モードとして含むことを望むことにな
る。ここで単位インターバルは出力信号の周期すなわち
１／ｆ_Lである。

【００４６】図３では、（Ｎ＝１とすると）１ビットを
リークするためにＭ回の位相変化が必要であり、１ビッ
トをリークするには一つのリーク間隔（および変換係数
１／ｆ_Lを使用して単位インターバルから秒に変換する
こと）が必要であるので、ビットリーク時間を与える曲
線は、下記の関係によるリーク間隔から導出されること
に留意されたい。

【００４７】Ｔ_leak＝（Ｍ・Ｌ）／ｆ_L リーク間隔が長くなるにつれて、最大ジッタは１／Ｍ
（単位インターバル）、または図３に示す場合では０．
０２ＵＩの値に漸近的に接近する。

【００４８】バッファのアンダーフローまたはオーバフ
ローを防止するために、設計者は、ＳＤＨおよびＰＤＨ
クロックで許容された最大限の周波数のずれを収容する
のに最低限必要な時間よりもビットリーク時間が短いモ
ードを含むことも望むことになる、すなわち設計者は、
これまでに実際に必要とされたレートよりビットのリー
クを若干速くすることができるモードを含むべきであ
る。図３に対応する適用の好ましい実施形態では、６つ
のリーク間隔モードを使用する。リーク間隔は、モード
１に対して２９９５２ＵＩ、モード２に対して１１５２
０ＵＩ、モード３に対して８１９２ＵＩ、モード４に対
して３５８４ＵＩ、モード５に対して２５６０ＵＩ、モ
ード６に対して２５６ＵＩである。０．５秒ごとに、リ
ーク回路は最後の６秒間の間の着信位置調整ビットレー
トを計算する。

【００４９】前記から、本発明のデシンクロナイザを使
用して、時間近接（plesiochronous）信号がそこから抽
出される従属信号を同期コンポジット信号が含む任意の
システムにおけるビット位置調整またはバイト位置調整
のいずれかに関連したジッタを平滑化することができる
ことは明らかである。以上述べたことは、本発明を特定
の信号データ構造に限定するものではないと解釈された
い。

【００５０】上述の装置は本発明の原理の適用を単に例
示するものであることをさらに理解されたい。特に、上
述のように、いかなる整数または浮動小数点の乗算装置
または除算装置もなく実施される本発明によるリーク回
路を使用して、ジッタを制御することができる。このリ
ーク回路は、加算器、コンパレータ、カウンタ、レジス
タなどの単純なデジタル部品で実施することができる。
このような実施態様では、Ｂ_iを計算するのではなく、
この回路は基本的には、Ｉをサブインターバルの一定の
長さとして、長さＩのｉ番目のサブインターバル中の正
味の位置調整ビットを単純に決定することによってＩＢ
_iを計算する。次いでリーク回路は、Ｑ個のサブインタ
ーバルのスライディングウィンドウの全てのサブインタ
ーバルにわたる合計を計算するが、スライディングウィ
ンドウの長さで割らない。最後に、リーク回路は表を使
用して、計算した合計をリーク間隔モードにマップす
る。本発明の趣旨および範囲を逸脱することなく、当業
者がその他多数の修正例および代替装置を考案すること
もある。添付の特許請求の範囲は、このような修正例お
よび装置をカバーするものとする。

【図面の簡単な説明】

【図１】本発明を使用するデシンクロナイザのブロック
図である。

【図２】本発明の動作プロセスの流れを示す図である。

【図３】理想的な出力信号クロック周波数ｆＬに対する
本発明の内部クロックの比Ｍの値を５０とした場合の、
最大ジッタおよびビットをリークするのに必要な時間を
リーク間隔の関数としてプロットしたグラフである。

【符号の説明】

１０デシンクロナイザ１１回復したクロック１２オーバヘッドおよび位置調整検出回路１３バッファ入力クロック１４ビットバッファ１６フェイズロックドループ１７リーク回路１８位相検出器１９デジタル制御発振器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヘンリー・ダブリユ・エル・オーウエンアメリカ合衆国、ジヨージア・30080、スマーナ、カントリーサイド・プレイス・ 1510 (72)発明者ミヒヤエル・ボルフドイツ国、74395・ムーデルシヤイム、ローツエンベルクシユトラーセ・28

Claims

【特許請求の範囲】

【請求項１】デシンクロナイザ中で使用してデシンク
ロナイザの出力のジッタを制御する装置であって、デシ
ンクロナイザが入力高レート信号Ｓ_Hから低レート信号
Ｓ_Lを抽出するためのものであり、両信号がともにフレ
ームの連続として構成され、高レート信号の各フレーム
が位置調整の機会を提供し、高レート信号が各フレーム
ごとにオーバヘッド部分およびペイロード部分を含み、
各フレームのオーバヘッド部分がフレーム中で位置調整
の機会が使用されたことを示し、デシンクロナイザが、
ビットバッファと、ビットバッファに低レート信号Ｓ_L
の全ビットだけをその内部メモリに書き込ませてそれに
よりビットバッファのある一定のバッファ充填を生じさ
せる手段とを含み、バッファ充填が、Ｓ_L信号のビット
がビットバッファから読み出されるにつれて減少し、デ
シンクロナイザが、Ｓ_Hフレームのオーバヘッド部分で
のコード化に基づいて各Ｓ_Hフレーム中で位置調整の機
会の使用を提供する手段をさらに含んでおり、該ジッタ
を制御する装置が、ａ）バッファ充填の決定に有効なビットバッファから提
供される信号に応答し、バッファ充填についての指示を
提供する位相検出器、ならびにｂ）リーク回路とデジタル制御発振器（ＤＣＯ）とを含
み、リーク回路はフレーム中で位置調整を使用したこと
を示す各フレームごとの信号に応答し、ＤＣＯの出力の
位相を調節する制御信号を提供し、ＤＣＯはビットバッ
ファから出るデータを刻時するために使用されるパルス
を提供し、またリーク回路はスライディング時間ウィン
ドウ中に受信した位置調整の使用を示す信号に基づいて
着信位置調整ビットレートの平均を決定し、次いでＤＣ
Ｏの位相を調節する次の制御信号を発信するまでにどの
程度待機するかを示すそれに対応するリーク間隔を決定
し、ＤＣＯは低レート信号Ｓ_Lのレートｆ_Lよりかなり大
きいレートＭｆ_Lで刻時する手段をしており、リーク回
路が、位相調節コマンドをＤＣＯに送信する前にその前
のリーク間隔が満了するまで待機する、ジッタを制御す
る装置。
【請求項２】各位相調節コマンドが、位相を進めるか
または遅らせるかのいずれの場合にも同じ大きさだけ位
相を調節する、請求項１に記載の装置。
【請求項３】ＤＣＯがＮ／（Ｍｆ_L）の大きさだけ位
相を調節する、請求項１に記載の装置。
【請求項４】ＮがＭより小さい整数であり、Ｂ
_avgが、リーク回路で推定し、最近の時間間隔の間に現
れた着信位置調整ビットレートの平均であるとき、式Ｎ
／（ＭＢ_avg）に基づいてリーク間隔が決定される、請
求項３に記載の装置。
【請求項５】リーク回路が動作する際に選択すること
ができる、有限な複数の所定のリーク間隔モードだけを
提供するように、リーク間隔の値が量子化される、請求
項４に記載の装置。
【請求項６】Ｓ_Lデータを搬送するフレームの所定数
のバイトがバッファに到着した後にバッファ充填が決定
され、それにより、データがバッファを充填するレート
とデータがバッファから読み出されるレートとの差のみ
によるバッファ充填の変化の影響を受けにくいバッファ
充填情報を生成する、請求項５に記載の装置。