JPH11176836A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速化対応で、所定耐圧の確保が可能な高耐
圧バイポーラトランジスタを含む半導体装置およびその
製造方法を提供する。 【解決手段】 ベース層１９とこのベース層１９の周囲
のグラフトベース層１８で構成されるベース領域２にお
ける、グラフトベース層１８の接合面の湾曲している外
縁部近傍を含むエピタキシャル層１２を、異方性プラズ
マエッチング法によりエッチングして、アイランド状構
造の新たなベース領域３を形成することにより、グラフ
トベース層１８の外縁部近傍の接合面が、アイランド状
構造の新たなベース領域３の側壁面に略直交した状態と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、高速化対応の、高
耐圧バイポーラトランジスタを有する半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】従来の高速化対応の、高耐圧バイポーラ
トランジスタを含む半導体装置およびその製造方法の一
例を、図５を参照して説明する。まず、図５（ａ）に示
すように、Ｐ型半導体基板１１表面に、後述するＮ⁺ 型
コレクタ埋め込み層１３および第１の素子分離層１４等
を形成するための選択的なイオン注入と、注入したイオ
ンを拡散するための熱処理とを行う。

【０００３】次に、気相エピタキシャル結晶成長法によ
り、Ｐ型半導体基板１１上に、低濃度、例えば１Ｅ１５
／ｃｍ³ 程度の不純物を導入した、膜厚の厚い、例えば
約１０μｍ程度のＮ型エピタキシャル層を形成する。上
述した拡散熱処理とエピタキシャル成長過程を経ると、
注入したイオンは、半導体基板１１とエピタキシャル層
１２とに拡散し、図５（ａ）に示すような、Ｎ⁺ 型コレ
クタ埋め込み層１３および第１の素子分離層１４等が形
成される。その後、熱酸化により、薄いＳｉＯ₂ 膜１５
を形成する。

【０００４】次に、エピタキシャル層１２表面に、後述
するコレクタ引き出し領域１６、第２の素子分離層１７
等を形成するためのイオン注入を選択的に行い、その後
長時間の熱拡散を行って、コレクタ引き出し領域１６お
よび第２の素子分離層１７等を形成し、コレクタ引き出
し領域１６とコレクタ埋め込み層１３とを接続させ、ま
た第２の素子分離層１７と第１の素子分離層１４とを接
続させる。

【０００５】次に、図５（ｂ）に示すように、エピタキ
シャル層１２表面に、バイポーラトランジスタ部１のグ
ラフトベース層１８を形成するための選択的なイオン注
入を行い、その後熱拡散をして、接合深さが約３μｍと
なるグラフトベース層１８を形成する。次に、後述する
ベース層１９を形成するための選択的なイオン注入を行
い、その後、熱処理を行って、注入したイオンを拡散さ
せると同時にイオンの活性化を行って、ベース層１９を
形成する。

【０００６】次に、図５（ｃ）に示すように、後述する
エミッタ層２０およびコレクタ電極引き出し層２１等を
形成するための選択的なイオン注入を行い、その後注入
したイオンの活性化等のための熱処理を行って、エミッ
タ層２０およびコレクタ電極引き出し層２１等を形成す
る。

【０００７】その後は、図面を省略するが、必要に応じ
てＣＶＤＳｉＯ₂ 膜等を堆積し、その後に、エミッタ層
２０、グラフトベース層１８、コレクタ電極引き出し層
２１等の上部の絶縁膜に電極を接続させるためのコンタ
クトホールを形成し、その後電極膜を堆積し、この電極
膜をパターニングして、エミッタ電極、ベース電極およ
びコレクタ電極等を形成する。その後、パッシベーショ
ン膜形成、パッド部のコンタクトホール形成等を行うこ
とで、高耐圧バイポーラトランジスタを含む半導体装置
が作製される。

【０００８】上述のようにして作製される半導体装置に
おけるバイポーラトランジスタ部１のバイポーラトラン
ジスタとしては、高速化のために、ベース層１９の低抵
抗化、ベース層１９の幅の短縮化、およびエピタキシャ
ル層の厚みと関係するコレクタの直列抵抗の低減等が行
われ、一方、バイポーラトランジスタ部１のバイポーラ
トランジスタの高耐圧化のために、ベースとコレクタ間
のブレークダウン耐圧、特にグラフトベース層１８とエ
ピタキシャル層１２との表面近傍におけるブレークダウ
ン耐圧を向上するために、グラフトベース層１８を約３
μｍと厚くして、グラフトベース層１８のコーナ部にお
ける接合面の曲率半径を増加させたり、ベース層１９の
不純物濃度とベース層１９の幅を最適化して、エミッタ
とコレクタ間のパンチスルー耐圧の向上を図ったりして
いる。

【０００９】しかしながら、上述したバイポーラトラン
ジスタの高耐圧化において、グラフトベース層１８の厚
みを、十分厚くする方法には限界があり、グラフトベー
ス層１８のコーナ部における接合面の曲率半径増加での
高耐圧化で、バイポーラトランジスタ耐圧を所定耐圧以
上とすることが艱難であるという問題がある。これは、
所定耐圧を確保するために、グラフトベース層１８の深
さをあまり深くすると、グラフトベース層１８とコレク
タ埋め込み層１３との間隔が狭まり、グラフトベース層
１８とコレクタ埋め込み層１３との対向する部分におけ
る耐圧が低下してしまうし、これを避けるためにエピタ
キシャル層１２を厚くすると、今度は、コレクタの直列
抵抗が増加し、バイポーラトランジスタの高周波特性が
悪化して、高速化対応のバイポーラトランジスタが出来
なくなる。上述した如く、従来の高耐圧のバイポーラト
ランジスタを含む半導体装置の製造方法においては、バ
イポーラトランジスタの高速化と高耐圧化を両立させな
がら、コレクタ耐圧を確実に所定耐圧以上とすることが
艱難であるという問題があった。

【００１０】

【発明が解決しようとする課題】上記従来の高耐圧のバ
イポーラトランジスタを含む半導体装置およびその製造
方法における、高耐圧バイポーラトランジスタは、高速
化を保持した状態、即ち高速動作特性を保持した状態
で、所定耐圧以上のコレクタ耐圧を確実に保持させるこ
とが困難であるという問題があった。本発明は、上記事
情を考慮してなされたものであり、その目的は、高速化
対応で、所定耐圧の確保が可能な高耐圧バイポーラトラ
ンジスタを含む半導体装置およびその製造方法を提供す
ることにある。

【００１１】

【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、高耐圧バイポー
ラトランジスタを含む半導体装置において、半導体基板
上のエピタキシャル層表面に形成された、高耐圧バイポ
ーラトランジスタのベース層とベース層の周囲のグラフ
トベース層とで構成されるベース領域が、ベース領域の
外周部のエピタキシャル層表面より所定の高さを持ち、
側壁が略垂直のアイランド状構造で、グラフトベース層
の外周部近傍における、グラフトベース層の接合面は、
側壁面と略直交することを特徴とするものである。

【００１２】また、本発明の半導体装置の製造方法は、
高耐圧バイポーラトランジスタを含む半導体装置の製造
方法において、半導体基板表面にコレクタ埋め込み層を
形成する工程と、エピタキシャル層を形成する工程と、
エピタキシャル層表面に、ベース層およびベース層の周
囲のグラフトベース層から成るベース領域を形成する工
程と、異方性プラズマエッチング法により、グラフトベ
ース層の接合面が湾曲する領域の、グラフトベース層の
外縁部を含むエピタキシャル層をエッチングし、エッチ
ングされたエピタキシャル層の表面より所定の高さを持
ち、側壁が略垂直となったアイランド状のベース領域を
形成する工程と、アイランド状となったベース領域の側
壁を含む、エッチングされたエピタキシャル層表面に絶
縁膜を形成する工程とを有することを特徴とするもので
ある。

【００１３】本発明によれば、高耐圧バイポーラトラン
ジスタを上述の如き構成とすることにより、ベース領域
のグラフトベース層の接合面を、アイランド状構造のベ
ース領域の側壁面と略直交させることができ、バイポー
ラトランジスタのベース層とコレクタ間に電圧を印加し
た時に、最大電界となるグラフトベース層の接合面近傍
における、等電位面が略平行となり、従来例のような局
部的に電界の大きくなる場所がなくなり、グラフトベー
ス層とコレクタ埋め込み層の距離およびこの間のエピタ
キシャル層の不純物濃度で決まるベースとコレクタ間の
耐圧に略等しい耐圧が得られる。従って、高速化、即ち
良好な高周波特性を保持し、所定耐圧を確保できる高耐
圧バイポーラトランジスタを含む半導体装置の作製が可
能となる。

【００１４】

【発明の実施の形態】以下、本発明の具体的実施の形態
例につき、添付図面を参照して説明する。なお従来技術
の説明で参照した図５中の構成部分と同様の構成部分に
は、同一の参照符号を付すものとする。

【００１５】実施の形態例１ 本実施の形態例は、高速化対応の、高耐圧バイポーラト
ランジスタを含む半導体装置およびその製造方法の一例
を、図１および図２を参照して説明する。まず、図１
（ａ）に示すように、半導体基板、例えばＰ型の半導体
基板１１表面に膜厚３０ｎｍ程度の熱酸化膜を形成した
後、イオン注入法を用い、パターニングしたフォトレジ
ストをマスクとして、Ｎ型不純物となるイオン、例えば
Ｐイオンを打ち込みエネルギー約５０ｋｅＶ、ドーズ量
約３Ｅ１５／ｃｍ² 程度のイオン注入条件で打ち込み、
続いて新たなパターニングしたフォトレジストをマスク
として、Ｐ型不純物となるイオン、例えばＢイオンを打
ち込みエネルギー約３０ｋｅＶ、ドーズ量約１Ｅ１５／
ｃｍ² 程度のイオン注入条件で打ち込み、その後約１１
００℃、３００ｍｉｎ程度の熱処理を行って、コレクタ
埋め込み層１３および第１の素子分離層１４を所定の場
所に形成する。

【００１６】次に、半導体基板１１表面に形成した熱酸
化膜を除去した後、気相エピタキシャル結晶成長法によ
り、半導体基板１１上にＮ型の低濃度の不純物、例えば
約１Ｅ１５／ｃｍ³ の不純物を含む、膜厚約１０μｍ程
度のエピタキシャル層１２を形成する。なお、エピタキ
シャル層１２形成後においては、半導体基板１１に形成
したコレクタ埋め込み層１３および第１の素子分離層１
４の不純物がエピタキシャル層１２側にも拡散して、図
１（ａ）に示すようなコレクタ埋め込み層１３および第
１の素子分離層１４となる。その後、熱酸化法により、
例えば膜厚約３０ｎｍ程度のＳｉＯ₂ 膜１５を形成す
る。

【００１７】次に、エピタキシャル層１２表面に、イオ
ン注入法を用い、パターニングしたフォトレジストをマ
スクとして、Ｎ型不純物となるイオン、例えばＰイオン
を打ち込みエネルギー約５０ｋｅＶ、ドーズ量約２Ｅ１
５／ｃｍ² 程度のイオン注入条件で打ち込み、続いて新
たなパターニングしたフォトレジストをマスクとして、
Ｐ型不純物となるイオン、例えばＢイオンを打ち込みエ
ネルギー約３０ｋｅＶ、ドーズ量約１Ｅ１５／ｃｍ² 程
度のイオン注入条件で打ち込み、その後約１１００℃、
５００ｍｉｎ程度の熱処理を行って、コレクタ引き出し
領域１６および第２の素子分離層１７等を形成し、コレ
クタ引き出し領域１６とコレクタ埋め込み層１３とを接
続させ、また第２の素子分離層１７と第１の素子分離層
１４とを接続させる。

【００１８】次に、図１（ｂ）に示すように、イオン注
入法を用い、パターニングしたフォトレジストをマスク
として、後述するグラフトベース層１８を形成するため
のエピタキシャル層への選択的なイオン注入、例えばＢ
Ｆ₂ イオンを用い、打ち込みエネルギー約５０ｋｅＶ、
ドーズ量約２Ｅ１５／ｃｍ² 程度のイオン注入をする。
その後、熱処理により、注入したＢイオンを拡散させ、
層厚、即ち接合部までの深さが、例えば約３μｍとなる
グラフトベース層１８を形成する。次に、イオン注入法
を用い、パターニングしたフォトレジストをマスクとし
て、後述するベース層１９を形成するためのエピタキシ
ャル層への選択的なイオン注入、例えばＢＦ₂ イオンを
用い、打ち込みエネルギー約５０ｋｅＶ、ドーズ量約１
Ｅ１４／ｃｍ² 程度のイオン注入をする。その後、例え
ば９００℃、３０ｍｉｎ程度の熱処理を行い、ベース層
１９を形成する。なお、上述したグラフトベース層１８
は、バイポーラトランジスタの高速性、所謂高周波特性
に関係するベース抵抗を低減させるために、ベース層１
９を取り囲む状態で形成されている。上述したベース層
１９と、このベース層１９の周囲のグラフトベース層１
８とでベース領域２が形成されている。

【００１９】次に、図１（ｃ）に示すように、絶縁膜、
例えばプラズマＣＶＤ法によるＳｉＮ膜３０を膜厚約２
００ｎｍ程度堆積する。その後、異方性プラズマエッチ
ング法により、パターニングしたフォトレジストをマス
クとして、ＳｉＮ膜３０、ＳｉＯ₂ 膜１５およびエピタ
キシャル層１２をエッチングする。

【００２０】このエッチングにより、図１（ｂ）に示す
グラフトベース層１８の外縁部における、グラフトベー
ス層１８の接合面の湾曲した部分がエッチングされ、エ
ッチングされた、ベース領域２の外側のエピタキシャル
層１２表面より所定の高さＨを持つ、側壁が略垂直のア
イランド状構造の、新たなベース領域３が形成される。
この所定の高さＨは、例えば約５μｍとする。上述の様
にして形成されたアイランド状構造の新たなベース領域
３では、グラフトベース層１８の接合面と側壁面とが略
直交する状態となる。なお、ここで、グラフトベース層
１８の表面より接合部までの距離をＬ₁ とし、グラフト
ベース層１８の接合面よりコレクタ埋め込み層１３まで
の距離をＬ₂とした時、所定の高さＨは、Ｌ₁ ＋Ｌ₂ ／
４≦Ｈ≦Ｌ₁ ＋Ｌ₂ であることが望ましい。これは、グ
ラフトベース層１８の接合面より下方までエピタキシャ
ル層１２をエッチングすることで、最大の電界となるグ
ラフトベース層１８の接合部近傍における等電位面が略
平行となり、従来例のような局部的に電界の大きな場所
の発生を抑制できるためである。

【００２１】次に、上述した異方性プラズマエッチング
法でエッチングされた、アイランド状構造のベース領域
３の側壁面を含むエピタキシャル層１２表面に、熱酸化
法により、例えば膜厚約２０ｎｍ程度のＳｉＯ₂ 膜３１
を形成する。

【００２２】次に、図２（ｄ）に示すように、ＣＶＤ法
を用いて、例えば膜厚約７μｍ程度のＣＶＤＳｉＯ₂ 膜
を堆積した後、このＣＶＤＳｉＯ₂ 膜を、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉ
ｎｇ）法により、ベース領域３のＳｉＮ膜３０が露呈す
るまで研磨して、異方性プラズマエッチング法でエッチ
ングされたエピタキシャル層１２の領域のＳｉＯ₂ 膜３
１上にＣＶＤＳｉＯ₂膜３２を形成する。

【００２３】次に、図２（ｅ）に示すように、ベース領
域３のＳｉＮ膜３０を、例えばウェットエッチング法に
よりエッチングして除去する。その後、フォトレジスト
２３を塗布し、このフォトレジスト３３をパターニング
して、フォトレジスト３３の開口３４を形成する。更に
その後、パターニングされたフォトレジスト３３をマス
クとして、例えば異方性プラズマエッチング法を用い
て、ＣＶＤＳｉＯ₂ 膜３２およびＳｉＯ₂ 膜３１をエッ
チングし、開口３５を形成する。

【００２４】次に、フォトレジスト３３を除去した後、
図２（ｆ）に示すように、新たにフォトレジスト３６を
塗布した後、このフォトレジスト３６をパターニングし
て、開口３７と開口３８を形成する。その後、イオン注
入法を用い、上述したパターニングされたフォトレジス
ト３６をマスクとして、ベース領域３のベース層１９表
面およびコレクタ引き出し領域１６表面にＮ型不純物と
なるイオン、例えばＡｓイオンを打ち込みエネルギー約
５０ｋｅＶ、ドーズ量約１Ｅ１６／ｃｍ² のイオン注入
条件により打ち込み、ベース層１９表面にエミッタ用イ
オン注入層３９およびコレクタ引き出し領域１６表面の
コレクタ電極引き出し用イオン注入層４０を形成する。

【００２５】その後は、図面は省略するが、エミッタ用
イオン注入層３９およびコレクタ引き出し領域１６表面
のコレクタ電極引き出し用イオン注入層４０に注入イオ
ンの活性化等のための熱処理を、例えば９５０℃、３０
ｍｉｎ程度行うことで、エミッタ層およびコレクタ電極
引き出し層を形成する。更にその後は、必要に応じてＣ
ＶＤＳｉＯ₂ 膜等を堆積し、その後に、エミッタ層、グ
ラフトベース層１８、コレクタ電極引き出し層等の上部
の絶縁膜に電極を接続させるためのコンタクトホールを
形成し、その後電極膜を堆積し、この電極膜をパターニ
ングして、エミッタ電極、ベース電極およびコレクタ電
極等を形成する。その後、パッシベーション膜形成、パ
ッド部のコンタクトホール形成等を行うことで、高耐圧
バイポーラトランジスタを含む半導体装置が作製され
る。

【００２６】上述した半導体装置およびその製造方法に
おいては、エピタキシャル層１２の厚みや、ベース抵抗
の低減等により高速化対応がなされたバイポーラトラン
ジスタ部１の構成を採りながら、バイポーラトランジス
タ部１のグラフトベース層１８の接合面を、アイランド
状構造のベース領域３の側壁面と略直交させているため
に、バイポーラトランジスタのベースとコレクタ間に電
圧を印加した時の、電界が最大となるグラフトベース層
１８の接合面近傍の等電位面が略平行となり、従来例の
ような局部的に電界の大きな場所の発生がなくなり、グ
ラフトベース層１８とコレクタ埋め込み層１３の距離お
よびこの間のエピタキシャル層１２の不純物濃度で決ま
るベースとコレクタ間の耐圧に略等しい耐圧が得られ
る。従って、高速化、即ち良好な高周波特性を保持し、
所定耐圧を確保できる高耐圧のバイポーラトランジスタ
を含む半導体装置の作製が可能となる。

【００２７】実施の形態例２ 本実施の形態例は、高速化対応で、高耐圧バイポーラト
ランジスタを含む半導体装置およびその製造方法の一例
を、図３及び図４を参照して説明する。まず、図３
（ａ）に示すように、実施の形態例１と同様にして、Ｐ
型の半導体基板１１表面にコレクタ埋め込み層１３およ
び第１の素子分離層１４を所定の場所に形成し、半導体
基板１１上のエピタキシャル層１２を形成し、エピタキ
シャル層１２表面にＳｉＯ₂ 膜を形成した後、コレクタ
埋め込み層１３と接続するコレクタ引き出し領域１６お
よび第１の素子分離層１４と接続する第２の素子分離層
１７を形成する。

【００２８】次に、図３（ｂ）に示すように、実施の形
態例１と同様にして、グラフトベース層１８およびベー
ス層１９を形成する。

【００２９】次に、図３（ｃ）に示すように、絶縁膜、
例えばプラズマＣＶＤ法によるＳｉＮ膜３０を膜厚約２
００ｎｍ程度堆積する。その後、異方性プラズマエッチ
ング法により、パターニングしたフォトレジストをマス
クとして、ＳｉＮ膜３０、ＳｉＯ₂ 膜１５およびエピタ
キシャル層１２をエッチングする。

【００３０】このエッチングにより、図３（ｂ）に示す
グラフトベース層１８の外縁部における、グラフトベー
ス層１８の接合面の湾曲した部分より外側で、コレクタ
引き出し領域１６より内側となる領域に、図３（ｃ）に
示すような溝が形成されることで、この溝の底部より所
定の高さＨを持つ、側壁が略垂直のアイランド状構造
の、新たなベース領域３が形成される。この所定の高さ
Ｈは、例えば約６μｍとする。上述の様にして形成され
たアイランド状構造の新たなベース領域３では、グラフ
トベース層１８の接合面と側壁面とが略直交する状態と
なる。なお、ここで、グラフトベース層１８の表面より
接合部までの距離をＬ₁ とし、グラフトベース層１８の
接合面よりコレクタ埋め込み層１３までの距離をＬ₂と
した時、所定の高さＨは、Ｌ₁ ＋Ｌ₂ ／４≦Ｈ≦Ｌ₁ ＋
Ｌ₂ であることが望ましい。これは、グラフトベース層
１８の接合面より下方までエピタキシャル層１２をエッ
チングすることで、最大の電界となるグラフトベース層
１８の接合部近傍における等電位面が略平行となり、従
来例のような局部的に電界の大きな場所の発生を抑制で
きるためである。

【００３１】次に、上述した異方性プラズマエッチング
法でエッチングされた、アイランド状構造のベース領域
３の側壁面を含む溝部のエピタキシャル層１２表面に、
熱酸化法により、例えば膜厚約２０ｎｍ程度のＳｉＯ₂
膜３１を形成する。その後、ＣＶＤ法により、例えば膜
厚約２μｍ程度のＣＶＤＳｉＯ₂ 膜４１を形成する。

【００３２】次に、図４（ｄ）に示すように、ＣＶＤＳ
ｉＯ₂ 膜４１を、ＣＭＰ法により、ベース領域３のＳｉ
Ｎ膜３０が露呈するまで研磨して、異方性プラズマエッ
チング法でエッチングされた領域である溝部に充填す
る。その後、ベース領域３のＳｉＮ膜３０を、例えばウ
ェットエッチング法によりエッチングして除去する。

【００３３】次に、イオン注入法を用い、パターニング
されたフォトレジストをマスクとして、ベース領域３の
ベース層１９表面およびコレクタ引き出し領域１６表面
にＮ型不純物となるイオン、例えばＡｓイオンを打ち込
みエネルギー約５０ｋｅＶ、ドーズ量約１Ｅ１６／ｃｍ
² のイオン注入条件により打ち込み、その後注入イオン
の活性化等のための熱処理、例えば９５０℃、３０ｍｉ
ｎ程度の熱処理を行い、エミッタ層２０およびコレクタ
電極引き出し層２１を形成する。

【００３４】その後は、図面は省略するが、必要に応じ
てＣＶＤＳｉＯ₂ 膜等を堆積し、その後に、エミッタ層
２０、グラフトベース層１８、コレクタ電極引き出し層
２１等の上部の絶縁膜に電極を接続させるためのコンタ
クトホールを形成し、その後電極膜を堆積し、この電極
膜をパターニングして、エミッタ電極、ベース電極およ
びコレクタ電極等を形成する。その後、パッシベーショ
ン膜形成、パッド部のコンタクトホール形成等を行うこ
とで、高耐圧バイポーラトランジスタを含む半導体装置
が作製される。

【００３５】上述した半導体装置およびその製造方法に
おいては、エピタキシャル層１２の厚みや、ベース抵抗
の低減等により高速化対応がなされたバイポーラトラン
ジスタ部１の構成を採りながら、バイポーラトランジス
タ部１のグラフトベース層１８の接合面を、アイランド
状構造のベース領域３の側壁面と略直交させているため
に、バイポーラトランジスタのベースとコレクタ間に電
圧を印加した時の、電界が最大となるグラフトベース層
１８の接合面近傍の等電位面が略平行となり、従来例の
ような局部的に電界の大きな場所の発生がなくなり、グ
ラフトベース層１８とコレクタ埋め込み層１３の距離お
よびこの間のエピタキシャル層１２の不純物濃度で決ま
るベースとコレクタ間の耐圧に略等しい耐圧が得られ
る。従って、高速化、即ち良好な高周波特性を保持し、
所定耐圧を確保できる高耐圧バイポーラトランジスタを
含む半導体装置の作製が可能となる。

【００３６】以上、本発明を２例の実施の形態例により
説明したが、本発明はこれらの実施の形態例に何ら限定
されるものではない。例えば、本発明の実施の形態例で
は、高耐圧バイポーラトランジスタをＮＰＮ型バイポー
ラトランジスタとして説明したが、高耐圧バイポーラト
ランジスタがＰＮＰ型バイポーラトランジスタであって
もよいことは明白である。また、本発明の実施の形態例
では、異方性プラズマエッチング法でエッチングされた
領域のエピタキシャル層表面に形成する絶縁膜を熱酸化
法によるＳｉＯ₂膜として説明したが、高温ＣＶＤ法に
よるＳｉＯ₂ 膜でもよい。その他、本発明の技術的思想
の範囲内で、プロセス条件は適宜変更が可能である。

【００３７】

【発明の効果】以上の説明から明らかなように、本発明
の高耐圧バイポーラトランジスタを含む半導体装置およ
びその製造方法は、エピタキシャル層の厚みや、ベース
抵抗の低減等により高速化対応がなされたバイポーラト
ランジスタ部構成を採りながら、バイポーラトランジス
タ部のグラフトベース層の接合面を、アイランド状構造
のベース領域の側壁面と略直交させた構造となっている
ために、バイポーラトランジスタのベースとコレクタ間
に電圧を印加した時の、電界が最大となるグラフトベー
ス層の接合面近傍の等電位面が略平行となり、従来例の
ような局部的に電界の大きな場所がなくなり、グラフト
ベース層とコレクタ埋め込み層の距離およびこの間のエ
ピタキシャル層の不純物濃度で決まるベースとコレクタ
間の耐圧に略等しい耐圧が得られる。従って、高速化、
即ち良好な高周波特性を保持し、所定耐圧を確保できる
高耐圧バイポーラトランジスタを含む半導体装置の作製
が可能となる。

【図面の簡単な説明】

【図１】本発明を適用した実施の形態例１の工程の前半
を工程順に説明する、半導体装置のバイポーラトランジ
スタ部の概略断面図で、（ａ）はコレクタ引き出し領域
および第２の素子分離層を形成し、ＳｉＯ₂ 膜を形成し
た状態、（ｂ）はグラフトベース層やベース層を形成し
た状態、（ｃ）はＳｉＮ膜、ＳｉＯ₂ 膜およびエピタキ
シャル層をエッチングして、アイランド状構造のベース
領域を形成し、その後エッチングしたエピタキシャル層
表面にＳｉＯ₂ 膜を形成した状態である。

【図２】本発明を適用した実施の形態例１の工程の後半
を工程順に説明する、半導体装置のバイポーラトランジ
スタ部の概略断面図で、（ｄ）はＣＶＤＳｉＯ₂ 膜を堆
積し、このＣＶＤＳｉＯ₂ 膜をＣＭＰ法で研磨して平坦
化した状態、（ｅ）はコレクタ電極引き出し領域上のＣ
ＶＤＳｉＯ₂ 膜等に開口を形成した状態、（ｆ）はイオ
ン注入法により、エミッタ用イオン注入層およびコレク
タ電極引き出し用イオン注入層を形成した状態である。

【図３】本発明を適用した実施の形態例２の工程の前半
を工程順に説明する、半導体装置のバイポーラトランジ
スタ部の概略断面図で、（ａ）はコレクタ引き出し領域
および第２の素子分離層を形成し、ＳｉＯ₂ 膜を形成し
た状態、（ｂ）はグラフトベース層やベース層を形成し
た状態、（ｃ）はＳｉＮ膜、ＳｉＯ₂ 膜およびエピタキ
シャル層をエッチングして、アイランド状構造のベース
領域を形成し、その後エッチングしたエピタキシャル層
表面にＳｉＯ₂ 膜を形成し、ＣＶＤＳｉＯ₂ 膜を堆積し
た状態である。

【図４】本発明を適用した実施の形態例２の工程の後半
を工程順に説明する、半導体装置のバイポーラトランジ
スタ部の概略断面図で、（ｄ）はＣＶＤＳｉＯ₂ 膜をＣ
ＭＰ法で研磨して平坦化した後、ＳｉＮ膜を除去した状
態、（ｅ）はエミッタ層およびコレクタ電極引き出し層
を形成した状態である。

【図５】従来例の高耐圧バイポーラトランジスタを含む
半導体装置の製造工程を工程順に説明する、半導体装置
のバイポーラトランジスタ部の概略断面図で、（ａ）は
コレクタ引き出し領域および第２の素子分離層を形成
し、ＳｉＯ₂ 膜を形成した状態、（ｂ）はグラフトベー
ス層やベース層を形成した状態、（ｃ）はエミッタ層や
コレクタ電極引き出し層を形成した状態である。

【符号の説明】

１…バイポーラトランジスタ部、２，３…ベース領域、
１１…半導体基板、１２…エピタキシャル層、１３…コ
レクタ埋め込み層、１４…第１の素子分離層、１５，３
１…ＳｉＯ₂ 膜、１６…コレクタ引き出し領域、１７…
第２の素子分離層、１８…グラフトベース層、１９…ベ
ース層、２０…エミッタ層、２１…コレクタ電極引き出
し層、３０…ＳｉＮ膜、３２，４１…ＣＶＤＳｉＯ
₂ 膜、３３，３６…フォトレジスト、３４，３５，３
７，３８…開口、３９…エミッタ用イオン注入層、４０
…コレクタ電極引き出し用イオン注入層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 高耐圧バイポーラトランジスタを含む半
   導体装置において、 半導体基板上のエピタキシャル層表面に形成された、前
   記高耐圧バイポーラトランジスタのベース層と前記ベー
   ス層の周囲のグラフトベース層とで構成されるベース領
   域が、前記ベース領域の外周部の前記エピタキシャル層
   表面より所定の高さを持ち、側壁が略垂直のアイランド
   状構造で、前記グラフトベース層の外周部近傍におけ
   る、前記グラフトベース層の接合面は、前記側壁面と略
   直交することを特徴とする半導体装置。
2. 【請求項２】 少なくともアイランド状となっている前
   記ベース領域の前記側壁表面には絶縁膜が形成されてい
   ることを特徴とする、請求項１に記載の半導体装置。
3. 【請求項３】 前記グラフトベース層の表面よりコレク
   タ埋め込み層と略平行となる前記グラフトベース層の接
   合面までの距離をＬ₁ とし、前記グラフトベース層の接
   合面より前記コレクタ埋め込み層までの距離をＬ₂ とし
   た時、前記所定の高さＨは、Ｌ₁ ＋Ｌ₂ ／４≦Ｈ≦Ｌ₁
   ＋Ｌ₂ であることを特徴とする、請求項１に記載の半導
   体装置。
4. 【請求項４】 高耐圧バイポーラトランジスタを含む半
   導体装置の製造方法において、 半導体基板表面にコレクタ埋め込み層を形成する工程
   と、 エピタキシャル層を形成する工程と、 前記エピタキシャル層表面に、ベース層および前記ベー
   ス層の周囲のグラフトベース層から成るベース領域を形
   成する工程と、 異方性プラズマエッチング法により、前記グラフトベー
   ス層の接合面が湾曲する領域の、前記グラフトベース層
   の外縁部を含む前記エピタキシャル層をエッチングし、
   エッチングされた前記エピタキシャル層の表面より所定
   の高さを持ち、側壁が略垂直となったアイランド状のベ
   ース領域を形成する工程と、 アイランド状となった前記ベース領域の側壁を含む、エ
   ッチングされた前記エピタキシャル層表面に絶縁膜を形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 前記グラフトベース層の外縁部を含む前
   記エピタキシャル層のエッチング領域は、前記グラフト
   ベース層と前記コレクタ埋め込み層に接続するコレクタ
   引き出し領域間の、前記グラフトベース層の外周領域の
   みであることを特徴とする、請求項４に記載の半導体装
   置の製造方法。
6. 【請求項６】 前記グラフトベース層の表面よりコレク
   タ埋め込み層と略平行となる前記グラフトベース層の接
   合面までの距離をＬ₁ とし、前記グラフトベース層の接
   合面より前記コレクタ埋め込み層までの距離をＬ₂ とし
   た時、前記所定の高さＨは、Ｌ₁ ＋Ｌ₂ ／４≦Ｈ≦Ｌ₁
   ＋Ｌ₂ であることを特徴とする、請求項４に記載の半導
   体装置の製造方法。