JPH11184703A - 情報処理装置及びそのブート方法 - Google Patents
情報処理装置及びそのブート方法Info
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- JPH11184703A JPH11184703A JP9350771A JP35077197A JPH11184703A JP H11184703 A JPH11184703 A JP H11184703A JP 9350771 A JP9350771 A JP 9350771A JP 35077197 A JP35077197 A JP 35077197A JP H11184703 A JPH11184703 A JP H11184703A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【課題】 従来の情報処理装置では、ＲＯＭに格納され
たＢＩＯＳコードの読取時間が遅いため、装置の立ち上
がりに長時間を要する。 【解決手段】 ホストコントローラ１２はこの情報処理
装置全体の動作を統括的に制御する。ＲＯＭ１３は情報
処理装置のブート時に読み込まれるコードが予め格納さ
れている。ホストコントローラ１２は、ＲＯＭ１３の内
容を高速記憶素子２１にコピーし、ＶCC電源オフ後にＶ
CC電源がオンとなった時点で高速記憶素子２１の記憶内
容を読み出して装置をブートさせる。これにより、ＲＯ
Ｍ１３に比べてはるかに短時間で読み出しできる高速記
憶素子２１からの読み出し内容に基づいて、装置をブー
トできる。
たＢＩＯＳコードの読取時間が遅いため、装置の立ち上
がりに長時間を要する。 【解決手段】 ホストコントローラ１２はこの情報処理
装置全体の動作を統括的に制御する。ＲＯＭ１３は情報
処理装置のブート時に読み込まれるコードが予め格納さ
れている。ホストコントローラ１２は、ＲＯＭ１３の内
容を高速記憶素子２１にコピーし、ＶCC電源オフ後にＶ
CC電源がオンとなった時点で高速記憶素子２１の記憶内
容を読み出して装置をブートさせる。これにより、ＲＯ
Ｍ１３に比べてはるかに短時間で読み出しできる高速記
憶素子２１からの読み出し内容に基づいて、装置をブー
トできる。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置及びそ
のブート方法に係り、特に通常動作状態でのみ電力を供
給する第１の電源と、通常動作状態だけでなく電源オフ
状態時にも電力を供給する第２の電源とを有する情報処
理装置及びそのブート方法に関する。
のブート方法に係り、特に通常動作状態でのみ電力を供
給する第１の電源と、通常動作状態だけでなく電源オフ
状態時にも電力を供給する第２の電源とを有する情報処
理装置及びそのブート方法に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の情報処理装
置の中には、オペレーティングシステム（ＯＳ）におけ
るハードウェアとのインタフェースとなる基本入出力シ
ステム（ＢＩＯＳ）のコードがリード・オンリ・メモリ
（ＲＯＭ）に格納されているものがある。このような情
報処理装置では、装置の立ち上がり時にこのＲＯＭから
ＢＩＯＳコードを読み取るようにしている。
置の中には、オペレーティングシステム（ＯＳ）におけ
るハードウェアとのインタフェースとなる基本入出力シ
ステム（ＢＩＯＳ）のコードがリード・オンリ・メモリ
（ＲＯＭ）に格納されているものがある。このような情
報処理装置では、装置の立ち上がり時にこのＲＯＭから
ＢＩＯＳコードを読み取るようにしている。
【０００３】
【発明が解決しようとする課題】しかるに、上記の従来
の情報処理装置では、ＲＯＭに格納されたＢＩＯＳコー
ドの読取時間が遅いため、装置の立ち上がりに長時間を
要し、使用者は装置が立ち上がるまで無駄な時間を費や
すという問題がある。
の情報処理装置では、ＲＯＭに格納されたＢＩＯＳコー
ドの読取時間が遅いため、装置の立ち上がりに長時間を
要し、使用者は装置が立ち上がるまで無駄な時間を費や
すという問題がある。
【０００４】本発明は以上の点に鑑みなされたもので、
装置を高速に立ち上げ得る情報処理装置及びそのブート
方法を提供することを目的とする。
装置を高速に立ち上げ得る情報処理装置及びそのブート
方法を提供することを目的とする。
【０００５】また、本発明の他の目的は、安価な構成に
より立ち上げ時間を短縮し得る情報処理装置及びそのブ
ート方法を提供することにある。
より立ち上げ時間を短縮し得る情報処理装置及びそのブ
ート方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、図１の原理構成としたものである。同図に
示すように、情報処理装置は、プロセッサ１１、ホスト
コントローラ１２、記憶装置であるリード・オンリ・メ
モリ（ＲＯＭ）１３、高速記憶素子２１とから構成され
ている。ここで、プロセッサ１１、ホストコントローラ
１２及びＲＯＭ１３は、第１の電源であるＶCC電源から
通常動作状態でのみ電力が供給されるＶCC電源供給回路
１０内に設けられている。
成するため、図１の原理構成としたものである。同図に
示すように、情報処理装置は、プロセッサ１１、ホスト
コントローラ１２、記憶装置であるリード・オンリ・メ
モリ（ＲＯＭ）１３、高速記憶素子２１とから構成され
ている。ここで、プロセッサ１１、ホストコントローラ
１２及びＲＯＭ１３は、第１の電源であるＶCC電源から
通常動作状態でのみ電力が供給されるＶCC電源供給回路
１０内に設けられている。
【０００７】また、ホストコントローラ１２と高速記憶
素子２１は、第２の電源であるＶEE電源から通常動作状
態だけでなく、電源ＶCCのオフ状態時にも電力を供給す
るＶEE電源供給回路２０内に設けられている。すなわ
ち、ホストコントローラ１２はＶCC電源とＶEE電源の両
方から電力が供給される。
素子２１は、第２の電源であるＶEE電源から通常動作状
態だけでなく、電源ＶCCのオフ状態時にも電力を供給す
るＶEE電源供給回路２０内に設けられている。すなわ
ち、ホストコントローラ１２はＶCC電源とＶEE電源の両
方から電力が供給される。
【０００８】ホストコントローラ１２はこの情報処理装
置全体の動作を統括的に制御する。ＲＯＭ１３は情報処
理装置のブート時に読み込まれるコードが予め格納され
ている。高速記憶素子２１は、ＲＯＭ１３の記憶内容と
同一のコードが予め記憶されており、ＲＯＭ１３に比べ
て読み出し時間がはるかに高速である構成とされてい
る。本発明では、ＶCC電源オフ後にＶCC電源がオンとな
った時点で高速記憶素子２１の記憶内容を読み出して装
置をブートさせる。
置全体の動作を統括的に制御する。ＲＯＭ１３は情報処
理装置のブート時に読み込まれるコードが予め格納され
ている。高速記憶素子２１は、ＲＯＭ１３の記憶内容と
同一のコードが予め記憶されており、ＲＯＭ１３に比べ
て読み出し時間がはるかに高速である構成とされてい
る。本発明では、ＶCC電源オフ後にＶCC電源がオンとな
った時点で高速記憶素子２１の記憶内容を読み出して装
置をブートさせる。
【０００９】このように、本発明では、同じ内容を読み
出すのに、ＲＯＭ１３に比べてはるかに短時間で読み出
しできる高速記憶素子２１からの読み出し内容に基づい
て、装置をブートできる。
出すのに、ＲＯＭ１３に比べてはるかに短時間で読み出
しできる高速記憶素子２１からの読み出し内容に基づい
て、装置をブートできる。
【００１０】また、本発明では、第１の電源ＶCCがオン
されている通常動作中にブートモードが高速モードに設
定されたときは、ホストコントローラ１２の制御の下
に、システム終了操作からシステム終了操作により第１
の電源ＶCCがオフされるまでの時間内において、高速記
憶素子２１の記憶内容をクリアした後、ＲＯＭ１３から
読み出したブート時に使用するコードを高速記憶素子２
１にコピーし、更にライトプロテクトを設定する処理を
行い、その後に第１の電源ＶCCが再びオンされた時に、
高速記憶素子２１から読み出したコードによりブートを
行うと共に、ライトプロテクトを解除するようにしたも
のである。これにより、既存の高速記憶素子をブートの
ために利用できる。
されている通常動作中にブートモードが高速モードに設
定されたときは、ホストコントローラ１２の制御の下
に、システム終了操作からシステム終了操作により第１
の電源ＶCCがオフされるまでの時間内において、高速記
憶素子２１の記憶内容をクリアした後、ＲＯＭ１３から
読み出したブート時に使用するコードを高速記憶素子２
１にコピーし、更にライトプロテクトを設定する処理を
行い、その後に第１の電源ＶCCが再びオンされた時に、
高速記憶素子２１から読み出したコードによりブートを
行うと共に、ライトプロテクトを解除するようにしたも
のである。これにより、既存の高速記憶素子をブートの
ために利用できる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図２は本発明になる情報処理装
置の一実施の形態のブロック図を示す。同図中、図１と
同一構成部分には同一符号を付してある。図２におい
て、情報処理装置は、プロセッサ１１、ホストコントロ
ーラ１２、ＲＯＭ１３、システムメモリ１４、キャッシ
ュメモリ（以下、キャッシュと略す）２２とから構成さ
れている。
て図面と共に説明する。図２は本発明になる情報処理装
置の一実施の形態のブロック図を示す。同図中、図１と
同一構成部分には同一符号を付してある。図２におい
て、情報処理装置は、プロセッサ１１、ホストコントロ
ーラ１２、ＲＯＭ１３、システムメモリ１４、キャッシ
ュメモリ（以下、キャッシュと略す）２２とから構成さ
れている。
【００１２】ここで、プロセッサ１１、ホストコントロ
ーラ１２、ＲＯＭ１３及びシステムメモリ１４は、ＶCC
電源から通常動作状態でのみ電力が供給されるＶCC電源
供給回路１０内に設けられており、ホストコントローラ
１２とキャッシュ２２は、ＶEE電源から通常動作状態だ
けでなく電源オフ状態時にも電力が供給されるＶEE電源
供給回路２０内に設けられている。キャッシュ２２は高
速記憶素子２１の一例としてのメモリで、ホストコント
ローラ１２によりその書込み／読み出し動作が制御され
る。キャッシュ２２には通常動作ではシステムメモリ１
４の記憶内容と同じ内容が記憶されている。
ーラ１２、ＲＯＭ１３及びシステムメモリ１４は、ＶCC
電源から通常動作状態でのみ電力が供給されるＶCC電源
供給回路１０内に設けられており、ホストコントローラ
１２とキャッシュ２２は、ＶEE電源から通常動作状態だ
けでなく電源オフ状態時にも電力が供給されるＶEE電源
供給回路２０内に設けられている。キャッシュ２２は高
速記憶素子２１の一例としてのメモリで、ホストコント
ローラ１２によりその書込み／読み出し動作が制御され
る。キャッシュ２２には通常動作ではシステムメモリ１
４の記憶内容と同じ内容が記憶されている。
【００１３】次に、この実施の形態の動作について、図
３のフローチャートを併せ参照して説明する。この実施
の形態の情報処理装置では、まず、ＶBB電源をオンとし
（ステップ３１）、通常動作状態だけでなく、情報処理
装置が電源オフ状態でも電力をホストコントローラ１２
とキャッシュ２２のそれぞれに供給して常時動作状態と
する。続いて、ＶCC電源がオンとされる（ステップ３
２）。このときは装置の最初の使用時であり、システム
のブートモードが使用者により設定されていないため、
デフォルト状態でＲＯＭ１３から記憶内容（ＢＩＯＳコ
ード）が読み出される（ステップ３３）。
３のフローチャートを併せ参照して説明する。この実施
の形態の情報処理装置では、まず、ＶBB電源をオンとし
（ステップ３１）、通常動作状態だけでなく、情報処理
装置が電源オフ状態でも電力をホストコントローラ１２
とキャッシュ２２のそれぞれに供給して常時動作状態と
する。続いて、ＶCC電源がオンとされる（ステップ３
２）。このときは装置の最初の使用時であり、システム
のブートモードが使用者により設定されていないため、
デフォルト状態でＲＯＭ１３から記憶内容（ＢＩＯＳコ
ード）が読み出される（ステップ３３）。
【００１４】これにより、情報処理装置がブート後通常
動作状態とされ（ステップ３４）、この通常動作状態で
使用者がブートモードを設定する（ステップ３５）。こ
のブートモードには、この実施の形態ではＲＯＭ１３の
記憶内容を読み出してブートを行う通常モードと、キャ
ッシュ２２の記憶内容を読み出してブートを行う高速モ
ードとがある。
動作状態とされ（ステップ３４）、この通常動作状態で
使用者がブートモードを設定する（ステップ３５）。こ
のブートモードには、この実施の形態ではＲＯＭ１３の
記憶内容を読み出してブートを行う通常モードと、キャ
ッシュ２２の記憶内容を読み出してブートを行う高速モ
ードとがある。
【００１５】その後、使用者がシステム終了を選択する
と（ステップ３６）、どちらのブートモードが設定され
たか判定され（ステップ３７）、使用者が上記の通常モ
ードを設定した場合は、ホストコントローラ１２はブー
ト時にＲＯＭ１３の記憶内容を読み出すように設定され
る（ステップ３８）。従って、システム終了によりＶCC
電源がオフとされ（ステップ３９）、その後再び装置を
使用するためにＶCC電源がオンとされると（ステップ４
０）、ホストコントローラ１２はＲＯＭ１３の記憶内容
を読み出してブートする（ステップ３３、３４）。
と（ステップ３６）、どちらのブートモードが設定され
たか判定され（ステップ３７）、使用者が上記の通常モ
ードを設定した場合は、ホストコントローラ１２はブー
ト時にＲＯＭ１３の記憶内容を読み出すように設定され
る（ステップ３８）。従って、システム終了によりＶCC
電源がオフとされ（ステップ３９）、その後再び装置を
使用するためにＶCC電源がオンとされると（ステップ４
０）、ホストコントローラ１２はＲＯＭ１３の記憶内容
を読み出してブートする（ステップ３３、３４）。
【００１６】一方、上記の通常動作状態で使用者が前記
高速モードを設定した場合は、使用者がシステム終了を
選択した後（ステップ３６）、ホストコントローラ１２
が高速モードが設定されたことを判定すると（ステップ
３７）、ホストコントローラ１２が高速モードに設定さ
れる（ステップ４１）。
高速モードを設定した場合は、使用者がシステム終了を
選択した後（ステップ３６）、ホストコントローラ１２
が高速モードが設定されたことを判定すると（ステップ
３７）、ホストコントローラ１２が高速モードに設定さ
れる（ステップ４１）。
【００１７】その後、システム終了によりＶCC電源がオ
フとされるわけであるが、それまでの間にキャッシュ２
２に通常動作でシステムメモリ１４の内容が書き込まれ
ているので、その記憶内容をクリアするためにキャッシ
ュ２２がフラッシュされた後（ステップ４２）、ＲＯＭ
１３の記憶内容（ＢＩＯＳコード）をホストコントロー
ラ１２によりキャッシュ２２にコピーし（ステップ４
３）、そのコピーした内容を保持するため、ホストコン
トローラ１２によりキャッシュ制御信号２３をライト付
加としてライトプロテクトを行う（ステップ４４）。以
上の処理を行ってからシステム終了によりＶCC電源がオ
フとされる（ステップ４５）。
フとされるわけであるが、それまでの間にキャッシュ２
２に通常動作でシステムメモリ１４の内容が書き込まれ
ているので、その記憶内容をクリアするためにキャッシ
ュ２２がフラッシュされた後（ステップ４２）、ＲＯＭ
１３の記憶内容（ＢＩＯＳコード）をホストコントロー
ラ１２によりキャッシュ２２にコピーし（ステップ４
３）、そのコピーした内容を保持するため、ホストコン
トローラ１２によりキャッシュ制御信号２３をライト付
加としてライトプロテクトを行う（ステップ４４）。以
上の処理を行ってからシステム終了によりＶCC電源がオ
フとされる（ステップ４５）。
【００１８】その後、再び装置を使用するためにＶCC電
源がオンとされると（ステップ４６）、ホストコントロ
ーラ１２はキャッシュ２２の記憶内容（ＢＩＯＳコー
ド）を読み出し（ステップ４７）、その読み出し終了時
点でキャッシュ２２のライトプロテクトをキャッシュ制
御信号２３で解除して、キャッシュ２２を通常のキャッ
シュとして動作開始できるようにし（ステップ４８）、
システムをブートする（ステップ３４）。これにより、
装置は通常動作を開始する。
源がオンとされると（ステップ４６）、ホストコントロ
ーラ１２はキャッシュ２２の記憶内容（ＢＩＯＳコー
ド）を読み出し（ステップ４７）、その読み出し終了時
点でキャッシュ２２のライトプロテクトをキャッシュ制
御信号２３で解除して、キャッシュ２２を通常のキャッ
シュとして動作開始できるようにし（ステップ４８）、
システムをブートする（ステップ３４）。これにより、
装置は通常動作を開始する。
【００１９】このように、高速モードでは、読み出しの
低速なＲＯＭ１３からの読み出し内容を使用するのでは
なく、高速読み出し可能なキャッシュ２２からの読み出
し内容を使用してブートするようにしているので、従来
に比べて装置立ち上げ時間を大幅に短縮することができ
る。
低速なＲＯＭ１３からの読み出し内容を使用するのでは
なく、高速読み出し可能なキャッシュ２２からの読み出
し内容を使用してブートするようにしているので、従来
に比べて装置立ち上げ時間を大幅に短縮することができ
る。
【００２０】また、この実施の形態では、ＢＩＯＳコー
ドの読み出しの高速化のために使用する高速記憶素子２
１として、従来より情報処理装置内に実装されている既
存のキャッシュ２２を使用しているので、外部に付加回
路を必要としないため、追加部品を付加する必要がな
く、安価に構成することができる。
ドの読み出しの高速化のために使用する高速記憶素子２
１として、従来より情報処理装置内に実装されている既
存のキャッシュ２２を使用しているので、外部に付加回
路を必要としないため、追加部品を付加する必要がな
く、安価に構成することができる。
【００２１】なお、キャッシュ２２は、ＶCC電源オフ後
にＶCC電源がオンとなった時点でＲＯＭ１３の記憶内容
と同一のコードが記憶されていればよいので、予めＲＯ
Ｍ１３の記憶内容と同一のコードが記憶されている専用
のメモリでもよい。
にＶCC電源がオンとなった時点でＲＯＭ１３の記憶内容
と同一のコードが記憶されていればよいので、予めＲＯ
Ｍ１３の記憶内容と同一のコードが記憶されている専用
のメモリでもよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
第１の電源がオンされた時に、高速記憶素子に予め記憶
しておいた記憶装置と同一の記憶内容のコードを読み出
してブートするようにしたため、ブートに費やす時間を
従来に比べて大幅に短縮することができる。
第１の電源がオンされた時に、高速記憶素子に予め記憶
しておいた記憶装置と同一の記憶内容のコードを読み出
してブートするようにしたため、ブートに費やす時間を
従来に比べて大幅に短縮することができる。
【００２３】また、本発明によれば、システム終了操作
からシステム終了操作により第１の電源がオフされるま
での時間内において、高速記憶素子の記憶内容をクリア
した後、記憶装置から読み出したブート時に使用するコ
ードを高速記憶素子にコピーし、更にライトプロテクト
を設定する処理を行い、その後に第１の電源が再びオン
された時に、高速記憶素子から読み出したコードにより
ブートを行うと共に、ライトプロテクトを解除すること
により、既存の高速記憶素子をブートのために利用でき
るようにしたため、追加部品を付加することなく、安価
に本発明を実現できる。
からシステム終了操作により第１の電源がオフされるま
での時間内において、高速記憶素子の記憶内容をクリア
した後、記憶装置から読み出したブート時に使用するコ
ードを高速記憶素子にコピーし、更にライトプロテクト
を設定する処理を行い、その後に第１の電源が再びオン
された時に、高速記憶素子から読み出したコードにより
ブートを行うと共に、ライトプロテクトを解除すること
により、既存の高速記憶素子をブートのために利用でき
るようにしたため、追加部品を付加することなく、安価
に本発明を実現できる。
【図１】本発明の原理構成図である。
【図２】本発明の一実施の形態のブロック図である。
【図３】図２の動作説明用フローチャートである。
１１ プロセッサ １２ ホストコントローラ １３ リード・オンリ・メモリ（ＲＯＭ） １４ システムメモリ ２１ 高速記憶素子 ２２ キャッシュメモリ（キャッシュ） ２３ キャッシュ制御信号
Claims (6)
- 【請求項１】 プロセッサに接続されたホストコントロ
ーラが、第１の電源のオンにより記憶装置に記憶された
コードを読み出して装置をブートする情報処理装置にお
いて、 前記記憶装置に比べて高速に読み出しが可能な高速記憶
素子を設けると共に、前記第１の電源のオン、オフに関
係なく常時電力を前記ホストコントローラと前記高速記
憶素子のそれぞれに供給する第２の電源を設け、前記第
１の電源がオンされた時に、前記高速記憶素子に予め記
憶しておいた前記記憶装置と同一の記憶内容のコードを
読み出してブートすることを特徴とする情報処理装置。 - 【請求項２】 前記ホストコントローラは、前記第１の
電源がオフされる直前に、前記記憶装置から読み出した
ブート時に使用するコードを前記高速記憶素子にコピー
することを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記高速記憶素子は、前記第１の電源が
オンしている通常動作中に用いられるキャッシュメモリ
であり、前記ホストコントローラは、前記第１の電源が
オフされる直前に、前記記憶装置から読み出したブート
時に使用するコードを該キャッシュメモリにコピーした
後ライトプロテクト設定し、前記第１の電源がオンされ
た時に該キャッシュメモリからブート時に使用するコー
ドを読み出した後、前記ライトプロテクトを解除するこ
とを特徴とする請求項２記載の情報処理装置。 - 【請求項４】 プロセッサに接続されたホストコントロ
ーラが、第１の電源のオンにより記憶装置に記憶された
コードを読み出して装置をブートする情報処理装置のブ
ート方法において、 前記記憶装置に比べて高速に読み出しが可能な高速記憶
素子と、前記ホストコントローラのそれぞれに対して、
前記第１の電源のオン、オフに関係なく第２の電源から
常時電力を供給し、前記第１の電源がオンされた時に、
前記高速記憶素子に予め記憶しておいた前記記憶装置と
同一の記憶内容のコードを読み出してブートすることを
特徴とする情報処理装置のブート方法。 - 【請求項５】 前記第１の電源が最初にオンとされたと
きは、デフォルト状態で前記記憶装置から読み出したブ
ート時に使用するコードに基づいてブートを行い、その
後の通常動作中にブートモードが高速モードに設定され
たときにのみ、前記第１の電源がオフされる直前に、前
記記憶装置から読み出したブート時に使用するコードを
前記高速記憶素子にコピーすることを特徴とする請求項
４記載の情報処理装置のブート方法。 - 【請求項６】 前記第１の電源がオンされている通常動
作中にブートモードが高速モードに設定されたときは、
システム終了操作から該システム終了操作により前記第
１の電源がオフされるまでの時間内において、前記高速
記憶素子の記憶内容をクリアした後、前記記憶装置から
読み出したブート時に使用するコードを該高速記憶素子
にコピーし、更にライトプロテクトを設定する処理を行
い、その後に前記第１の電源が再びオンされた時に、該
高速記憶素子から読み出したコードによりブートを行う
と共に、前記ライトプロテクトを解除することを特徴と
する請求項４又は５記載の情報処理装置のブート方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350771A JPH11184703A (ja) | 1997-12-19 | 1997-12-19 | 情報処理装置及びそのブート方法 |
| US09/216,610 US6226740B1 (en) | 1997-12-19 | 1998-12-21 | Information processing apparatus and method that uses first and second power supplies for reducing booting time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350771A JPH11184703A (ja) | 1997-12-19 | 1997-12-19 | 情報処理装置及びそのブート方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184703A true JPH11184703A (ja) | 1999-07-09 |
Family
ID=18412764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350771A Pending JPH11184703A (ja) | 1997-12-19 | 1997-12-19 | 情報処理装置及びそのブート方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6226740B1 (ja) |
| JP (1) | JPH11184703A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001050A1 (ja) * | 2004-06-24 | 2006-01-05 | Fujitsu Limited | コンピュータ起動方法、プログラム、記憶媒体及び情報処理装置 |
| KR20110006352A (ko) * | 2009-07-14 | 2011-01-20 | 엘지전자 주식회사 | 시스템 고속 부팅 장치 및 방법 |
| JP2011053796A (ja) * | 2009-08-31 | 2011-03-17 | Nintendo Co Ltd | 情報処理装置 |
| US7979687B2 (en) | 2006-10-06 | 2011-07-12 | Nec Infrontia Corporation | Quick start |
| JP2015181223A (ja) * | 2014-02-07 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置、装置、及び電子機器 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624761B2 (en) | 1998-12-11 | 2003-09-23 | Realtime Data, Llc | Content independent data compression method and system |
| US6604158B1 (en) | 1999-03-11 | 2003-08-05 | Realtime Data, Llc | System and methods for accelerated data storage and retrieval |
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