JPH10111806A - プログラム起動方式 - Google Patents

Abstract

(57)【要約】 【課題】ＩＰＬ初期化処理終了後、メインプログラム実
行開始までの時間を短くするプログラム起動方式の提
供。 【解決手段】プログラム起動時に際しＩＰＬ処理後に、
所定の記憶保管手段に格納されているメインプログラム
を、ＣＰＵが該メインプログラムを実行するための実行
用記憶手段に転送するシステムにおいて、メインプログ
ラム転送時に、ＣＰＵ１が既にメインプログラム実行用
記憶手段２に転送されているメインプログラムの一部を
解読及び実行処理を行っている間のバス空き時間を利用
してメインプログラム格納用記憶手段３に格納されてい
るメインプログラムの未転送部をメインプログラム実行
用記憶手段２へＤＭＡ転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ等情
報処理装置におけるプログラム起動方式に関し、特にＣ
ＰＵ制御のためのプログラムのＤＭＡ（ダイレクトメモ
リアクセス）メモリ転送システムに関する。

【０００２】

【従来の技術】この種の従来のプログラム起動方式は、
例えばフラッシュメモリ（一括消去型の電気的に消去及
び書き換え可能な読み出し専用メモリ）等の記憶手段に
格納されているメインプログラムを、メインプログラム
実行用の記憶手段であるＲＡＭ（ランダムアクセスメモ
リ）等に転送する際、ＣＰＵ（中央演算処理装置）が、
メインプログラムを実行開始するまでの時間を短くする
ことを目的として用いられている。

【０００３】例えば、特開昭６２−２１６０６４号公報
には、制御部に格納されているメインプログラムを従制
御部の記憶手段に転送し初期化処理を終了するまでの時
間を最短とするプログラム転送方式が提案されている。

【０００４】図６は、従来技術の構成の一例を説明する
ブロック図であり、図７は従来方式の動作状況を説明す
るための図である。

【０００５】図６を参照すると、メインプログラム実行
用記憶手段６２は、メインプログラムがロードされて実
行されるメモリであり、メインプログラム格納用記憶手
段６３はメインプログラムが格納されている記憶手段で
ある。また、ＩＰＬ格納用記憶手段４は、「ＩＰＬ（イ
ニシャルプログラムローダ）」と呼ばれる初期化プログ
ラムを格納している記憶手段であり、ＤＭＡＣ５はＤＭ
Ａコントローラである。メインプログラム実行用記憶手
段６２、メインプログラム格納用記憶手段６３、ＩＰＬ
格納用記憶手段６４、ＤＭＡＣ６５は、ＣＰＵ６１は、
全て、制御用信号６８、アドレスバス６９、データバス
７０を介して接続されている。

【０００６】次に図６を参照して、この従来方式の動作
を説明する。

【０００７】まず初期化処理として、ＩＰＬ格納用記憶
手段６４に格納されているＩＰＬが実行される。

【０００８】次に、メインプログラム格納用記憶手段６
３に格納されているメインプログラムが、ＤＭＡＣ６５
により、メインプログラム実行用記憶手段６２にＤＭＡ
転送される。

【０００９】メインプログラム実行用記憶手段６２への
メインプログラム転送終了後、ＣＰＵ６１は、メインプ
ログラムの実行を開始する。

【００１０】図７は、従来の方式における動作状況を示
している。図中、ハッチングを施した部分は、ＣＰＵ６
１、ＤＭＡＣ６５、ＩＰＬが、それぞれバスを占有して
いる時間を示している。

【００１１】図７には、ＩＰＬが起動されＩＰＬ処理実
行完了後、ＤＭＡＣ６５がバスを占有し、メインプログ
ラム実行用記憶手段２へのメインプログラム転送を行
い、最後に、ＣＰＵ１がメインプログラムを実行開始す
るという様子が時系列的に示されている。

【００１２】

【発明が解決しようとする課題】しかしながら、図７か
らも明らかなように、上記従来の方式では、〈ＩＰＬ実
行〉−〈メインプログラムの転送〉−〈メインプログラ
ムの実行〉と、その処理動作がシーケンシャルな動作と
されており、その処理時間は大きなものとなっている。

【００１３】このため、上記従来の方式においては、メ
インプログラムの容量が大きくなればなるほど、メイン
プログラム転送の時間が増大し、メインプログラムの実
行開始までの時間が遅くなる、という問題点を有してい
る。

【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、情報処理装置に
おいて、ＩＰＬ初期化処理終了後、メインプログラム実
行開始までの時間を短くするプログラム起動方式を提供
することにある。

【００１５】

【課題を解決するための手段】前記目的を達成するた
め、本発明のプログラム起動方式は、プログラム起動時
のＩＰＬ処理後にメインプログラムを転送するシステム
において、ＣＰＵが既に転送されたメインプログラムの
解読・実行処理を行っている間のバス空き時間を利用し
て、ＤＭＡ転送する、ように構成されてなるものであ
る。

【００１６】また本発明においては、前記メインプログ
ラム転送時に、ＣＰＵの実行処理が未転送のメインプロ
グラムを処理しないように、ＤＭＡ転送の動作クロック
とは独立に、ＣＰＵの動作クロックを調整するための、
ＣＰＵ動作クロック供給手段を備えたことを特徴とす
る。

【００１７】本発明の概要を以下に説明する。本発明に
係るプログラム転送方式においては、ＩＰＬ格納記憶手
段（図１の４）に格納されているＩＰＬの実行完了後、
メインプログラムの一部をメインプログラム格納用記憶
手段（図１の３）からメインプログラム実行記憶手段
（図１の２）へＤＭＡ転送するための制御手段（図１の
５）を備え、ＣＰＵ（図１の１）が既に転送されたメイ
ンプログラムの一部についてその解読／実行処理等を行
っている間のＣＰＵがバスを使用しない時間を利用し
て、未転送のメインプログラムの一部を、順次ＤＭＡ転
送していくものである。

【００１８】本発明によれば、プログラム起動におい
て、ＩＰＬ処理実行完了後、メインプログラム格納用記
憶手段からメインプログラム実行用記憶手段へメインプ
ログラムの一部が転送された時点から直ちにメインプロ
グラムの実行開始を行うことにより、ＩＰＬ処理終了後
メインプログラム実行開始までの時間を短縮することが
できる。

【００１９】また、本発明によれば、ＣＰＵ動作クロッ
ク供給手段を備え、ＣＰＵが未転送のメインプログラム
を実行しないように、ＣＰＵの動作クロックを調整する
ことを可能としている。

【００２０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２１】図１は、本発明の実施の形態の構成の一例
を示ブロック図である。図１を参照すると、この実施の
形態においては、ＣＰＵ１、メインプログラム実行用記
憶手段２、メインプログラム格納用記憶手段３、ＩＰＬ
格納用記憶手段４、及びＤＭＡコントローラＤＭＡＣ５
を備え、これらは、全て、制御用信号８、アドレスバス
９、データバス１０を介して接続されており、ＤＭＡＣ
５はＣＰＵ１からの命令により、メインプログラム格納
用記憶手段３からメインプログラム実行用記憶手段２に
対してメインプログラムをＤＭＡ転送する。また、ＣＰ
Ｕ１は、途中まで、メインプログラム実行用記憶手段２
にＤＭＡ転送されたメインプログラムをメインプログラ
ム実行用記憶手段２より読み出し解読・実行を行い、そ
の間に、ＤＭＡＣ５は未転送のメインプログラムをメイ
ンプログラム実行用記憶手段２へＤＭＡ転送する。

【００２２】次に、図１を参照して、この実施の形態の
動作について説明する。

【００２３】まず、ＩＰＬ格納用記憶手段４に格納され
ている初期化プログラムであるＩＰＬが実行される。

【００２４】次に、メインプログラム格納用記憶手段３
に格納されているメインプログラムの一部であるコマン
ド列が、メインプログラム実行用のメインプログラム実
行用記憶手段２にＤＭＡＣ５を介してＤＭＡ転送され
る。

【００２５】ＣＰＵ１は、メインプログラム実行用記憶
手段２に転送されたメインプログラムの解読及び実行等
の処理を行い、この時に生じるバス空き時間を利用し
て、ＤＭＡＣ５は、まだメインプログラム実行用記憶手
段２への転送が終了していないメインプログラムの転送
を行う。

【００２６】この後ＣＰＵ１は、次のコマンドの解読及
び実行の処理を続け、この間のバスの空き時間に、ＤＭ
ＡＣ５は未転送メインプログラムの転送を行う。

【００２７】メインプログラムのメインプログラム格納
用記憶手段３からメインプログラム実行用記憶手段２へ
の転送が終了すると、メインプログラムのＤＭＡ転送は
終了し、ＣＰＵ１はそのままメインプログラムの実行を
続ける。

【００２８】図２（Ａ）は、この実施の形態の動作を説
明するための図であり、図２（Ｂ）は比較例として上記
した従来の方式の動作を説明するための図である。

【００２９】図２（Ａ）を参照すると、まず最初に起動
されるＩＰＬによりバスが占有され、その後、最初のメ
インプログラムの一部であるコマンド列を転送するため
に、ＤＭＡＣ５がバスを占有している。

【００３０】次にＣＰＵ１が、メインプログラム実行用
記憶手段２に転送済みのメインプログラムを読み込むた
めにバスを占有し、その後読み込んだメインプログラム
の解読及び実行処理中のバスを使用していない時間に、
再びＤＭＡＣがＤＭＡ転送によりバスを占有している動
作を繰り返している。

【００３１】メインプログラム転送終了後のバスは主に
ＣＰＵ１が占有するが、必要に応じてバスの占有者は変
化していく。

【００３２】これに対して図２（Ｂ）に示すように、従
来方式では、ＩＰＬ、メインプログラム転送、メインプ
ログラム実行は時間的にシーケンシャルな処理とされて
おり、図２（Ａ）に示したこの実施の形態は、図２
（Ｂ）に示した従来方式と比べて、メインプログラム実
行開始までの時間が大幅に短縮されていることが判る。

【００３３】上記した本発明の実施の形態の具体例を例
示する実施例を図３に示す。図３を参照して、この実施
例では、メインプログラム実行用にＲＡＭ（ランダムア
クセスメモリ）２を使用し、メインプログラム格納用と
してＲＯＭ（読み出し専用メモリ）３、及びＩＰＬ格納
用としてＲＯＭ（読み出し専用メモリ）４を使用してい
る。

【００３４】次に本発明の第２の実施の形態について図
面を参照して説明する。図４は、本発明の第２の実施の
形態の構成を示す図である。

【００３５】図４を参照すると、この実施の形態におい
ては、ＣＰＵ１にＣＰＵ動作クロック供給回路６が接続
され、またＤＭＡＣ５にはＤＭＡ転送クロック供給回路
７が接続されている。

【００３６】ＣＰＵ１は、ＣＰＵ動作クロック供給回路
６から動作クロックが供給されると共に、ＣＰＵ動作ク
ロック供給回路６を制御することができる。また、ＤＭ
Ａ転送クロック供給回路７は、ＤＭＡ転送を行う際のク
ロックを供給する。

【００３７】ＩＰＬ処理後、ＣＰＵ１においてメインプ
ログラムの実行開始と、ＤＡＭＣ５によるメインプログ
ラムのＤＭＡ転送を同時に行っている際に、ＣＰＵ１の
処理が先に進みすぎて、未転送のメインプログラムを実
行しないように、ＣＰＵ１はＣＰＵ動作クロック供給回
路７に対して、遅いクロックを供給するように、命令を
発行する。

【００３８】メインプログラムの、メインプログラム格
納用記憶手段３からメインプログラム実行用記憶手段２
への転送が終了するまで、ＣＰＵ１がメインプログラム
の実行を行う動作と、並列に、ＤＭＡＣ５は、バスの空
き時間に、未転送のメインプログラムの転送を続ける。

【００３９】メインプログラム格納用記憶手段３からメ
インプログラム実行用記憶手段２へのメインプログラム
転送が終了した時点で、ＣＰＵ動作クロック供給回路７
は、メインメモリ転送時と比べて速い動作クロック（通
常の動作クロック）をＣＰＵ１に供給し、ＣＰＵ１は、
このクロックで、その後のメインプログラムの実行処理
を続ける。

【００４０】図５は、本発明の第２の実施の形態の動作
を説明するための図である。

【００４１】図５を参照すると、メインプログラム転送
中のＣＰＵへの動作クロックは遅いが、転送終了後は、
通常の速いクロックでＣＰＵ１はメインプログラムを実
行する。

【００４２】本発明の第２の実施の形態は、上記した第
１の実施の形態の作用効果に加え、ＣＰＵ１が未転送の
メインプログラムを実行しないように、ＣＰＵ１の動作
クロックを調整することを可能としている。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
メインプログラムの転送とＣＰＵのメインプログラム実
行処理を並列に行うことが可能となり、ＣＰＵがメイン
プログラムの実行を開始するまでの時間を大幅に短縮す
る、という効果を奏する。

【００４４】また、本発明によれば、ＣＰＵが未転送の
メインプログラムを実行しないように、ＣＰＵの動作ク
ロックを調整することを可能としている。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を説明するた
めのブロック図である。

【図２】本発明の第１の実施の形態の動作を説明するた
めの図であり、（Ａ）は、本発明の第１の実施の形態の
動作、（Ｂ）は比較例として従来方式の動作を説明する
図である。

【図３】本発明の一実施例を説明するためのブロック図
である。

【図４】本発明の第２の実施の形態の構成を説明するた
めのブロック図である。

【図５】本発明の第２の実施の形態の動作を説明するた
めの図である。

【図６】従来技術の構成を説明するブロック図である。

【図７】従来技術の動作を説明するブロック図である。

【符号の説明】

１、６１ ＣＰＵ ２、６２ メインプログラム実行用記憶手段 ３、６３ メインプログラム格納用記憶手段 ４、６４ ＩＰＬ格納用記憶手段 ５、６５ ＤＭＡコントローラ ６ ＣＰＵ動作クロック供給回路 ７ ＤＭＡ転送クロック供給回路 ８、６８ 制御用信号 ９、６９ アドレスバス １０、７０ データバス

Claims (5)

【特許請求の範囲】
1. 【請求項１】プログラム起動時のＩＰＬ処理後にメイン
   プログラムを転送するシステムにおいて、 ＣＰＵが既に転送されたメインプログラムの解読・実行
   処理を行っている間のバス空き時間を利用して、ＤＭＡ
   転送する、ように構成されてなることを特徴とするプロ
   グラム起動方式。
2. 【請求項２】情報処理装置のプログラム起動時におい
   て、所定の記憶保管手段に格納されているメインプログ
   ラムを、前記所定の記憶保管手段から、ＣＰＵが該メイ
   ンプログラムを実行するためにアクセスする実行用記憶
   手段に転送する際に、 前記メインプログラムを一括でなく部分毎に前記実行用
   記憶手段に転送すると共に、 前記ＣＰＵが前記メインプログラムのうち前記実行用記
   憶手段に転送済みの部分を解読及び実行処理を行ってい
   る間のバス空き時間を利用して、前記メインプログラム
   の未転送部分を順次前記実行用記憶手段へ転送する、よ
   うに制御することを特徴とするプログラム起動方式。
3. 【請求項３】前記メインプログラム転送時に、前記ＣＰ
   Ｕの実行処理が前記実行用記憶手段へ未転送のメインプ
   ログラムの処理を行わないように、ＤＭＡ転送の動作ク
   ロックとは独立に前記ＣＰＵの動作クロックを調整する
   ためのクロック供給手段を備えたことを特徴とする請求
   項１又は２記載のプログラム起動方式。
4. 【請求項４】前記メインプログラム転送時に、前記ＣＰ
   Ｕの動作クロック周波数を通常動作時の動作周波数より
   も低くして、前記ＣＰＵが低速動作にて既に前記実行用
   記憶手段に転送された前記メインプログラムの解読及び
   実行処理を行い、前記実行用記憶手段への前記メインプ
   ログラム転送が終了した時点で、前記ＣＰＵの動作クロ
   ック周波数を通常動作時の動作周波数に設定する、よう
   に制御する手段を備えたことを特徴とする請求項１又は
   ２記載のプログラム起動方式。
5. 【請求項５】前記メインプログラムを、部分毎に前記実
   行用記憶手段にＤＭＡ転送により転送することを特徴と
   する請求項２記載のプログラム起動方式。