JPH11184734A - Ｃｐｕの相互監視装置 - Google Patents
Ｃｐｕの相互監視装置Info
- Publication number
- JPH11184734A JPH11184734A JP9355773A JP35577397A JPH11184734A JP H11184734 A JPH11184734 A JP H11184734A JP 9355773 A JP9355773 A JP 9355773A JP 35577397 A JP35577397 A JP 35577397A JP H11184734 A JPH11184734 A JP H11184734A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- monitoring
- state
- output
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 １つのＣＰＵに障害が発生した場合に、他の
ＣＰＵが迅速に障害を検出することのできるＣＰＵの相
互監視装置を提供すること。 【解決手段】 監視回路２０−１は、ＣＰＵ１０に対応
して設けられ、ＣＰＵ１０の状態を監視する。検出回路
２２−１はＣＰＵ１２に対応して設けられ、監視回路２
０−１の監視結果に基づいて、ＣＰＵ１０に状態変化が
あった場合ＣＰＵ１２に通知する。同様に、ＣＰＵ１２
の状態を監視する監視回路２０−２がＣＰＵ１２に対応
して設けられ、監視回路２０−２の監視結果に基づい
て、ＣＰＵ１２に状態変化があった場合、ＣＰＵ１０に
通知する検出回路２２−２がＣＰＵ１０に対応して設け
られる。
ＣＰＵが迅速に障害を検出することのできるＣＰＵの相
互監視装置を提供すること。 【解決手段】 監視回路２０−１は、ＣＰＵ１０に対応
して設けられ、ＣＰＵ１０の状態を監視する。検出回路
２２−１はＣＰＵ１２に対応して設けられ、監視回路２
０−１の監視結果に基づいて、ＣＰＵ１０に状態変化が
あった場合ＣＰＵ１２に通知する。同様に、ＣＰＵ１２
の状態を監視する監視回路２０−２がＣＰＵ１２に対応
して設けられ、監視回路２０−２の監視結果に基づい
て、ＣＰＵ１２に状態変化があった場合、ＣＰＵ１０に
通知する検出回路２２−２がＣＰＵ１０に対応して設け
られる。
Description
【０００１】
【発明の属する技術分野】この発明はＣＰＵの相互監視
装置に係り、特にＣＰＵを複数搭載し相互にメモリを介
してデータの送受信を行う装置や、障害発生時の迅速な
検出を行って２次的な障害発生の防止が要求される通信
装置に適用されるＣＰＵの相互監視装置に関する。
装置に係り、特にＣＰＵを複数搭載し相互にメモリを介
してデータの送受信を行う装置や、障害発生時の迅速な
検出を行って２次的な障害発生の防止が要求される通信
装置に適用されるＣＰＵの相互監視装置に関する。
【０００２】
【従来の技術】図４は、従来のＣＰＵの相互監視装置の
構成を示すブロック図である。図４において、１０，１
２はＣＰＵ（中央処理装置）であり、１４はメモリであ
る。ＣＰＵ１０はＣＰＵバスＢ１によってメモリ１４と
接続され、ＣＰＵ１２はＣＰＵバスＢ２によってメモリ
１４と接続される。ここでいうＣＰＵバスとは、メモリ
の書き込みアドレスを指定するアドレスバス及びデータ
を送受信するデータバスを両方含んだものである。
構成を示すブロック図である。図４において、１０，１
２はＣＰＵ（中央処理装置）であり、１４はメモリであ
る。ＣＰＵ１０はＣＰＵバスＢ１によってメモリ１４と
接続され、ＣＰＵ１２はＣＰＵバスＢ２によってメモリ
１４と接続される。ここでいうＣＰＵバスとは、メモリ
の書き込みアドレスを指定するアドレスバス及びデータ
を送受信するデータバスを両方含んだものである。
【０００３】また、ＣＰＵ１０がメモリ１４に対してデ
ータを書き込んだ場合に、ＣＰＵ１０がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ１がＣＰＵ１０とメモリ１４と
の間に設けられ、同様に、ＣＰＵ１２がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ２がＣＰＵ１２とメモリ１４と
の間に設けられている。
ータを書き込んだ場合に、ＣＰＵ１０がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ１がＣＰＵ１０とメモリ１４と
の間に設けられ、同様に、ＣＰＵ１２がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ２がＣＰＵ１２とメモリ１４と
の間に設けられている。
【０００４】上記構成において、ＣＰＵ１０がＣＰＵバ
スＢ１を介してメモリ１４に対してデータを送信し、メ
モリ１４にデータを書き込む場合には、メモリ１４はデ
ータを受信して書き込みを行った後、割り込み信号線Ｉ
２を介して接続先のＣＰＵ１２に対し割込み信号を発生
し、ＣＰＵ１０からデータを受信した旨を通知する。こ
の割り込み信号を受けると、ＣＰＵ１２はＣＰＵバスＢ
２を介してデータの受信処理を行う。
スＢ１を介してメモリ１４に対してデータを送信し、メ
モリ１４にデータを書き込む場合には、メモリ１４はデ
ータを受信して書き込みを行った後、割り込み信号線Ｉ
２を介して接続先のＣＰＵ１２に対し割込み信号を発生
し、ＣＰＵ１０からデータを受信した旨を通知する。こ
の割り込み信号を受けると、ＣＰＵ１２はＣＰＵバスＢ
２を介してデータの受信処理を行う。
【０００５】
【発明が解決しようとする課題】ＣＰＵ１２が、ＣＰＵ
１０から送出されたデータを正常に受信した旨をＣＰＵ
１０に対して応答しないよう設計されている装置におい
ては、ＣＰＵ１０は、ＣＰＵ１２に異常が発生し、ＣＰ
Ｕ１０が送出したデータを正常に受信できない状態にＣ
ＰＵ１２があることを判別できない。
１０から送出されたデータを正常に受信した旨をＣＰＵ
１０に対して応答しないよう設計されている装置におい
ては、ＣＰＵ１０は、ＣＰＵ１２に異常が発生し、ＣＰ
Ｕ１０が送出したデータを正常に受信できない状態にＣ
ＰＵ１２があることを判別できない。
【０００６】ＣＰＵ１２がデータを受信した場合に受信
応答をＣＰＵ１０へ返すように設計されている装置にお
いては、ＣＰＵ１０に対してタイマを設け、ＣＰＵ１０
がメモリ１４にデータを送信した後、このタイマを起動
して一定時間内にＣＰＵ１２からの応答がない場合にＣ
ＰＵ１２に何らかの異常が発生した事を判別する。しか
し、この装置の場合には、ＣＰＵ１２がどのような状態
にあるのかは判別できないので、障害発生後の復旧処理
はＣＰＵ１０が独自に進めることとなる。しかし、ＣＰ
Ｕ１２の異常の要因が判定できないために適切な処置を
とることができない。
応答をＣＰＵ１０へ返すように設計されている装置にお
いては、ＣＰＵ１０に対してタイマを設け、ＣＰＵ１０
がメモリ１４にデータを送信した後、このタイマを起動
して一定時間内にＣＰＵ１２からの応答がない場合にＣ
ＰＵ１２に何らかの異常が発生した事を判別する。しか
し、この装置の場合には、ＣＰＵ１２がどのような状態
にあるのかは判別できないので、障害発生後の復旧処理
はＣＰＵ１０が独自に進めることとなる。しかし、ＣＰ
Ｕ１２の異常の要因が判定できないために適切な処置を
とることができない。
【０００７】ＣＰＵ１２に障害が発生した場合に復旧さ
せる手順としては、装置の管理者がＣＰＵ１２の障害を
取り除いた後にＣＰＵ１０及びＣＰＵ１２の双方をリセ
ットし、ＣＰＵ１０，１２の状態を初期の状態に戻すこ
とで行う。また、他の復旧方法としては、装置の管理者
がＣＰＵ１２の障害を取り除いた後にＣＰＵ１２の側か
らＣＰＵ１０へ割込み信号を発生し、ＣＰＵ１０に対し
障害が取り除かれた旨を通知することで行う。
せる手順としては、装置の管理者がＣＰＵ１２の障害を
取り除いた後にＣＰＵ１０及びＣＰＵ１２の双方をリセ
ットし、ＣＰＵ１０，１２の状態を初期の状態に戻すこ
とで行う。また、他の復旧方法としては、装置の管理者
がＣＰＵ１２の障害を取り除いた後にＣＰＵ１２の側か
らＣＰＵ１０へ割込み信号を発生し、ＣＰＵ１０に対し
障害が取り除かれた旨を通知することで行う。
【０００８】ところで、このような従来の装置において
は、上述したようにＣＰＵ１０がＣＰＵ１２に障害が発
生したか否かを判断するにはＣＰＵ１０にタイマを設
け、データを送信してから計時する必要がある。ＣＰＵ
１０がＣＰＵ１２において障害が発生した事を判別する
のに要する時間は、ＣＰＵ１０がＣＰＵ１２に対しデー
タを送信した後、タイマが予め設定された時間を計時す
る時間分必要になる。タイマに予め設定された時間は、
ＣＰＵ１０が他の処理を終了するまでの時間時間を考慮
し余裕をもたせて、通常数十秒に設定される。
は、上述したようにＣＰＵ１０がＣＰＵ１２に障害が発
生したか否かを判断するにはＣＰＵ１０にタイマを設
け、データを送信してから計時する必要がある。ＣＰＵ
１０がＣＰＵ１２において障害が発生した事を判別する
のに要する時間は、ＣＰＵ１０がＣＰＵ１２に対しデー
タを送信した後、タイマが予め設定された時間を計時す
る時間分必要になる。タイマに予め設定された時間は、
ＣＰＵ１０が他の処理を終了するまでの時間時間を考慮
し余裕をもたせて、通常数十秒に設定される。
【０００９】このため、ＣＰＵ１０は、ＣＰＵ１２に障
害が発生した直後に、この障害を検出することは困難で
ある。更に、障害発生から検出までの時間は予測できな
い。定期的にＣＰＵ１０，１２相互間において、ＣＰＵ
１０，１２の状態を示す信号の送受信を行い正常性の確
認を行う装置構成も考えられるが、ＣＰＵ１０，１２の
処理能力の一部がこの処理のために必要となって装置の
処理能力の低下を招く事から頻繁に行うにも限度がある
という問題がある。更に、このような装置においては、
障害の発生を検出するまでの間に２次的な障害を誘発す
る危険性があるという問題がある。
害が発生した直後に、この障害を検出することは困難で
ある。更に、障害発生から検出までの時間は予測できな
い。定期的にＣＰＵ１０，１２相互間において、ＣＰＵ
１０，１２の状態を示す信号の送受信を行い正常性の確
認を行う装置構成も考えられるが、ＣＰＵ１０，１２の
処理能力の一部がこの処理のために必要となって装置の
処理能力の低下を招く事から頻繁に行うにも限度がある
という問題がある。更に、このような装置においては、
障害の発生を検出するまでの間に２次的な障害を誘発す
る危険性があるという問題がある。
【００１０】図４に示されたような複数のＣＰＵを搭載
する通信装置においては、障害の検出は障害が発生した
後１秒以内に行う必要があり、また発生した障害に起因
する２次的な障害は極力発生を押さえる必要があるが、
従来の方式では実現できないという課題があった。
する通信装置においては、障害の検出は障害が発生した
後１秒以内に行う必要があり、また発生した障害に起因
する２次的な障害は極力発生を押さえる必要があるが、
従来の方式では実現できないという課題があった。
【００１１】本発明は、上記事情に鑑みてなされたもの
であり、１つのＣＰＵに障害が発生した場合に、他のＣ
ＰＵが迅速に障害を検出することのできるＣＰＵの相互
監視装置を提供することを主たる目的とする。また、本
発明は、１つのＣＰＵに障害が発生した場合に、他のＣ
ＰＵが障害の生じているＣＰＵの状態を的確に検出する
ことができるＣＰＵの相互監視装置を提供することを目
的とする。
であり、１つのＣＰＵに障害が発生した場合に、他のＣ
ＰＵが迅速に障害を検出することのできるＣＰＵの相互
監視装置を提供することを主たる目的とする。また、本
発明は、１つのＣＰＵに障害が発生した場合に、他のＣ
ＰＵが障害の生じているＣＰＵの状態を的確に検出する
ことができるＣＰＵの相互監視装置を提供することを目
的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、２以上のＣＰＵ各々に対して設けられ、
当該ＣＰＵの状態を監視する監視手段と、前記ＣＰＵ各
々に対して設けられ、対応している当該ＣＰＵ以外のＣ
ＰＵに対して設けられている前記監視手段の監視結果に
基づいて前記ＣＰＵの状態変化を検出し、対応している
当該ＣＰＵに状態変化があった旨を通知する検出手段と
を具備することを特徴とする。また、本発明は、前記検
出手段が、前記監視手段から出力された監視結果を記憶
するレジスタと、前記レジスタの記憶内容と、前記監視
手段から出力されている監視結果とを比較し、比較結果
が異なる場合に対応する前記ＣＰＵに対して状態変化が
あった旨を通知する比較器とからなることを特徴とす
る。また、本発明は、前記ＣＰＵが、対応する前記検出
手段から状態変化があった旨が通知された場合に前記レ
ジスタの記憶内容と前記監視手段から出力されている監
視結果とを読み出し、前記ＣＰＵの状態を判断すること
を特徴とする。また、本発明は、前記監視回路が、前記
ＣＰＵの状態を監視するウオッチドッグタイマと、前記
ＣＰＵのリセットを行うリセット回路と、前記ＣＰＵの
動作状況を記憶するレジスタとを有し、前記監視結果
は、前記ウオッチドッグタイマの出力と、前記リセット
回路及びレジスタの出力のＮＡＮＤ出力とからなること
を特徴とする。また、本発明は、前記ＣＰＵが、異なる
ユニットに搭載され、前記ウオッチドッグタイマの出力
及び前記ＮＡＮＤ出力は抵抗器によりプルアップされて
おり、前記ＣＰＵは、前記監視結果に基づいて、ＣＰＵ
が搭載された前記ユニットが接続されているかを判断す
ることを特徴とする。
め、本発明は、２以上のＣＰＵ各々に対して設けられ、
当該ＣＰＵの状態を監視する監視手段と、前記ＣＰＵ各
々に対して設けられ、対応している当該ＣＰＵ以外のＣ
ＰＵに対して設けられている前記監視手段の監視結果に
基づいて前記ＣＰＵの状態変化を検出し、対応している
当該ＣＰＵに状態変化があった旨を通知する検出手段と
を具備することを特徴とする。また、本発明は、前記検
出手段が、前記監視手段から出力された監視結果を記憶
するレジスタと、前記レジスタの記憶内容と、前記監視
手段から出力されている監視結果とを比較し、比較結果
が異なる場合に対応する前記ＣＰＵに対して状態変化が
あった旨を通知する比較器とからなることを特徴とす
る。また、本発明は、前記ＣＰＵが、対応する前記検出
手段から状態変化があった旨が通知された場合に前記レ
ジスタの記憶内容と前記監視手段から出力されている監
視結果とを読み出し、前記ＣＰＵの状態を判断すること
を特徴とする。また、本発明は、前記監視回路が、前記
ＣＰＵの状態を監視するウオッチドッグタイマと、前記
ＣＰＵのリセットを行うリセット回路と、前記ＣＰＵの
動作状況を記憶するレジスタとを有し、前記監視結果
は、前記ウオッチドッグタイマの出力と、前記リセット
回路及びレジスタの出力のＮＡＮＤ出力とからなること
を特徴とする。また、本発明は、前記ＣＰＵが、異なる
ユニットに搭載され、前記ウオッチドッグタイマの出力
及び前記ＮＡＮＤ出力は抵抗器によりプルアップされて
おり、前記ＣＰＵは、前記監視結果に基づいて、ＣＰＵ
が搭載された前記ユニットが接続されているかを判断す
ることを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本発明の一実施形
態によるＣＰＵの相互監視装置の構成を示すブロック図
である。図１において、１０，１２はＣＰＵ（中央処理
装置）であり、１４はメモリである。ＣＰＵ１０はＣＰ
ＵバスＢ１０によってメモリ１４と接続され、ＣＰＵ１
２はＣＰＵバスＢ１２によってメモリ１４と接続され
る。ここでいうＣＰＵバスとは、メモリの書き込みアド
レスを指定するアドレスバス及びデータを送受信するデ
ータバスを両方含んだものである。
実施形態について説明する。図１は、本発明の一実施形
態によるＣＰＵの相互監視装置の構成を示すブロック図
である。図１において、１０，１２はＣＰＵ（中央処理
装置）であり、１４はメモリである。ＣＰＵ１０はＣＰ
ＵバスＢ１０によってメモリ１４と接続され、ＣＰＵ１
２はＣＰＵバスＢ１２によってメモリ１４と接続され
る。ここでいうＣＰＵバスとは、メモリの書き込みアド
レスを指定するアドレスバス及びデータを送受信するデ
ータバスを両方含んだものである。
【００１４】また、ＣＰＵ１０がメモリ１４に対してデ
ータを書き込んだ場合に、ＣＰＵ１０がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ１がＣＰＵ１０とメモリ１４と
の間に設けられ、同様に、ＣＰＵ１２がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ２がＣＰＵ１２とメモリ１４と
の間に設けられている。
ータを書き込んだ場合に、ＣＰＵ１０がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ１がＣＰＵ１０とメモリ１４と
の間に設けられ、同様に、ＣＰＵ１２がメモリ１４に対
して書き込みがあった旨を示す割り込み信号を送出する
ための割り込み信号線Ｉ２がＣＰＵ１２とメモリ１４と
の間に設けられている。
【００１５】図中２０−１は、ＣＰＵ１０の状態を監視
する監視回路であり、ＣＰＵバスＢ１０を介してＣＰＵ
１０と接続されている。また２２−１は障害を検出する
ための検出回路である。検出回路２２−１はＣＰＵバス
Ｂ１２を介してＣＰＵ１２と接続されており、更に割り
込み信号線３２−１によってＣＰＵ１２と接続されてい
る。また、この検出回路２２−１は、信号線２４−１，
２６−１を介して監視回路２０−１と接続されている。
信号線２４−１，２６−１は、各々１ビットの信号線で
あり、各々の信号線には抵抗器２８−１，３０−１がそ
れぞれ接続されている、抵抗器２８−１，３０−１は電
源に接続されている。
する監視回路であり、ＣＰＵバスＢ１０を介してＣＰＵ
１０と接続されている。また２２−１は障害を検出する
ための検出回路である。検出回路２２−１はＣＰＵバス
Ｂ１２を介してＣＰＵ１２と接続されており、更に割り
込み信号線３２−１によってＣＰＵ１２と接続されてい
る。また、この検出回路２２−１は、信号線２４−１，
２６−１を介して監視回路２０−１と接続されている。
信号線２４−１，２６−１は、各々１ビットの信号線で
あり、各々の信号線には抵抗器２８−１，３０−１がそ
れぞれ接続されている、抵抗器２８−１，３０−１は電
源に接続されている。
【００１６】図中２０−２は、ＣＰＵ１２の状態を監視
する監視回路であり、ＣＰＵバスＢ１２を介してＣＰＵ
１２と接続されている。また２２−２は障害を検出する
ための検出回路である。検出回路２２−２はＣＰＵバス
Ｂ１０を介してＣＰＵ１０と接続されており、更に割り
込み信号線３２−２によってＣＰＵ１０と接続されてい
る。また、この検出回路２２−２は、信号線２４−２，
２６−２を介して監視回路２０−２と接続されている。
信号線２４−２，２６−２は、各々１ビットの信号線で
あり、各々の信号線には抵抗器２８−２，３０−２がそ
れぞれ接続されている、抵抗器２８−２，３０−２は電
源に接続されている。
する監視回路であり、ＣＰＵバスＢ１２を介してＣＰＵ
１２と接続されている。また２２−２は障害を検出する
ための検出回路である。検出回路２２−２はＣＰＵバス
Ｂ１０を介してＣＰＵ１０と接続されており、更に割り
込み信号線３２−２によってＣＰＵ１０と接続されてい
る。また、この検出回路２２−２は、信号線２４−２，
２６−２を介して監視回路２０−２と接続されている。
信号線２４−２，２６−２は、各々１ビットの信号線で
あり、各々の信号線には抵抗器２８−２，３０−２がそ
れぞれ接続されている、抵抗器２８−２，３０−２は電
源に接続されている。
【００１７】次に、監視回路２０−１及び検出回路２２
−１について詳細に説明する。図２は、監視回路２０−
１及び検出回路２２−１の内部構成を示すブロック図で
ある。図２に示されたように、監視回路２０−１は、ウ
オッチドッグタイマ５０、リセット回路５２、レジスタ
５４、及びＮＡＮＤ回路５６からなる。尚、以下の説明
においては、論理レベルのハイレベルを“１”と表し、
ローレベルを“０”と表す。
−１について詳細に説明する。図２は、監視回路２０−
１及び検出回路２２−１の内部構成を示すブロック図で
ある。図２に示されたように、監視回路２０−１は、ウ
オッチドッグタイマ５０、リセット回路５２、レジスタ
５４、及びＮＡＮＤ回路５６からなる。尚、以下の説明
においては、論理レベルのハイレベルを“１”と表し、
ローレベルを“０”と表す。
【００１８】ウオッチドッグタイマ５０は、ＣＰＵ１０
に障害が発生していない場合は“０”の出力信号を出力
し、ＣＰＵ１０に障害が発生した場合に“１”の出力信
号を出力する。このウオッチドッグタイマ５０は信号線
２４に接続されている。リセット回路５２は、電源投入
後所定時間“０”の出力信号を出力し、この所定時間を
経過すると“１”の出力信号を出力する。
に障害が発生していない場合は“０”の出力信号を出力
し、ＣＰＵ１０に障害が発生した場合に“１”の出力信
号を出力する。このウオッチドッグタイマ５０は信号線
２４に接続されている。リセット回路５２は、電源投入
後所定時間“０”の出力信号を出力し、この所定時間を
経過すると“１”の出力信号を出力する。
【００１９】レジスタ５４はＣＰＵ１０の動作状況を書
き込むためのものである。例えば、ＣＰＵ１０がリセッ
ト状態であり、このリセット状態が解除されると、ＣＰ
Ｕ１０はレジスタ５４に対して“１”を書き込む。上記
リセット回路５２及びレジスタ５４はＮＡＮＤ回路５６
に接続されており、ＮＡＮＤ回路５６の出力端は信号線
２６−１に接続されている。
き込むためのものである。例えば、ＣＰＵ１０がリセッ
ト状態であり、このリセット状態が解除されると、ＣＰ
Ｕ１０はレジスタ５４に対して“１”を書き込む。上記
リセット回路５２及びレジスタ５４はＮＡＮＤ回路５６
に接続されており、ＮＡＮＤ回路５６の出力端は信号線
２６−１に接続されている。
【００２０】次に、検出回路２２−１の内部構成につい
て説明する。検出回路２２−１は、図２に示されたよう
に、レジスタ６０と比較器６２とからなる。これらレジ
スタ６０及び比較器６２はリード信号線７０によってＣ
ＰＵ１２と接続されている。尚、図１においてはリード
信号線７０は図示を省略している。
て説明する。検出回路２２−１は、図２に示されたよう
に、レジスタ６０と比較器６２とからなる。これらレジ
スタ６０及び比較器６２はリード信号線７０によってＣ
ＰＵ１２と接続されている。尚、図１においてはリード
信号線７０は図示を省略している。
【００２１】レジスタ６０は、信号線２４−１，２６−
１に接続され、信号線２４−１，２６−１の論理状態を
一時的に保持するものである。比較器６２は、一対の入
力端を２つ有し、これら各々の一対の入力端の入力され
る信号が異なる場合に、割り込み信号線３２−１介して
ＣＰＵ１２にその旨を通知する割り込み信号を出力す
る。
１に接続され、信号線２４−１，２６−１の論理状態を
一時的に保持するものである。比較器６２は、一対の入
力端を２つ有し、これら各々の一対の入力端の入力され
る信号が異なる場合に、割り込み信号線３２−１介して
ＣＰＵ１２にその旨を通知する割り込み信号を出力す
る。
【００２２】一方の一対の入力端（以下、Ａ入力端と称
する）には、信号線２４−１，２６−１が接続され、他
方の一対の入力端（以下、Ｂ入力端と称する）には、レ
ジスタ６０の出力端が接続される。この比較器６２はＣ
ＰＵバスＢ１２を介してＣＰＵ１２に接続される。つま
り、検出回路２２−１は、信号線２４−１又は２６−１
を介して送信される信号の論理レベルが変化した場合
に、その旨をＣＰＵ１２に通知し、ＣＰＵ１２がリード
信号を発することにより変化前後の信号の論理レベルを
把握することのできる構成となっている。以上、監視回
路２０−１と検出回路２２−２の内部構成について説明
したが、監視回路２０−２は監視回路２０−１と同様の
構成であり、検出回路２２−１は検出回路２２−２と同
様の構成である。
する）には、信号線２４−１，２６−１が接続され、他
方の一対の入力端（以下、Ｂ入力端と称する）には、レ
ジスタ６０の出力端が接続される。この比較器６２はＣ
ＰＵバスＢ１２を介してＣＰＵ１２に接続される。つま
り、検出回路２２−１は、信号線２４−１又は２６−１
を介して送信される信号の論理レベルが変化した場合
に、その旨をＣＰＵ１２に通知し、ＣＰＵ１２がリード
信号を発することにより変化前後の信号の論理レベルを
把握することのできる構成となっている。以上、監視回
路２０−１と検出回路２２−２の内部構成について説明
したが、監視回路２０−２は監視回路２０−１と同様の
構成であり、検出回路２２−１は検出回路２２−２と同
様の構成である。
【００２３】尚、図１及び図２中において、符号Ｓが付
された線は、ＣＰＵ１０とＣＰＵ１２とを異なるユニッ
ト、例えば、ＣＰＵ１０とＣＰＵ１２とがそれぞれ異な
る基板上に設けられている場合の分割点を示す。このよ
うにＣＰＵ１０とＣＰＵ１２とを異なる基板に分割して
実装する場合には、同じ基板上に監視回路と検出回路と
が１つづつ設けられる。例えばＣＰＵ１０に対しては監
視回路２０−１と検出回路２２−２が設けられ、ＣＰＵ
１２に対しては監視回路２０−２と検出回路２２−１が
設けられる。
された線は、ＣＰＵ１０とＣＰＵ１２とを異なるユニッ
ト、例えば、ＣＰＵ１０とＣＰＵ１２とがそれぞれ異な
る基板上に設けられている場合の分割点を示す。このよ
うにＣＰＵ１０とＣＰＵ１２とを異なる基板に分割して
実装する場合には、同じ基板上に監視回路と検出回路と
が１つづつ設けられる。例えばＣＰＵ１０に対しては監
視回路２０−１と検出回路２２−２が設けられ、ＣＰＵ
１２に対しては監視回路２０−２と検出回路２２−１が
設けられる。
【００２４】次に、上記構成におけるＣＰＵの相互監視
装置の動作について図１〜図３を参照して詳細に説明す
る。図３は、信号線２４−１，２６−１の論理レベルが
変化した場合における障害状況を説明するための図表で
ある。尚、以下の説明においては、ＣＰＵ１０に障害等
が生じ、ＣＰＵ１２が検出する場合について説明する
が、ＣＰＵ１２に障害等が生じ、ＣＰＵ１０が検出する
場合も同様である。
装置の動作について図１〜図３を参照して詳細に説明す
る。図３は、信号線２４−１，２６−１の論理レベルが
変化した場合における障害状況を説明するための図表で
ある。尚、以下の説明においては、ＣＰＵ１０に障害等
が生じ、ＣＰＵ１２が検出する場合について説明する
が、ＣＰＵ１２に障害等が生じ、ＣＰＵ１０が検出する
場合も同様である。
【００２５】図３中において、符号ａが付された行及び
列は、信号線２４−１，２６−１の論理レベルが共に
“１”であることを意味する。また、符号ｂが付された
行及び列は、信号線２４−１の論理レベルが“０”であ
り、信号線２６−１の論理レベルが“１”であることを
意味する。また、符号ｃが付された行及び列は、信号線
２４−１の論理レベルが“１”であり、信号線２６−１
の論理レベルが“０”であることを意味する。また、符
号ｄが付された行及び列は、信号線２４−１，２６−１
の論理レベルが共に“０”であることを意味する。以
下、上記符号ａ〜ｄで示された信号線２４−１，２６−
１の論理レベルの状態をそれぞれ状態ａ〜ｄと称する。
列は、信号線２４−１，２６−１の論理レベルが共に
“１”であることを意味する。また、符号ｂが付された
行及び列は、信号線２４−１の論理レベルが“０”であ
り、信号線２６−１の論理レベルが“１”であることを
意味する。また、符号ｃが付された行及び列は、信号線
２４−１の論理レベルが“１”であり、信号線２６−１
の論理レベルが“０”であることを意味する。また、符
号ｄが付された行及び列は、信号線２４−１，２６−１
の論理レベルが共に“０”であることを意味する。以
下、上記符号ａ〜ｄで示された信号線２４−１，２６−
１の論理レベルの状態をそれぞれ状態ａ〜ｄと称する。
【００２６】まず、電源が投入された場合には検出回路
２２−１の電源投入後の初期値は“０”であるので、Ｃ
ＰＵ１２はリード信号をリード信号線７０を介して出力
することにより信号線２４−１，２６−１の値を取り込
む。
２２−１の電源投入後の初期値は“０”であるので、Ｃ
ＰＵ１２はリード信号をリード信号線７０を介して出力
することにより信号線２４−１，２６−１の値を取り込
む。
【００２７】仮に、監視回路２０−１が別のユニットに
搭載された場合であって、検出回路２２−１と接続され
ていない場合、検出回路２２−１へ入力される信号の論
理レベルは全て“１”になる。これは、信号線２４−
１，２６−１がそれぞれ抵抗器２８−１，３０−１を介
して電源に接続されている、つまりプルアップされてい
ることによる。
搭載された場合であって、検出回路２２−１と接続され
ていない場合、検出回路２２−１へ入力される信号の論
理レベルは全て“１”になる。これは、信号線２４−
１，２６−１がそれぞれ抵抗器２８−１，３０−１を介
して電源に接続されている、つまりプルアップされてい
ることによる。
【００２８】また、監視回路２０−１が別のユニットに
搭載された場合であって検出回路２２−１に接続されて
いる場合や、監視回路２０−１と検出回路２２−１とが
同一ユニット内に搭載された場合は、電源投入直後に監
視回路２０−１内のリセット回路５２が動作してその出
力が“０”になるので、信号線２６−１の論理レベルは
“１”となる。リセット回路５２が動作している間は、
ウオッチドッグタイマ５０の出力は“０”に固定される
ため、信号線２４−１の論理レベルは“０”になる。
搭載された場合であって検出回路２２−１に接続されて
いる場合や、監視回路２０−１と検出回路２２−１とが
同一ユニット内に搭載された場合は、電源投入直後に監
視回路２０−１内のリセット回路５２が動作してその出
力が“０”になるので、信号線２６−１の論理レベルは
“１”となる。リセット回路５２が動作している間は、
ウオッチドッグタイマ５０の出力は“０”に固定される
ため、信号線２４−１の論理レベルは“０”になる。
【００２９】電源投入直後の信号線２４−１，２６−１
の論理レベルは、レジスタ６０に格納され、比較器６２
のＢ入力端へ出力されている。信号線２４−１又は信号
線２６−１の論理レベルが変化すると、Ａ入力端に入力
される信号の論理レベルとＢ入力端に入力される信号の
論理レベルが変化するため、比較器６２は割り込み信号
線３２−１を介して割り込み信号をＣＰＵ１２へ出力す
る。
の論理レベルは、レジスタ６０に格納され、比較器６２
のＢ入力端へ出力されている。信号線２４−１又は信号
線２６−１の論理レベルが変化すると、Ａ入力端に入力
される信号の論理レベルとＢ入力端に入力される信号の
論理レベルが変化するため、比較器６２は割り込み信号
線３２−１を介して割り込み信号をＣＰＵ１２へ出力す
る。
【００３０】割り込み信号が比較器６２からＣＰＵ１２
へ出力されると、ＣＰＵ１２はリード信号線７０を介し
てリード信号を出力し、比較器６２のＡ入力端及びＢ入
力端に入力されている信号を読み出す。上記の場合に
は、論理レベルが変化する前は、信号線２４−１，２６
−１の論理レベルは共に“０”であり、変化後は信号線
２４−１の論理レベルは“０”、信号線２６−１の論理
レベルは“１”である。つまり、状態ｄから状態ｂに変
化したこととなる。この場合には、図３に示された図表
に基づいて、ＣＰＵ１２は接続先のＣＰＵ１０がリセッ
ト中、即ち初期化中であると判別する。
へ出力されると、ＣＰＵ１２はリード信号線７０を介し
てリード信号を出力し、比較器６２のＡ入力端及びＢ入
力端に入力されている信号を読み出す。上記の場合に
は、論理レベルが変化する前は、信号線２４−１，２６
−１の論理レベルは共に“０”であり、変化後は信号線
２４−１の論理レベルは“０”、信号線２６−１の論理
レベルは“１”である。つまり、状態ｄから状態ｂに変
化したこととなる。この場合には、図３に示された図表
に基づいて、ＣＰＵ１２は接続先のＣＰＵ１０がリセッ
ト中、即ち初期化中であると判別する。
【００３１】次にリセット回路５２におけるリセットが
解除されると、まずリセット回路５２の出力は“１”と
なる。ついで、ＣＰＵ１０が動作を開始し、レジスタ５
４に“１”を書き込む。レジスタ５４に“１”を書き込
む時期は、通常ユニット内の初期設定が終了した時点で
行う。この場合、信号線２４−１の論理レベルは“０”
であり、信号線２６−１の論理レベルは“０”となり、
即ち状態ｄに変化する。
解除されると、まずリセット回路５２の出力は“１”と
なる。ついで、ＣＰＵ１０が動作を開始し、レジスタ５
４に“１”を書き込む。レジスタ５４に“１”を書き込
む時期は、通常ユニット内の初期設定が終了した時点で
行う。この場合、信号線２４−１の論理レベルは“０”
であり、信号線２６−１の論理レベルは“０”となり、
即ち状態ｄに変化する。
【００３２】この時、検出回路２２−１内において、レ
ジスタ６０が保持している状態は、状態ｂの状態であ
り、比較器６２のＢ入力端には状態ｂの信号が入力され
ている。リセットが解除されると、比較器６２のＡ入力
端には状態ｄの信号が入力されるため、比較器６２は割
り込み信号線３２−１を介してＣＰＵ１２へ割り込み信
号を出力する。
ジスタ６０が保持している状態は、状態ｂの状態であ
り、比較器６２のＢ入力端には状態ｂの信号が入力され
ている。リセットが解除されると、比較器６２のＡ入力
端には状態ｄの信号が入力されるため、比較器６２は割
り込み信号線３２−１を介してＣＰＵ１２へ割り込み信
号を出力する。
【００３３】この割り込み信号を受信すると、ＣＰＵ１
２はリード信号線を介してリード信号を出力し、比較器
６２のＡ入力端及びＢ入力端に入力されている信号を読
み出す。読み出した信号は、変化前の信号が状態ｂであ
り、変化後の信号がｄ状態であるので、ＣＰＵ１２は接
続先のＣＰＵ１０が初期化を終了し正常動作中であると
判別する。
２はリード信号線を介してリード信号を出力し、比較器
６２のＡ入力端及びＢ入力端に入力されている信号を読
み出す。読み出した信号は、変化前の信号が状態ｂであ
り、変化後の信号がｄ状態であるので、ＣＰＵ１２は接
続先のＣＰＵ１０が初期化を終了し正常動作中であると
判別する。
【００３４】ＣＰＵ１０が正常動作をしている間は、信
号線２４−１，２６−１の論理レベルは、共に“０”で
あり、状態ｄが保たれる。ＣＰＵ１０に障害が発生する
と、ウオッチドッグタイマ５０が動作し、その出力を
“１”とすることにより、信号線２４−１の論理レベル
は“１”となる。従って、状態ｃに変化することにな
る。
号線２４−１，２６−１の論理レベルは、共に“０”で
あり、状態ｄが保たれる。ＣＰＵ１０に障害が発生する
と、ウオッチドッグタイマ５０が動作し、その出力を
“１”とすることにより、信号線２４−１の論理レベル
は“１”となる。従って、状態ｃに変化することにな
る。
【００３５】レジスタ６０は、状態ｃが格納され、比較
器６２のＢ入力端には状態ｄの信号が入力されているた
め、比較器６２のＡ入力端に状態ｃの信号が入力される
と、比較器６２は、ＣＰＵ１２に対して割り込み信号線
３２−１を介し割り込み信号を出力する。ＣＰＵ１２が
比較器６２のＡ入力端及びＢ入力端に入力される信号を
読み出すと、変化前の信号はｄ状態であり、変化後の信
号はｃ状態であるので、ＣＰＵ１２は接続先のＣＰＵ１
０に障害が発生したと判別する。
器６２のＢ入力端には状態ｄの信号が入力されているた
め、比較器６２のＡ入力端に状態ｃの信号が入力される
と、比較器６２は、ＣＰＵ１２に対して割り込み信号線
３２−１を介し割り込み信号を出力する。ＣＰＵ１２が
比較器６２のＡ入力端及びＢ入力端に入力される信号を
読み出すと、変化前の信号はｄ状態であり、変化後の信
号はｃ状態であるので、ＣＰＵ１２は接続先のＣＰＵ１
０に障害が発生したと判別する。
【００３６】以上のように、ＣＰＵ１０に対し、障害が
発生したか否かを監視する監視回路２０−１を設けると
ともに、監視回路２０−１が出力する監視結果を検出す
る検出回路２２−１をＣＰＵ１２側に設けたため、ＣＰ
Ｕ１２は接続先のＣＰＵ１０の状態に変化があった場合
に直ちにＣＰＵ１０の障害発生を検出できる。また、Ｃ
ＰＵ１２は、監視回路２０−１が出力する監視結果を読
み込むことで接続先のＣＰＵ１０の状態を正確に判別す
ることができ、各状態における処理を的確に選択でき
る。
発生したか否かを監視する監視回路２０−１を設けると
ともに、監視回路２０−１が出力する監視結果を検出す
る検出回路２２−１をＣＰＵ１２側に設けたため、ＣＰ
Ｕ１２は接続先のＣＰＵ１０の状態に変化があった場合
に直ちにＣＰＵ１０の障害発生を検出できる。また、Ｃ
ＰＵ１２は、監視回路２０−１が出力する監視結果を読
み込むことで接続先のＣＰＵ１０の状態を正確に判別す
ることができ、各状態における処理を的確に選択でき
る。
【００３７】尚、上記の実施形態においては、ＣＰＵ１
２がＣＰＵ１０の状態を検出する場合について説明した
が、図１に示されたように、ＣＰＵ１２に対して監視回
路２０−２が設けられ、ＣＰＵ１０に対して検出回路２
２−２が設けられているため、ＣＰＵ１０は接続先のＣ
ＰＵ１２の状態に変化があった場合に直ちにＣＰＵ１２
の障害発生を検出できる。また、ＣＰＵ１０は、監視回
路２０−２が出力する監視結果を読み込むことで接続先
のＣＰＵ１２の状態を正確に判別することができ、各状
態における処理を的確に選択できる。
２がＣＰＵ１０の状態を検出する場合について説明した
が、図１に示されたように、ＣＰＵ１２に対して監視回
路２０−２が設けられ、ＣＰＵ１０に対して検出回路２
２−２が設けられているため、ＣＰＵ１０は接続先のＣ
ＰＵ１２の状態に変化があった場合に直ちにＣＰＵ１２
の障害発生を検出できる。また、ＣＰＵ１０は、監視回
路２０−２が出力する監視結果を読み込むことで接続先
のＣＰＵ１２の状態を正確に判別することができ、各状
態における処理を的確に選択できる。
【００３８】また、上記実施形態においては、ＣＰＵ１
０とＣＰＵ１２とが１対１で互いに監視する場合につい
て説明したが、本発明はこれに制限されず、本発明の範
囲内で自由に変更が可能である。例えば、ＣＰＵ１０，
１２以外に複数のＣＰＵを設け、これらＣＰＵ間にメモ
リ１４を配し、更に各々のＣＰＵに対して検出回路と監
視回路と設けることにより、１対多数の監視を行うこと
も可能である。
０とＣＰＵ１２とが１対１で互いに監視する場合につい
て説明したが、本発明はこれに制限されず、本発明の範
囲内で自由に変更が可能である。例えば、ＣＰＵ１０，
１２以外に複数のＣＰＵを設け、これらＣＰＵ間にメモ
リ１４を配し、更に各々のＣＰＵに対して検出回路と監
視回路と設けることにより、１対多数の監視を行うこと
も可能である。
【００３９】
【発明の効果】以上説明したように、本発明のＣＰＵの
相互監視装置によれば、２以上のＣＰＵ各々に対して設
けられ、当該ＣＰＵの状態を監視する監視手段と、前記
ＣＰＵ各々に対して設けられ、対応している当該ＣＰＵ
以外のＣＰＵに対して設けられている前記監視手段の監
視結果に基づいて前記ＣＰＵの状態変化を検出し、対応
している当該ＣＰＵに状態変化があった旨を通知する検
出手段とを備えたので、接続先のＣＰＵに状態変化があ
った場合、障害発生時点から即座に当該ＣＰＵの障害を
検出することが可能であるという効果がある。具体的に
は、ＣＰＵの実行プログラム数ステップ内で検出可能で
ある。またＣＰＵは、対応する検出手段から状態変化が
あった旨が通知された場合に状態変化の前後の状態を読
み出し、状態変化前後の値を比較しているので、接続先
のＣＰＵの状態を的確に判定できるという効果がある。
従って、その後の処理を的確を実行でき、２次的な障害
の発生を押さえることができるという効果が生ずる。
相互監視装置によれば、２以上のＣＰＵ各々に対して設
けられ、当該ＣＰＵの状態を監視する監視手段と、前記
ＣＰＵ各々に対して設けられ、対応している当該ＣＰＵ
以外のＣＰＵに対して設けられている前記監視手段の監
視結果に基づいて前記ＣＰＵの状態変化を検出し、対応
している当該ＣＰＵに状態変化があった旨を通知する検
出手段とを備えたので、接続先のＣＰＵに状態変化があ
った場合、障害発生時点から即座に当該ＣＰＵの障害を
検出することが可能であるという効果がある。具体的に
は、ＣＰＵの実行プログラム数ステップ内で検出可能で
ある。またＣＰＵは、対応する検出手段から状態変化が
あった旨が通知された場合に状態変化の前後の状態を読
み出し、状態変化前後の値を比較しているので、接続先
のＣＰＵの状態を的確に判定できるという効果がある。
従って、その後の処理を的確を実行でき、２次的な障害
の発生を押さえることができるという効果が生ずる。
【図１】 本発明の一実施形態によるＣＰＵの相互監視
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 監視回路２０−１及び検出回路２２−１の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３】 信号線２４−１，２６−１の論理レベルが変
化した場合における障害状況を説明するための図表であ
る。
化した場合における障害状況を説明するための図表であ
る。
【図４】 従来のＣＰＵの相互監視装置の構成を示すブ
ロック図である。
ロック図である。
１０，１２ ＣＰＵ ２０−１，２０−２ 監視回路（監視手段） ２２−１，２２−２ 検出回路（検出手段） ２８−１，２８−２，３０−１，３０−２ 抵抗器 ５０ ウオッチドッグタイマ ５２ リセット回路 ５４ レジスタ ５６ ＮＡＮＤ回路 ６０ レジスタ ６２ 比較器
Claims (5)
- 【請求項１】 ２以上のＣＰＵ各々に対して設けられ、
当該ＣＰＵの状態を監視する監視手段と、 前記ＣＰＵ各々に対して設けられ、対応している当該Ｃ
ＰＵ以外のＣＰＵに対して設けられている前記監視手段
の監視結果に基づいて前記ＣＰＵの状態変化を検出し、
対応している当該ＣＰＵに状態変化があった旨を通知す
る検出手段とを具備することを特徴とするＣＰＵの相互
監視装置。 - 【請求項２】 前記検出手段は、 前記監視手段から出力された監視結果を記憶するレジス
タと、 前記レジスタの記憶内容と、前記監視手段から出力され
ている監視結果とを比較し、比較結果が異なる場合に対
応する前記ＣＰＵに対して状態変化があった旨を通知す
る比較器とからなることを特徴とする請求項１記載のＣ
ＰＵの相互監視装置。 - 【請求項３】 前記ＣＰＵは、対応する前記検出手段か
ら状態変化があった旨が通知された場合に前記レジスタ
の記憶内容と前記監視手段から出力されている監視結果
とを読み出し、前記ＣＰＵの状態を判断することを特徴
とする請求項２記載のＣＰＵの相互監視装置。 - 【請求項４】 前記監視回路は、前記ＣＰＵの状態を監
視するウオッチドッグタイマと、 前記ＣＰＵのリセットを行うリセット回路と、 前記ＣＰＵの動作状況を記憶するレジスタとを有し、 前記監視結果は、前記ウオッチドッグタイマの出力と、
前記リセット回路及びレジスタの出力のＮＡＮＤ出力と
からなることを特徴とする請求項１記載のＣＰＵの相互
監視装置。 - 【請求項５】 前記ＣＰＵは、異なるユニットに搭載さ
れ、 前記ウオッチドッグタイマの出力及び前記ＮＡＮＤ出力
は抵抗器によりプルアップされており、 前記ＣＰＵは、前記監視結果に基づいて、ＣＰＵが搭載
された前記ユニットが接続されているかを判断すること
を特徴とする請求項４記載のＣＰＵの相互監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355773A JPH11184734A (ja) | 1997-12-24 | 1997-12-24 | Ｃｐｕの相互監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355773A JPH11184734A (ja) | 1997-12-24 | 1997-12-24 | Ｃｐｕの相互監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184734A true JPH11184734A (ja) | 1999-07-09 |
Family
ID=18445686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9355773A Withdrawn JPH11184734A (ja) | 1997-12-24 | 1997-12-24 | Ｃｐｕの相互監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5163807B2 (ja) * | 2010-03-18 | 2013-03-13 | トヨタ自動車株式会社 | マイコン相互監視システム及びマイコン相互監視方法 |
-
1997
- 1997-12-24 JP JP9355773A patent/JPH11184734A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5163807B2 (ja) * | 2010-03-18 | 2013-03-13 | トヨタ自動車株式会社 | マイコン相互監視システム及びマイコン相互監視方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5347414B2 (ja) | 同期制御装置，情報処理装置及び同期管理方法 | |
| US5644700A (en) | Method for operating redundant master I/O controllers | |
| US20060161714A1 (en) | Method and apparatus for monitoring number of lanes between controller and PCI Express device | |
| US7953016B2 (en) | Method and system for telecommunication apparatus fast fault notification | |
| EP3321814B1 (en) | Method and apparatus for handling outstanding interconnect transactions | |
| JPH11184734A (ja) | Ｃｐｕの相互監視装置 | |
| JPH0588926A (ja) | 監視制御系の自動切替回路 | |
| JPH01217666A (ja) | マルチプロセッサシステムの障害検出方式 | |
| JP2954040B2 (ja) | 割込監視装置 | |
| KR100394736B1 (ko) | 이중화 시스템에서 보드 선택 및 에러 복구장치 및 방법 | |
| JP2706027B2 (ja) | プログラマブルコントローラ | |
| JPH025119A (ja) | 電源制御方式 | |
| JP2001175545A (ja) | サーバシステムおよび障害診断方法ならびに記録媒体 | |
| JPH1078896A (ja) | 産業用電子計算機 | |
| JPH113293A (ja) | 計算機システム | |
| JPH01230111A (ja) | 電源制御方式 | |
| JP3107104B2 (ja) | 待機冗長方式 | |
| JPH08194628A (ja) | バス障害処理方式 | |
| JP3169488B2 (ja) | 通信制御装置 | |
| JPH03216748A (ja) | リモートチャネル装置 | |
| JP2007026038A (ja) | パス監視システム，パス監視方法，およびパス監視プログラム | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JP2578186B2 (ja) | 故障検出回路の診断方式 | |
| JPH0454747A (ja) | データ転送システム | |
| JPH0535409A (ja) | 磁気デイスクサブシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |