JPH11185583A - リレー制御回路およびリレー制御方法ならびに記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 リレー制御回路の回路規模を増大させずに、
実際に駆動するリレーに応じた遅延時間を加味した信号
を出力する。 【解決手段】 ＤＡＴＡ１の内容が‘Ｙ’に変わり、ク
ロック信号ＣＫ１によりトリガが入力されると、レジス
タ１１の保持情報が変わり、レジスタ１１の保持情報と
レジスタ１２の保持情報とが不一致となる。これによ
り、比較器１３に対応した設定値‘ｎ’がセレクタ１０
１から出力される。−ＲＬＯＮが‘Ｌ’レベルになる
と、−ＲＬＯＮの前エッジでダウンカウンタ１０２が上
記設定値‘ｎ’をカウント値とし、−ＲＬＴＩＭが
‘Ｌ’レベルとなるとともに、レジスタ１２の保持情報
が更新され、セレクタ１０１の出力値が‘０’となる。
そして、パルス発生器１０４によって発生される周期Ｔ
０［ｓ］のパルスの入力に応じてカウント値がダウンカ
ウントされ、カウント値が‘０’となった時点で−ＲＬ
ＴＩＭが‘Ｈ’レベルになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はリレー（継電器）の
制御技術に関し、特に電気計測器におけるリレー制御に
用いて好適なリレー制御回路およびリレー制御方法、な
らびに当該リレー制御方法を記述したプログラムを記録
した記録媒体に関する。

【０００２】

【従来の技術】各種機能を有する電気計測器において
は、動作時間（開閉時間）の異なるリレーの動作が完全
に終了してから次の処理を実行させる目的でリレー制御
回路が用いられている。ここで、従来のリレー制御回路
の構成および動作について、図面を参照して説明する。

【０００３】図５は従来のリレー制御回路の構成例を示
すブロック図であり、この図において、ＣＫ１，ＣＫ
２，…は、それぞれ対応するリレーをセットするための
クロック信号である。また、ＤＡＴＡ１，ＤＡＴＡ２，
…は、それぞれ相異なるリレーを表すデータ（以後、単
にＤＡＴＡ１，ＤＡＴＡ２，…）であり、ＤＡＴＡ１は
レジスタ１１ａ，１１ｂ，…に、ＤＡＴＡ２はレジスタ
２１ａ，２１ｂ，…に入力・保持される。レジスタ１２
ａ，１２ｂ，…は、それぞれ対応するレジスタ１１ａ，
１１ｂ，…の出力信号を入力・保持し、比較器１３は各
レジスタ１１ａ，１１ｂ，…の出力信号で表される情報
と各レジスタ１２ａ，１２ｂ，…の出力信号で表される
情報とを比較し、両者が一致の場合には‘Ｌ’レベル、
不一致の場合には‘Ｈ’レベルの信号を出力する。

【０００４】なお、図においては、レジスタ２１ａ，２
１ｂ，…について、レジスタ１２ａ，１２ｂ，…および
比較器１３と同等の機能を有するレジスタ２２ａ，２２
ｂ，…および比較器２３が示されている。以後、説明が
繁雑になるのを避けるために、複数のレジスタ１１ａ，
１１ｂ，…をレジスタ１１、複数のレジスタ１２ａ，１
２ｂ，…をレジスタ１２、複数のレジスタ２１ａ，２１
ｂ，…をレジスタ２１、複数のレジスタ２２ａ，２２
ｂ，…をレジスタ２２と記す場合がある。

【０００５】−ＲＬＯＮは全てのリレーを駆動させる駆
動信号（以後、単に−ＲＬＯＮ）、２０１は複数の比較
器１３，２３，…の出力信号のＯＲ（論理和）をとるＯ
Ｒ回路、２０２は−ＲＬＯＮを入力するモノステーブル
・マルチバイブレータ（以後、ＭＭ）であり、ＯＲ回路
２０１の出力信号が‘Ｈ’レベルの場合（すなわち、各
比較器１３，２３，…の比較結果に不一致を表す比較結
果が含まれる場合）には、−ＲＬＯＮのパルス幅を外付
けのコンデンサ２０３の容量値Ｃ［Ｆ］と抵抗２０４の
抵抗値Ｒ［Ω］との乗算値に比例した時間幅に伸長させ
る。また、２０５はＭＭ２０２の出力を反転して出力す
る反転回路であり、反転回路２０５からの出力信号は電
気計測器におけるリレー駆動後の次の処理開始タイミン
グを表す信号（以後、−ＲＬＴＩＭ）として扱われる。
なお、−ＲＬＴＩＭは、後エッジのタイミングでリレー
駆動後の次の処理開始タイミングを示す。

【０００６】次に、図６のタイムチャートを用いて上述
した構成のリレー制御回路の動作について説明する。通
常、レジスタ１１とレジスタ１２との間では、保持して
いる情報および出力している情報が一致している。ここ
で、ＤＡＴＡ１の内容を‘Ｙ’に変え、クロック信号Ｃ
Ｋ１によりレジスタ１１にトリガを入力すると、リレー
にセットすべき経路（レジスタ１１の保持情報）が変わ
る。これにより、比較器１３では、レジスタ１１からの
入力とレジスタ１２からの入力とが不一致となるため、
‘Ｈ’レベルの信号が出力される。しかし、この時点で
は、−ＲＬＯＮは‘Ｈ’レベルであるので、ＭＭ２０２
からは‘Ｌ’レベルの信号が出力され続ける。

【０００７】次に、リレーを駆動するために−ＲＬＯＮ
信号が‘Ｌ’レベルになると、ＭＭ２０２の出力が
‘Ｈ’レベルになる。そして、−ＲＬＯＮが‘Ｈ’レベ
ルに戻ると、これをトリガとしてレジスタ１２がレジス
タ１１の出力情報‘Ｙ’を入力・保持・出力する。これ
により、比較器１３の出力信号が‘Ｌ’レベルとなる。
そして、ＭＭ２０２の出力信号は、−ＲＬＯＮが‘Ｈ’
レベルに戻ってからｔ［ｓ］経過後に‘Ｌ’レベルとな
る。すなわち、−ＲＬＴＩＭは−ＲＬＯＮのパルス幅を
ｔ［ｓ］だけ伸長した信号となる。

【０００８】なお、ＭＭ２０２がパルス幅を伸長する時
間ｔ[ｓ]は次式で示される。 ｔ[ｓ]＝α・Ｃ[Ｆ]・Ｒ[Ω] ここで、Ｃ[Ｆ]はコンデンサ２０３の容量値、Ｒ[Ω]は
抵抗２０４の抵抗値、αは比例定数であり、ｔ[ｓ]はＭ
Ｍ２０２の出力信号が‘Ｌ’レベルになり始めてから
‘Ｌ’レベルになり終わるまでの時間である。したがっ
て、ＭＭ２０２の出力信号を反転して得られる−ＲＬＴ
ＩＭは、−ＲＬＯＮよりｔ［ｓ］だけ長いパルス幅を有
する。これにより、−ＲＬＯＮによってリレーの駆動を
開始してから、動作時間に差がある全てのリレーが駆動
するまで、電気計測器における次の処理の開始を遅らせ
ることができる。

【０００９】

【発明が解決しようとする課題】ところで、図５に示す
ように、従来のリレー制御回路では、複数のリレーに対
応して設けられた複数の系統（例えば、ＤＡＴＡ１やＤ
ＡＴＡ２の系統など）における各比較結果に基づいて１
つのＭＭが作動するよう構成されている。したがって、
ＭＭにて伸長するパルス幅の長さは、動作時間が最も長
いリレーをセットするか否かに関わらず、当該リレーに
応じた長さとなってしまう。このことが、電気計測器に
おけるスループットの著しい低下の原因となっていた。

【００１０】この問題を解決するために、各系統に１つ
ずつＭＭを設けることも考えられる。この場合には、系
統毎に次の処理の開始タイミングを設定することが可能
となり、電気計測器におけるスループットの向上を望め
る。しかしながら、系統数が多くなると回路規模が大き
くなり、製造コストの上昇や電気計測器の大型化を招い
てしまうという欠点がある。

【００１１】本発明は上述した事情に鑑みて為されたも
のであり、回路規模の増大を回避しつつ、実際に駆動を
開始するリレーの動作時間に応じたタイミングで次の処
理を開始できるような信号を出力することができるリレ
ー制御回路およびリレー制御方法、ならびに当該リレー
制御方法を記述したプログラムを記録した記録媒体を提
供することを目的としている。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のリレー制御回路は、自系統で駆動させ
るリレーの設定情報を保持する駆動前レジスタと、自系
統で駆動しているリレーの設定情報を保持するとともに
外部から供給される駆動信号をトリガとして前記駆動前
レジスタ内の設定情報を読み出して保持する駆動中レジ
スタと、自系統の前記駆動前レジスタが保持している設
定情報と自系統の前記駆動中レジスタが保持している設
定情報とを比較する比較器とを有する制御系統を複数の
系統だけ備えるとともに、前記各比較器の少なくとも１
つの比較結果が不一致の場合には自系統の次の処理開始
タイミングを遅延時間分だけ遅らせる信号を出力するリ
レー制御回路において、前記比較器の比較結果が不一致
の系統で駆動されるリレーの動作時間に応じて予め設定
された設定値のうち、最大の設定値を選択する選択手段
と、前記選択手段により選択された設定値に応じた時間
を前記遅延時間として設定する遅延時間設定手段とを具
備することを特徴としている。

【００１３】また、前述の課題を解決するために、本発
明のリレー制御方法は、自系統で駆動させるリレーの設
定情報を保持する駆動前レジスタと、自系統で駆動して
いるリレーの設定情報を保持するとともに外部から供給
される駆動信号をトリガとして前記駆動前レジスタ内の
設定情報を読み出して保持する駆動中レジスタと、自系
統の前記駆動前レジスタが保持している設定情報と自系
統の前記駆動中レジスタが保持している設定情報とを比
較する比較器とを有する制御系統を複数の系統だけ備え
たリレー制御回路に適用され、前記各比較器の少なくと
も１つの比較結果が不一致の場合には自系統の次の処理
開始タイミングを遅延時間分だけ遅らせる信号を出力す
るリレー制御方法において、前記比較器の比較結果が不
一致の系統で駆動されるリレーの動作時間に応じて予め
設定された設定値から最大の設定値を選択する選択ステ
ップと、前記選択ステップで選択された設定値に応じた
時間を前記遅延時間として設定する設定ステップとを有
することを特徴としている。

【００１４】さらに、前述の課題を解決するために、本
発明の記録媒体は、自系統で駆動させるリレーの設定情
報を保持する駆動前レジスタと、自系統で駆動している
リレーの設定情報を保持するとともに外部から供給され
る駆動信号をトリガとして前記駆動前レジスタ内の設定
情報を読み出して保持する駆動中レジスタと、自系統の
前記駆動前レジスタが保持している設定情報と自系統の
前記駆動中レジスタが保持している設定情報とを比較す
る比較器とを有する制御系統を複数の系統だけ備えたリ
レー制御回路に適用される、前記各比較器の少なくとも
１つの比較結果が不一致の場合には自系統の次の処理開
始タイミングを遅延時間分だけ遅らせる信号を出力する
リレー制御方法を記述したプログラムであって、前記比
較器の比較結果が不一致の系統で駆動されるリレーの動
作時間に応じて予め設定された設定値から最大の設定値
を選択する選択ステップと、前記選択ステップで選択さ
れた設定値に応じた時間を前記遅延時間として設定する
設定ステップとを実現するプログラムを記録したことを
特徴としている。

【００１５】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。 １：第１実施形態 １−１：構成 図１は本発明の第１実施形態によるリレー制御回路の構
成を示すブロック図であり、この図において、図５と共
通する部分には同一の符号を付し、その説明を省略す
る。図１に示す構成が図５に示す構成と異なる部分は、
ＯＲ回路２０１以降の回路に変えて、以下に説明する回
路を設けた点である。

【００１６】図１において、ＯＲ回路１０３はＯＲ回路
２０１と同一の機能を有し、複数の比較器１３，２３，
…の各出力のＯＲをとる。また、パルス発生器１０４
は、−ＲＬＯＮによるトリガを入力端ＴＲＧから受ける
と周期Ｔ₀［ｓ］のパルスを出力し、後述するダウンカ
ウンタ１０２の出力によるトリガを入力端ＳＴＰから受
けるとパルス出力を停止する。さらに、反転回路１０５
は−ＲＬＯＮを反転して出力し、ＯＲ回路１０６はパル
ス発生器１０４の出力パルスと反転回路１０５の出力と
のＯＲをとり、結果をダウンカウンタ１０２のクロック
として出力する。

【００１７】また、セレクタ１０１は、各比較器１３，
２３，…に対応した複数の設定値‘ｎ’，‘ｍ’，…を
入力し、比較器１３，２３，…の各出力が共通して
‘Ｌ’レベルの場合には‘０’、他の場合には出力が
‘Ｈ’レベルの比較器に対応した設定値から最大の設定
値を選択し出力する。なお、本実施形態において、比較
器１３，２３，…に対する設定値は‘ｎ’，‘ｍ’，…
であるものとする。また、ダウンカウンタ１０２は、入
力端ＬＤからＯＲ回路１０３の出力信号を入力し、この
信号が‘Ｈ’レベルの間にＯＲ回路１０６からのクロッ
クによるトリガを受けると、セレクタ１０１の出力値を
入力端Ｄから入力してカウント値としてセットし、以
後、トリガを受ける度にカウント値をカウントダウン
し、カウント値が‘０’になった時点でキャリー出力端
ＣＯから‘Ｌ’レベルの信号を出力する。さらに、レジ
スタ１０７は、反転回路１０５からの信号を入力し、当
該信号による最初のトリガによってセットされ、入力端
Ｒを介して入力するダウンカウンタ１０２からの出力信
号が‘Ｌ’レベルになるとリセットされる。そして、こ
のレジスタ１０７の出力信号が−ＲＬＴＩＭとして使用
される。

【００１８】１−１：動作 次に、図２のタイムチャートを参照し、上述した構成の
リレー制御回路の動作について説明する。通常、レジス
タ１１とレジスタ１２との間では、保持している情報お
よび出力している情報が一致している。ここで、ＤＡＴ
Ａ１の内容を‘Ｙ’に変え、クロック信号ＣＫ１により
レジスタ１１にトリガを入力すると、駆動しようとする
リレー（レジスタ１１の保持情報）が変わる。これによ
り、比較器１３では、レジスタ１１からの入力とレジス
タ１２からの入力とが不一致となるため、比較器‘Ｈ’
レベルの信号が出力される。これにより、ＯＲ回路１０
３の出力信号が‘Ｈ’レベルとなり、ダウンカウンタ１
０２では、セレクタ１０１からの出力値をカウント値と
して設定することが許可される。ここでは、ＤＡＴＡ１
のみが変更されていることから、各比較器１３，２３，
…のうち、比較器１３の出力信号のみが‘Ｈ’レベルと
なる。したがって、セレクタ１０１は、比較器１３に対
応して入力された設定値‘ｎ’を出力する。ただし、こ
の時点では、−ＲＬＯＮは‘Ｈ’レベルであり、ＯＲ回
路１０６から出力されるダウンカウンタ１０２のクロッ
ク（カウンタＣＫ）は‘Ｌ’レベルとなることから、カ
ウンタ内部のカウント値は初期値の‘０’のままとなっ
ている。

【００１９】次に、リレーを駆動するために−ＲＬＯＮ
が‘Ｌ’レベルになると、ダウンカウンタ１０２が作動
し、セレクタ１０１からの出力値‘ｎ’がダウンカウン
タ１０２のカウント値として設定される。また、−ＲＬ
ＯＮが‘Ｌ’レベルになると、レジスタ１０７が作動
し、その出力である−ＲＬＴＩＭが‘Ｌ’レベルにな
る。

【００２０】次に、−ＲＬＯＮが‘Ｈ’レベルに戻る
と、これをトリガとしてレジスタ１２がレジスタ１１の
出力情報‘Ｙ’を入力・保持・出力する。これにより、
比較器１３では２つの入力が一致するので、比較器１３
の出力信号が‘Ｌ’レベルとなり、この信号がセレクタ
１０１へ入力される。前述のように、ここでは、ＤＡＴ
Ａ１のみが変更されていることから、各比較器１３，２
３，…からセレクタ１０１へ入力される信号は全て
‘Ｌ’レベルとなり、セレクタ１０１の出力値は‘０’
となる。

【００２１】また、−ＲＬＯＮが‘Ｈ’レベルに戻る
と、パルス発生器１０４から周期Ｔ０[ｓ]のパルスが出
力され、ＯＲ回路１０６に入力される。ＯＲ回路１０６
の他方の入力は‘Ｌ’レベルとなっているので、周期Ｔ
₀[ｓ]のパルスがそのままダウンカウンタ１０２に入力
される。ダウンカウンタ１０２では、このパルスの周期
に合わせて設定値‘ｎ’が‘０’までダウンカウントさ
れ、カウント値が‘０’になると、キャリー出力端ＣＯ
からの出力信号が‘Ｌ’レベルになる。これにより、パ
ルス発生器１０４ではパルスの出力が停止され、−ＲＬ
ＴＩＭは‘Ｈ’レベルになる。したがって、−ＲＬＴＩ
Ｍは−ＲＬＯＮよりも遅延時間（ｔ［ｓ］）だけ長いパ
ルス幅を持つ。

【００２２】上記遅延時間（ｔ[ｓ]）は次式で示され
る。 ｔ[ｓ]＝ｎ・Ｔ₀[ｓ] ここで、ｎはダウンカウンタ１０２にセットされた設定
値、Ｔ₀［ｓ］はパルス発生器１０４の出力パルスの周
期である。すなわち、−ＲＬＴＩＭのパルス幅は、−Ｒ
ＬＯＮのパルス幅をダウンカウントが行われている時間
（ｔ［ｓ］）だけ伸長した長さとなる。このような−Ｒ
ＬＴＩＭを用いることにより、−ＲＬＯＮによってリレ
ーの駆動を開始してから、動作時間に差がある全てのリ
レーが駆動するまで、外部装置による次の処理の開始を
遅らせることができる。しかも、上記ｔ［ｓ］は比較器
１３のみに応じた時間であることから、外部装置の待ち
時間を最小とすることができる。なお、図示を略すが、
以後、適切なタイミングでダウンカウンタ１０２はリセ
ットされ、キャリー出力端ＣＯからの出力信号は‘Ｈ’
レベルに戻る。

【００２３】２：第２実施形態 図３は、本発明の第２実施形態によるリレー制御回路の
構成を示すブロック図であり、この図において、図１と
共通する部分には同一の符号を付し、その説明を省略す
る。図３に示す構成が図１に示す構成と異なる部分は、
セレクタ１０１に変えて、ＲＯＭ（Read Only Memory）
３０１を設けた点のみである。このＲＯＭ３０１は、各
比較器１３，２３，…の出力信号をアドレスとして入力
し、当該アドレス上の設定値を出力するものであり、ダ
ウンカウンタ１０２はＲＯＭ３０１から出力された設定
値をカウント値として設定する。

【００２４】ＲＯＭ３０１には、各比較器１３，２３，
…の出力信号を最下位ビットから上位ビット方向へ並べ
て得られるアドレス上に、当該アドレスが得られる場合
に出力信号が‘Ｈ’レベルとなる比較器が属する系統の
設定値（リレーの動作時間に応じた値）が格納されてい
る。例えば、ＤＡＴＡ１およびＤＡＴＡ２のみを変更す
る場合には、各比較器１３，２３，…の出力信号を最下
位ビットから上位ビット方向へ並べると“…０１１”と
いうアドレスが得られ、このアドレス上には比較器１３
および２３に対応した各設定値（ここでは、「比較器１
３に対する設定値」＜「比較器２３に対する設定値」と
仮定するので、比較器２３に対する設定値）が格納され
ていることから、両系統のリレーが駆動されて間もなく
次の処理が可能となる。

【００２５】３：第３実施形態 図４は、本発明の第３実施形態によるリレー制御回路の
構成を示すブロック図であり、この図において、図１と
共通する部分には同一の符号を付し、その説明を省略す
る。図４に示す構成が図１に示す構成と異なる部分は、
ＤＡＴＡ１，ＤＡＴＡ２，…の各系統の設定値を保持・
出力するレジスタ１４，２４，…を設け、セレクタ１０
１に入力される被選択信号をレジスタ１４，２４，…の
各出力値とした点のみである。

【００２６】レジスタ１４は、クロック信号ＣＫ１１が
入力されると、ＤＡＴＡ１の系統の設定値ＤＡＴＡ１１
を入力・保持・出力する。これと同様に、レジスタ２４
は、クロック信号ＣＫ２１が入力されると、ＤＡＴＡ２
の系統の設定値ＤＡＴＡ２１を入力・保持・出力する。
上述したことは、レジスタ１４，２４に並列して設けら
れた他のレジスタでも同様である。すなわち、ダウンカ
ウンタ１０２のカウント値を任意に変更することができ
る。したがって、図４に示すような構成を採ることによ
り、回路構成を変えることなく、リレー駆動後の次の処
理開始までの待ち時間を各系統別に任意に設定できる。

【００２７】４：補足 なお、上述した各リレー制御装置は電気計測器に限ら
ず、リレーの制御を必要とする任意の装置に適用可能で
ある。また、上述した各リレー制御装置により行われる
リレー制御方法を記述したプログラムを一般的なコンピ
ュータシステムにて実行することでも上述と同様の作用
効果が得られる。さらに、駆動するリレーの順序が予め
決まっている場合には、各駆動時の遅延時間（すなわち
ｔ［ｓ］）を駆動順に記憶させ、各駆動時において遅延
時間を順に読み出して設定するようにしてもよい。この
場合にはセレクタ１０１（あるいはＲＯＭ３０１）を削
減することができる。なお、本出願に係る発明の技術的
範囲は上記の実施形態に限定されるものではなく、上記
実施形態に種々の変更を加えて、特許請求の範囲に記載
の発明を実施することができる。そのような発明が本出
願に係る発明の技術的範囲に属することは、特許請求の
範囲の記載から明らかである。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
実際に駆動するリレーの動作時間に応じた遅延時間を設
定できるので、出力信号を利用する装置のスループット
を大幅に改善することができる。また、選択手段により
遅延時間（設定値）を選択することができるので、系統
毎にモノステーブル・マルチバイブレータ等の回路を設
ける必要がなく、系統数が増加しても回路規模の増大を
抑制することができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態によるリレー制御回路
の構成を示すブロック図である。

【図２】 同回路の動作を説明するためのタイムチャー
トである。

【図３】 本発明の第２実施形態によるリレー制御回路
の構成を示すブロック図である。

【図４】 本発明の第３実施形態によるリレー制御回路
の構成を示すブロック図である。

【図５】 従来のリレー制御回路の構成例を示すブロッ
ク図である。

【図６】 同回路の動作を説明するためのタイムチャー
トである。

【符号の説明】

１１，１２，１４，２４，１０７…レジスタ、１３，２
３…比較器、１０１…セレクタ、１０２…ダウンカウン
タ、１０３，１０６，２０１…ＯＲ回路、１０４…パル
ス発生器、１０５，２０５…反転回路、２０２…モノス
テーブル・マルチバイブレータ（ＭＭ）、２０３…コン
デンサ、２０４…抵抗、３０１…ＲＯＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 自系統で駆動させるリレーの設定情報を
   保持する駆動前レジスタと、自系統で駆動しているリレ
   ーの設定情報を保持するとともに外部から供給される駆
   動信号をトリガとして前記駆動前レジスタ内の設定情報
   を読み出して保持する駆動中レジスタと、自系統の前記
   駆動前レジスタが保持している設定情報と自系統の前記
   駆動中レジスタが保持している設定情報とを比較する比
   較器とを有する制御系統を複数の系統だけ備えるととも
   に、前記各比較器の少なくとも１つの比較結果が不一致
   の場合には自系統の次の処理開始タイミングを遅延時間
   分だけ遅らせる信号を出力するリレー制御回路におい
   て、 前記比較器の比較結果が不一致の系統で駆動されるリレ
   ーの動作時間に応じて予め設定された設定値のうち、最
   大の設定値を選択する選択手段と、 前記選択手段により選択された設定値に応じた時間を前
   記遅延時間として設定する遅延時間設定手段とを具備す
   ることを特徴とするリレー制御回路。
2. 【請求項２】 自系統で駆動させるリレーの設定情報を
   保持する駆動前レジスタと、自系統で駆動しているリレ
   ーの設定情報を保持するとともに外部から供給される駆
   動信号をトリガとして前記駆動前レジスタ内の設定情報
   を読み出して保持する駆動中レジスタと、自系統の前記
   駆動前レジスタが保持している設定情報と自系統の前記
   駆動中レジスタが保持している設定情報とを比較する比
   較器とを有する制御系統を複数の系統だけ備えたリレー
   制御回路に適用され、前記各比較器の少なくとも１つの
   比較結果が不一致の場合には自系統の次の処理開始タイ
   ミングを遅延時間分だけ遅らせる信号を出力するリレー
   制御方法において、 前記比較器の比較結果が不一致の系統で駆動されるリレ
   ーの動作時間に応じて予め設定された設定値から最大の
   設定値を選択する選択ステップと、 前記選択ステップで選択された設定値に応じた時間を前
   記遅延時間として設定する設定ステップとを有すること
   を特徴とするリレー制御方法。
3. 【請求項３】 自系統で駆動させるリレーの設定情報を
   保持する駆動前レジスタと、自系統で駆動しているリレ
   ーの設定情報を保持するとともに外部から供給される駆
   動信号をトリガとして前記駆動前レジスタ内の設定情報
   を読み出して保持する駆動中レジスタと、自系統の前記
   駆動前レジスタが保持している設定情報と自系統の前記
   駆動中レジスタが保持している設定情報とを比較する比
   較器とを有する制御系統を複数の系統だけ備えたリレー
   制御回路に適用される、前記各比較器の少なくとも１つ
   の比較結果が不一致の場合には自系統の次の処理開始タ
   イミングを遅延時間分だけ遅らせる信号を出力するリレ
   ー制御方法を記述したプログラムであって、 前記比較器の比較結果が不一致の系統で駆動されるリレ
   ーの動作時間に応じて予め設定された設定値から最大の
   設定値を選択する選択ステップと、 前記選択ステップで選択された設定値に応じた時間を前
   記遅延時間として設定する設定ステップとを実現するプ
   ログラムを記録したことを特徴とする記録媒体。