JPH02131614A - パルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パルス繰り返し時間の指定によって発生す
るシミュレータ信号と、該シミュレータ信号をカバーす
るようなカバーパルスを発生する、Ｅ　Ｃ　Ｍ　（Ｅｌ
ｅｃｔｒｏｎ１ｃ　Ｃｏｕｎｔｅｒ　Ｍａｒｅｓ）用の
パルス発生装置に関するものである。

〔従来の技術〕

第５図はこの種のパルス列を発生する、従来の装置を示
すブロック図で、図において、１は演算制御回路、２は
基準クロック発生回路、２ａは基準クロック、３はデー
タライン上の信号、４はパルス間隔ストローブ、６はパ
ルス幅ストローブ、６はパルス間隔の情報が記憶される
間隔レジスタ、７はパルス幅の情報が記憶される幅レジ
スタ、８，９はそれぞれカウンタ、１０．１１はそれぞ
れフリップフロップ（以下Ｆ／Ｆと略記する）である。

また１２はリセット指令、１３は出力パルスを示し、８
０．９０．１１０はそれぞれの信号線上の信号を示す。

レジスタ６．７のＤは信号入力端子、Ｑは信号出力端子
、Ｌはロード信号入力端子であり、カウンタ８，９のＣ
Ｏはキャリ信号出力端子、Ｔはクロック入力端子である
。また，Ｆ／ＦＩ０，１１はＪ−Ｋ型Ｆ／Ｆで、Ｊ．　
　Ｋはそれぞれの信号入力端子、Ｑ，　’Ｑはそれぞれ
の信号出力端子、Ｔはクロック入力端子である。Ｊ−Ｋ
型Ｆ／Ｆでは端子ＪがｒＨＪで端子ＫがｒＬＪの時、基
準クロ，ク２ａが端子Ｔに加えられると、端子ＱがｒＨ
Ｊ、端子夏がｒＬＪの状態にセットされ、靖子ＪがｒＬ
Ｊで端子ＫがｒＨＪの時、基準クロック２ａが端子Ｔに
加えられると、端子Ｑが「Ｌ」、端子マがｒＨＪの状態
にリセットされ、端子ＪとＫが共に「Ｈ」の時、基準ク
ロック２ａが靖子Ｔに加えられると状態が反転する。

カウンタ８，９はダウンカウンタで、端子Ｔに基準クロ
ック２ａが加えられるたびに計数値が１ずつ減少し、計
数値がＯになると端子ＣＯからパルスを出力する。但し
端子ＥがｒＨＪの状態になければカウンタ８，θは動作
しない。

第６図は第５図の各部の信号の関係を表わす動作タイム
チャートで、第５図と同一符号は同一信号を表わす。

カウンタ８が基準クロック２ａ（第６図（Ａ））の入力
ごとにカウントダウンし、その内容、即ち計数値（第６
図（Ｂ））が０になった時、信号８０がｒＨＪレベルに
なる（第６図（Ｃ））。信号８０がｒＨＪレベルにある
時次の基準クロック２ａがＦ／Ｆ　１　０に到来すると
、信号１３（第ｅ図（Ｄ））がｒＨＪレベルになる。信
号８０のｒＨＪレベルがカウンタ８の端子Ｌに加えられ
るとレジスタ６の出力がカウンタ８にセットされる（第
６図（Ｂ）の数値１１）。

一方、カウンタ９は信号１３が端子Ｅに接続されている
ので、信号１３がｒＨＪレベルにある間動作し、基準ク
ロック２ａの到来ごとにダウンカウントする（第θ図（
Ｅ））。そして、カウンタ９の内容がＯになると、信号
８０は「Ｈ」レベルになる（第６図（Ｆ））。信号９０
はＦ／Ｆ　１　０の端子Ｋ及びＦ／Ｆ　１　１の端子Ｊ
に供給されているので、信号９０がｒＨＪレベルになっ
た状態で次の基準クロック２ａが到来すると、信号１３
はｒＬＪレベルとなり、信号１１０（第８図（Ｇ））は
ｒＨＪレペルとなる。信号１３はカウンタ８の端子Ｅに
供給されているので、信号１３がｒＬＪレベルになると
カウンタ９は動作を停止する。

演算制御回路１は信号１１０がｒＨＪレベルになったこ
とを検知し、出力パルス１３が発生したことを知る。こ
の時、演算制御回路１において次に発生するパルス間隔
とパルス幅を変化させたいとき信号３としてデータライ
ンに乗せ（第６図（Ｋ））、パルス間隔ストローブ４及
びパルス幅ストローブ５を送出する（第６図（Ｈ），　
　（Ｉ））。

信号４を送出した時点の信号３（第６図（Ｋ）の１５）
はレジスタ８にセットされ、信号５を送出した時点の信
号３（第６図（Ｋ）の７）はレジスタ７にセットされる
。

その後、演算制御回路１はリセット指令信号１２（第６
図（Ｊ））を送り、Ｆ／Ｆｉｌの端子ＫをｒＨＪレベル
にする。次の基準クロック２ａにより信号１１０はｒＬ
Ｊレベルになる。このような動作の間もカウンタ８は第
６図（Ｂ）に示すように動作を続けており、その内容が
０となった時信号８０はｒＨＪレベルとなり、これがカ
ウンタ８，９の端子Ｌへ供給され、カウンタ８にはレジ
スタ８の内容、すなわち数値１５が、カウンタ９にはレ
ジスタ７の内容、すなわち数値７がそれぞれセットされ
、次のパルスのパルス幅は８ｔ１　（ｔ０は基準クロッ
ク２ａの周期），パルス周期は１６ｔ．として発生され
る。

〔発明が解決しようとする課題〕

従来のパルス発生装置は以上のように構成されていたの
で、パルス繰り返し時間によって発生するシミュレータ
信号を基準としてカバーパルス等のパルスを作成する際
に、順次動作させるカウンタ９をパルス幅の立上りから
動作させる必要があり、また、一定のパルス幅のパルス
を発生させたい時等であって、パルスごとにそれぞれの
データが変化する時には所要のデータをシミュレータ信
号の繰り返し時間を基準として再計算し、各レジスタに
設定しなければならないという問題点があった。

この発明は上記のような従来のものの問題点を解消する
ためになされたもので、シミュレータ信号、及びカバー
パルスの発生のためのデータ設定を容易にし、それぞれ
のデータが変化する時も、再計算が不要となるようにで
きるパルス発生装置を得ることを目的としている。

〔課題を解決するための手段〕

この発明に係るパルス発生装置は、カウンタの動作をア
ップカウントとし、カウント開始はシミエレータ信号の
次の基準クロックから動作するようにし、まずカバーパ
ルスの後縁パルスを発生して、カバーパルスを無効にし
、次にカバーパルスの前縁パルスを発生して、カバーパ
ルスを有効にし、次にシミュレータ信号を発生するよう
にしたもので、カバーパルスは１つ前の前縁パルスから
次の後縁パルスで発生するようにしたものである。

〔作用〕

この発明においては、シミュレータ信号，カバーパルス
の発生を上記のような構成で行なうようにしたので、そ
れぞれのデータの変化に対しても、常にシミュレータ信
号を中心にしてパルスの発生を行うことができ、パルス
の発生に必要なデータの再計算が不要になる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるパルス発生装置を示し
、図において、１は演算制御回路、２は基準クロック発
生回路、２ａは基準クロック、３はデータライン上の信
号、１５はカウンタ、１６はシミュレータ信号の発生位
置を示す繰り返しデータが記憶される繰り返しレジスタ
、１７はカバーパルスの立ち上がり位置を示すデータが
記憶される前縁レジスタ、１８はカバーパルス信号の立
ち下がり位置を示すデータが記憶される後縁レジスタ、
１９．２０．２１はそれぞれコンパレー夕、２２．２３
はそれぞれフリップフロップ（以下Ｆ／Ｆと略記する）
、２４はＯＲ回路である。

また１２はリセット指令、１５ａはカウント信号、１９
ａはシミュレータ信号、２０ａはカバーパルスのセット
信号、２１ａはカバーパルスのリセット信号、２２ａは
シミュレータ信号発生確認用信号、２３ａはカバーパル
ス、２５は繰り返し時間ストローブ、２８は前縁パルス
ストローブ信号、２７は後縁パルスストローブ信号、２
８はカウンタリセット指令である。

また、カウンタ１５のＴはクロック入力端子、Ｒはリセ
ット入力端子、Ｑは信号出力端子であり、レジスタ１Ｂ
．１７．１８のＤは信号入力端子、Ｌ１は入力レジスタ
ロード信号入力端子、Ｌ２は出力レジスタロード信号入
力端子、Ｑは信号出力端子であり、コンパレータ１９．
２０．２１のＡ，Ｂはそれぞれ信号入力端子、Ａ＝Ｂは
Ａの入力データとＢの入力データが等しい時有効となる
信号出力端子である。また、Ｆ／Ｆ２２，２３はＪ−Ｋ
型Ｆ／Ｆで、Ｊ，　　Ｋはそれぞれ信号入力端子、Ｑは
信号出力端子、Ｔはクロック入力端子である。

Ｊ−Ｋ型Ｆ／Ｆでは端子ＪがｒＨＪで端子Ｋが「Ｌ」の
時、基準クロック２ａが端子Ｔに加えられると、端子Ｑ
がｒＨＪの状態にセットされ、端子ＪがｒＬＪで端子Ｋ
がｒＨＪの時、基準クロック２ａが端子Ｔに加えられる
と、端子ＱがｒＬＪｔｔ態にリセットされ、端子ＪとＫ
が共にｒＨＪの時、基準クロック２ａが端子Ｔに加えら
れると状態が反転する。

カウンタ１５はアップカウンタで、端子Ｔに基準クロッ
ク２ａが加えられるたびに計数値が１ずつ増加する。端
子Ｒにリセット信号が入力され、基準クロック２ａが端
子Ｔに加えられると計数値はリセットされる。

第２図は第１図の各部の信号の関係を表わす動作タイム
チャートで、第１図と同一符号は同一信号を表す。

第３図はレジスタに書き込むステップを示すフローチャ
ートで、第１図と同一符号は同一信号を表わす。

以下、第３図のフローチャートを用いて説明する。

ステップ１：演算制御回路１内のデータメモリのアドレ
スを先頭にし、最初の繰り返し時間がデータメモリから
呼び出せるようにする。

ステップ２：演算制御回路１は、データライン３に繰り
返し時間データを乗せ、繰り返し時間ストローブ２５を
出力し、繰り返しレジスタ１８に記憶させる。

ステップ３：演算制御回路１内のデータメモリのアドレ
スを１進める。

ステップ４：演算制御回路１はデータライン３にカバー
パルスセットデータを乗せ、前縁パルスストローブ２６
を出力し、前縁レジスタ１７に記憶させる。

ステップ５：演算制御回路１内のデータメモリのアドレ
スを１進める。

ステップ６：演算制御回路１はデータライン３にカバー
パルスリセットデータを乗せ、後縁パルスストローブ２
７を出力し、後縁レジスタ１８に記憶させる。

ステップ７：演算制御回路１はカウンタリセット指令２
８を出力し、繰り返しレジスタ１６と前縁レジスタ１７
と後縁レジスタｌ８の各入力レジスタの記憶内容をそれ
ぞれの出力レジスタへ移シ、またカウンタ１５のカウン
ト信号１５ａを基準クロック２ａに同期してリセットす
る。ステップ７終了後、カウンタ１５はカウント動作を
基準クロック２ａに同期して開始する。

ステップ８：演算制御回路１内のデータメモリのアドレ
スを１進める。

ステップ９：演算制御回路１内のデータメモリアドレス
がデータ記憶エリア外になったか否かをチェックをする
。記憶エリア外になったらステップ１０へ進む。また記
憶エリア内であればステップ１１へ進む。

次のステップ１０．　　１１，　　１２，　　１３，　
　１４．１５はそれぞれステップ１，　　２，　　３．
　　４．　　５．　　６の動作と同じである。

ステップ１６：演算制御回路１はＦ／Ｆ　２　２のシミ
３レータ信号発生確認信号２２ａが発生したか否かをチ
ェックをする。発生していないと発生するまでステップ
１６にとどまる。

ステップ１７：演算制御回路１はリセット指令１２を出
力し、Ｆ／Ｆ２２をリセットする。次はステップ８へ進
む。

ステップ７が終了するとカウンタ１５はカウント動作を
基準クロック２ａに同期して開始する。

カウンタの動作は第２図の（Ｂ）のように行う。

コンパレータ１９は繰り返しレジスタの出力データとカ
ウント信号１５ａとを比較し、一致したらシミュレータ
信号１９ａを出力する。この様子を第２図（Ｃ）に示す
。このシミュレータ信号は演算制御回路１の各ステップ
（ステップ１１，　　ステップ１３，ステップ１５）で
すでに繰り返しレジスタ１６と前縁レジスタ１７と後縁
レジスタ１８の各入力レジスタに記憶されている内容を
それぞれの出力レジスタに移し、またカウンタ１５のカ
ウント信号１５ａを基準クロック２ａに同期してリセッ
トし（動作は第２図（Ｃ）に示す）、さらにＦ／Ｆ２２
のシミュレータ信号発生確認信号２２ａを基準クロック
２ａに同期してセットする。

このＦ／Ｆ２２のシミュレータ信号発生確認信号２２ａ
のリセットはステップ１７で行う。その動作を第２図（
Ｇ），　　（Ｈ）に示す。

コンパレータ２０は前縁レジスタ１７の出力データとカ
ウント信号１５ａとを比較し、一致したらカバーパルス
セット信号２０ａを出力する。このカバーパルスセット
信号はＦ／Ｆ２３のカバーパルス２３ａを基準クロック
２ａに同期してセットする。その動作を第２図（Ｄ）．
　　（Ｆ）に示す。

コンバレータ２１は、後縁レジスタ１８の出力データと
カウント信号１５ａとを比較し、一致したらカバーパル
スリセット信号２１ａを出力する。

このカバーパルス２１ａはＦ／Ｆ　２　３のカバーパル
ス２３ａを基準クロック２ａに同期してリセットする。

その動作を第２図（Ｅ），　　（Ｆ）に示す。

演算制御回路１のソフトウェア動作（ステップ１からス
テップ１７）とハードウェアの動作（カウンタ動作，レ
ジスタ動作，コンパレータ動作とＦ／Ｆの動作）は、ソ
フトウェアではステップ１６，ハードウェアではシミュ
レータ信号の発生で同期をとり、ソフトウェアのデータ
設定がハードウェアの比較動作に影響を与えないように
実行する。

このように、本実施例によれば、シミュレータ信号の発
生位置およびカバーパルスの前縁，後縁位置をそれぞれ
設定可能とし、シミュレータ信号及びカバーパルスの発
生のためのデータ設定を可能としたので、そのプリセッ
トされたデータを所定のシーケンスで順次読出していく
ことにより、それぞれのデータが変化する際のデータの
再計算が不要となる。

また、第４図は本発明の他の実施例によるパルス発生装
置を示し、これは、上記実施例において、後縁レジスタ
１８を除去し、繰り返しレジスタ（反転出力）とカウン
タ（ダウンカウンタ）とを追加したものである。即ち、
第４図において、２９は繰り返しレジスタ、３０はカウ
ンタ（Ｂ）である。レジスタ２９のＤ端子は信号入力端
子、Ｌはロード信号入力端子、夏は入力信号が反転され
て出力される信号出力端子であり、カウンタ３０のＴ端
子はクロック入力端子であり、端子Ｔに基準クロック２
ａが加えられるたびに計数値が１ずつ減少し、端子Ｌに
信号が印加され、基準クロック２ａが端子Ｔに加えられ
ると計数値はＤ端子から入力されているデータとなる。

本実施例においては、第３図の動作フローにおけるステ
ップ５とステップ８，及びステップ１４とステップ１５
は不要である。ステップ２又はステップ１１で繰り返し
レジスタ１６へ繰り返し時間を記憶すると同時に繰り返
しレジスタ２９へ繰り返し時間を記憶する。カウンタ３
０のカウント信号３０ａはステップ７のカウンタリセッ
ト指令２８又はシミュレータ信号１９ａがＬ端子に印加
され、基準クロック２ａが加えられると繰り返し時間の
反転値がロードされ、基準クロック２ａに同期してダウ
ンカウントする。カバーパルスリセット信号２１ａは前
縁レジスタの出力データとカウンタ信号３０ａと比較し
て一致したら出力される。

このように、本実施例によれば、シミュレータ信号およ
びカバーパルスの前縁位置を設定すれば、このシミュレ
ータ信号がその中央に位置するように、カバーパルスの
後縁をダウンカウントによって発生できるように構成し
たので、第１図の実施例に比し、演算制御回路の負担が
より一層軽減され、装置の一層の高速化が可能となる。

〔発明の効果〕

以上のように、この発明に係るパルス発生装置によれば
、シミュレータ信号を基準にハードウェアとソフトウェ
アを構成し、カウンタの動作をアップカウントとし、カ
ウント開始はシミュレータ信号の次の基準クロックから
動作するようにし、まずカバーパルスの後縁パルスを発
生して、カバーパルスを無効にし、次にカバーパルスの
前縁パルスを発生して、カバーパルスを有効にし、次に
シミュレータ信号を発生するようにしたので、装置の高
速化が可能で、また精度の高いものが得られる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパルス発生装置のブ
ロック図、第２図は上記実施例のタイムチャート図、第
３図は上記実施例の動作フローチャート図、第４図はこ
の発明の他の実施例を示すブロック図、第５図は従来の
パルス発生装置のブロック図、第６図は従来装置のタイ
ムチャート図である。 図において、１は演算制御回路、２は基準クロック発生
回路、２ａは基準クロック、３はデータライン上の信号
、４はパルス間隔ストローブ、５はパルス幅ストローブ
、６は間隔レジスタ、７は幅レジスタ、８，９はカウン
タ、１０．１１はフリップフロップ、１２はリセット指
令、１３は出カパルス、１５はカウンタ、１５ａはカウ
ント信号、１６は繰り返しレジスタ、１７は前縁レジス
タ、１８は後縁レジスタ、１９〜２１はコンパレー夕、
１９ａはシミュレータ信号、２０ａはカバーハルスセッ
ト信号、２１ａはカバーパルスリセット信号、２２．２
３はフリップフロップ、２２ａはシミュレータ信号発生
確認信号、２３ａはカバーパルス、２５は繰り返し時間
ストローブ、２６は前縁パルスストローブ、２７は後縁
パルスストローブ、２８はカウントリセット指令、２９
は繰り返しレジスタ（Ｂ）、３０はカウンタ（Ｂ）、８
０，９０，１１０はそれぞれの信号線上の信号である。 なお、図中同一符号は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １）ＥＣＭ装置に設けられ、パルスごとに繰り返し時間
   とパルス幅とを設定できるパルス発生装置において、 基準クロックを発生する基準クロック回路と、基準クロ
   ックを基にアップカウントするカウンタと、 ＥＣＭ装置が妨害をかけるべき電波のパルス間隔を予測
   するためのシミュレータ信号の発生位置を記憶する繰り
   返しレジスタと、 前記シミュレータ信号に対しその前縁パルスを発生すべ
   き位置を記憶する前縁レジスタと、前記シミュレータ信
   号に対しその後縁パルスを発生すべき位置を記憶する後
   縁レジスタと、前記カウンタのデータと前記３つのレジ
   スタのデータとを比較する繰り返し発生用、前縁パルス
   発生用、後縁パルス発生用の３つのコンパレータと、 前記シミュレータ信号の発生タイミングを記憶する第１
   のフリップフロップと、 前記前縁パルスの発生から後縁パルスの発生までを記憶
   し、該前縁パルスの発生から後縁パルスの発生まで持続
   するカバーパルスを発生する第２のフリップフロップと
   、 前記シミュレータ信号の発生位置データ、前縁パルスの
   位置データ、および後縁パルスの位置データを記憶し、
   パルス発生ごとの制御手順を実行する演算制御回路とを
   備えたことを特徴とするパルス発生装置。