JPH11186376A - 半導体装置のトレンチ隔離形成方法 - Google Patents
半導体装置のトレンチ隔離形成方法Info
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- JPH11186376A JPH11186376A JP10270310A JP27031098A JPH11186376A JP H11186376 A JPH11186376 A JP H11186376A JP 10270310 A JP10270310 A JP 10270310A JP 27031098 A JP27031098 A JP 27031098A JP H11186376 A JPH11186376 A JP H11186376A
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
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Abstract
(57)【要約】
【課題】 トレンチ隔離形成時発生される損傷層が回復
でき、同時に酸素不純物が除去された領域が形成できる
ことによって接合漏洩電流特性を向上させる。 【解決手段】 半導体基板をエッチングして形成された
トレンチ１６内壁に薄い熱酸化膜１８を形成した後、約
１０００〜１２００℃の間の温度で約１〜８時間熱処理
してトレンチ形成時損傷された基板を回復させ、半導体
基板内の酸素不純物２０を除去する。そして、トレンチ
１６を絶縁間で充填して素子隔離領域を形成する。この
ような半導体装置の製造方法によって、トレンチ１６形
成時発生される損傷層回復のための熱処理工程をトレン
チフィリング前に行うことによって、トレンチ１６を充
填するＣＶＤ酸化膜の緻密化工程熱処理温度を低下させ
ることができ、従って半導体基板の歪曲可能性を減らす
ことができ、素子の接合漏洩電流特性を向上させること
ができる。
でき、同時に酸素不純物が除去された領域が形成できる
ことによって接合漏洩電流特性を向上させる。 【解決手段】 半導体基板をエッチングして形成された
トレンチ１６内壁に薄い熱酸化膜１８を形成した後、約
１０００〜１２００℃の間の温度で約１〜８時間熱処理
してトレンチ形成時損傷された基板を回復させ、半導体
基板内の酸素不純物２０を除去する。そして、トレンチ
１６を絶縁間で充填して素子隔離領域を形成する。この
ような半導体装置の製造方法によって、トレンチ１６形
成時発生される損傷層回復のための熱処理工程をトレン
チフィリング前に行うことによって、トレンチ１６を充
填するＣＶＤ酸化膜の緻密化工程熱処理温度を低下させ
ることができ、従って半導体基板の歪曲可能性を減らす
ことができ、素子の接合漏洩電流特性を向上させること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは半導体装置のト
レンチ隔離形成方法に関するものである。
方法に関するものであり、より詳しくは半導体装置のト
レンチ隔離形成方法に関するものである。
【０００２】
【従来の技術】半導体素子の集積度が増加することによ
って、素子間距離がだんだん減少している。これによっ
て、従来よく使用されてきたＬＯＣＯＳ（LOCal Oxidat
ion ofSilicon）型素子隔離技術は、有効隔離長さ（eff
ective isolation length）が短いため、電気的素子隔
離に限界が発生される。
って、素子間距離がだんだん減少している。これによっ
て、従来よく使用されてきたＬＯＣＯＳ（LOCal Oxidat
ion ofSilicon）型素子隔離技術は、有効隔離長さ（eff
ective isolation length）が短いため、電気的素子隔
離に限界が発生される。
【０００３】又、熱酸化（thermal oxidation）方法で
フィルド酸化膜（filed oxide）を形成するため、小さ
いパターン（pattern）では、ビードビック（bird's be
ak）が過度に形成されて素子形成領域の定義が不可能な
問題点が発生される。
フィルド酸化膜（filed oxide）を形成するため、小さ
いパターン（pattern）では、ビードビック（bird's be
ak）が過度に形成されて素子形成領域の定義が不可能な
問題点が発生される。
【０００４】上述の問題点を解決するためトレンチ隔離
（trench isolation）形成方法が登場した。
（trench isolation）形成方法が登場した。
【０００５】トレンチ隔離は、素子隔離領域のシリコン
を所定の深さでエッチングしてトレンチを形成し、ここ
にＣＶＤ酸化膜を充填した後、平坦化工程を行うことに
よって形成される。
を所定の深さでエッチングしてトレンチを形成し、ここ
にＣＶＤ酸化膜を充填した後、平坦化工程を行うことに
よって形成される。
【０００６】この時、トレンチ形成は、素子隔離に必要
なだけシリコンをエッチングするため電気的な素子隔離
能力が優秀であり、ＣＶＤ酸化膜形成方法でフィルド酸
化膜を形成するため、フォトリソグラフィ工程によって
定義された素子形成領域が続いて維持される長所を有す
る。
なだけシリコンをエッチングするため電気的な素子隔離
能力が優秀であり、ＣＶＤ酸化膜形成方法でフィルド酸
化膜を形成するため、フォトリソグラフィ工程によって
定義された素子形成領域が続いて維持される長所を有す
る。
【０００７】しかし、トレンチ形成隔離を実際工程に適
用することにおいて、いろいろな問題点が発生される。
用することにおいて、いろいろな問題点が発生される。
【０００８】即ち、トレンチ隔離エッチング工程時、損
傷層（damage layer）が発生したり、エッチングされた
シリコン表面を酸化させる工程でストレス（stress）が
発生し、又ＣＶＤ酸化膜形成後、緻密化（densificatio
n）熱処理工程で熱膨脹係数差異によるＣＶＤ酸化膜と
半導体基板の間のサーマルストレス（thermal stress）
等が発生する。
傷層（damage layer）が発生したり、エッチングされた
シリコン表面を酸化させる工程でストレス（stress）が
発生し、又ＣＶＤ酸化膜形成後、緻密化（densificatio
n）熱処理工程で熱膨脹係数差異によるＣＶＤ酸化膜と
半導体基板の間のサーマルストレス（thermal stress）
等が発生する。
【０００９】このような問題点が漏洩ソース（leakage
source）で作用して、従来の隔離方法であるＬＯＣＯＳ
型素子隔離より相対的に高い接合漏洩電流を発生させる
ようになる。
source）で作用して、従来の隔離方法であるＬＯＣＯＳ
型素子隔離より相対的に高い接合漏洩電流を発生させる
ようになる。
【００１０】上述の問題点を改善するための１つの方法
として、トレンチフィリング（filling）物質であるＣ
ＶＤ酸化膜を形成した後、湿式エッチング率を低めるた
め行われる緻密化工程を１０５０〜１１５０℃の高温で
行って損傷層をキュアリング（curing）することによっ
て、接合漏洩電流特性が改善できる。
として、トレンチフィリング（filling）物質であるＣ
ＶＤ酸化膜を形成した後、湿式エッチング率を低めるた
め行われる緻密化工程を１０５０〜１１５０℃の高温で
行って損傷層をキュアリング（curing）することによっ
て、接合漏洩電流特性が改善できる。
【００１１】図１乃至図３は、従来のトレンチ隔離が形
成された半導体装置の接合漏洩電流分布を示すグラフで
ある。
成された半導体装置の接合漏洩電流分布を示すグラフで
ある。
【００１２】この時、図１乃至図３は、各々ｎ+／ｐ、
ｎ-／ｐ、そしてｐ+／ｎの接合に対して約８３℃での漏
洩電流分布を示す。
ｎ-／ｐ、そしてｐ+／ｎの接合に対して約８３℃での漏
洩電流分布を示す。
【００１３】図１を参照すると、ｎ+／ｐ接合に対する
平均（５０％）漏洩電流の分布は、約１０５０℃の緻密
化工程に対して約４．７×１０-14Ａ／μｍ（２ａ）を
示し、また、約１１５０℃の緻密化工程に対して約３．
５×１０-14Ａ／μｍ（２ｂ）を示す。
平均（５０％）漏洩電流の分布は、約１０５０℃の緻密
化工程に対して約４．７×１０-14Ａ／μｍ（２ａ）を
示し、また、約１１５０℃の緻密化工程に対して約３．
５×１０-14Ａ／μｍ（２ｂ）を示す。
【００１４】次に、図２において、ｎ-／ｐ接合に対す
る平均漏洩電流の分布は、約１０５０℃の緻密化工程に
対して約４．７×１０-14Ａ／μｍ（４ａ）を示し、約
１１５０℃の緻密化工程に対して約３．５×１０-14Ａ
／μｍ（４ｂ）を示す。
る平均漏洩電流の分布は、約１０５０℃の緻密化工程に
対して約４．７×１０-14Ａ／μｍ（４ａ）を示し、約
１１５０℃の緻密化工程に対して約３．５×１０-14Ａ
／μｍ（４ｂ）を示す。
【００１５】そして、図３を参照すると、ｐ+／ｎ接合
に対する平均漏洩電流の分布は、約３．３×１０-14Ａ
／μｍ（６ａ）を示し、約１１５０℃の緻密化工程に対
して約２．７×１０-14Ａ／μｍ（６ｂ）を示す。
に対する平均漏洩電流の分布は、約３．３×１０-14Ａ
／μｍ（６ａ）を示し、約１１５０℃の緻密化工程に対
して約２．７×１０-14Ａ／μｍ（６ｂ）を示す。
【００１６】上述のように緻密化温度を１０５０℃から
約１１５０℃に増加させることによって接合漏洩電流が
減少されることが分かる。
約１１５０℃に増加させることによって接合漏洩電流が
減少されることが分かる。
【００１７】しかし、ＣＶＤ酸化膜でトレンチを充填し
た後、Ying-Chen Chao et al.、“METHOD FOR PRODUCIN
G PATTERNING ALIGNMENTMARKS IN OXIDE”、1995（U.S.
P 5,478,762）に掲載されたように、約１１５０℃以上
の高温で緻密化工程を行う場合、半導体基板の歪曲が発
生することがあり、特に厚いＣＶＤ酸化膜を半導体基板
上に形成した後、高温工程を進行する場合、その可能性
がもっと大きくなる。
た後、Ying-Chen Chao et al.、“METHOD FOR PRODUCIN
G PATTERNING ALIGNMENTMARKS IN OXIDE”、1995（U.S.
P 5,478,762）に掲載されたように、約１１５０℃以上
の高温で緻密化工程を行う場合、半導体基板の歪曲が発
生することがあり、特に厚いＣＶＤ酸化膜を半導体基板
上に形成した後、高温工程を進行する場合、その可能性
がもっと大きくなる。
【００１８】又、ＣＶＤ酸化膜で充填されたトレンチ隔
離に対する高温緻密化工程後、素子領域がトレンチ隔離
領域の割に高めることもできるし、低めることもできる
が、いずれの場合も後続工程で形成されるゲート酸化膜
の特性が劣化されるという問題点が発生する。
離に対する高温緻密化工程後、素子領域がトレンチ隔離
領域の割に高めることもできるし、低めることもできる
が、いずれの場合も後続工程で形成されるゲート酸化膜
の特性が劣化されるという問題点が発生する。
【００１９】
【発明が解決しようとうする課題】本発明は、上述の諸
般問題点を解決するため提案されたものとして、トレン
チ隔離形成時発生される損傷層が回復でき、同時に酸素
不純物が除去された領域が形成でき、従って、接合漏洩
電流特性を向上させることができる半導体装置のトレン
チ隔離形成方法を提供することがその目的である。
般問題点を解決するため提案されたものとして、トレン
チ隔離形成時発生される損傷層が回復でき、同時に酸素
不純物が除去された領域が形成でき、従って、接合漏洩
電流特性を向上させることができる半導体装置のトレン
チ隔離形成方法を提供することがその目的である。
【００２０】本発明の他の目的は、トレンチ隔離形成
時、半導体基板の歪曲発生可能性が減らすことができ、
後続ゲート酸化膜の特性劣化が防止できる半導体装置の
トレンチ隔離形成方法を提供することがその目的であ
る。
時、半導体基板の歪曲発生可能性が減らすことができ、
後続ゲート酸化膜の特性劣化が防止できる半導体装置の
トレンチ隔離形成方法を提供することがその目的であ
る。
【００２１】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置のトレンチ隔離形成方
法は、半導体基板をエッチングしてトレンチを形成する
段階と、トレンチ内壁に薄い熱酸化膜を形成する段階
と、トレンチ形成時発生された半導体基板の損傷及び半
導体基板内の酸素不純物を除去するため熱処理工程を行
う段階と、トレンチを絶縁膜で充填して素子隔離領域を
形成する段階とを含む。
めの本発明によると、半導体装置のトレンチ隔離形成方
法は、半導体基板をエッチングしてトレンチを形成する
段階と、トレンチ内壁に薄い熱酸化膜を形成する段階
と、トレンチ形成時発生された半導体基板の損傷及び半
導体基板内の酸素不純物を除去するため熱処理工程を行
う段階と、トレンチを絶縁膜で充填して素子隔離領域を
形成する段階とを含む。
【００２２】この方法の望ましい実施の形態において、
トレンチ深さは、約０．１〜１．０μｍの範囲内で形成
される。
トレンチ深さは、約０．１〜１．０μｍの範囲内で形成
される。
【００２３】この方法の望ましい実施の形態において、
熱酸化膜の厚さは、約１００〜５００Åの範囲内で形成
される。
熱酸化膜の厚さは、約１００〜５００Åの範囲内で形成
される。
【００２４】この方法の望ましい実施の形態において、
熱処理工程は、約１０００〜１２００℃の間の温度で約
１〜８時間行われる。
熱処理工程は、約１０００〜１２００℃の間の温度で約
１〜８時間行われる。
【００２５】この方法の望ましい実施の形態において、
熱処理工程は、高純度窒素雰囲気で行われる。
熱処理工程は、高純度窒素雰囲気で行われる。
【００２６】この方法の望ましい実施の形態において、
熱処理工程は、高純度アルゴン雰囲気で行われる。
熱処理工程は、高純度アルゴン雰囲気で行われる。
【００２７】この方法の望ましい実施の形態において、
半導体装置のトレンチ隔離形成方法は、トレンチ形成前
に半導体基板上にシリコン酸化膜とシリコン窒化膜を順
次的に形成する段階と、シリコン窒化膜上に素子隔離領
域を定義してフォトレジスト膜パターンを形成する段階
と、フォトレジスト膜パターンをマスクで使用してシリ
コン窒化膜及びシリコン酸化膜を除去して半導体基板を
露出させる段階とを含む。
半導体装置のトレンチ隔離形成方法は、トレンチ形成前
に半導体基板上にシリコン酸化膜とシリコン窒化膜を順
次的に形成する段階と、シリコン窒化膜上に素子隔離領
域を定義してフォトレジスト膜パターンを形成する段階
と、フォトレジスト膜パターンをマスクで使用してシリ
コン窒化膜及びシリコン酸化膜を除去して半導体基板を
露出させる段階とを含む。
【００２８】この方法の望ましい実施の形態において、
シリコン酸化膜の厚さは、約５０〜３００Åの範囲内で
形成される。
シリコン酸化膜の厚さは、約５０〜３００Åの範囲内で
形成される。
【００２９】この方法の望ましい実施の形態において、
シリコン窒化膜の厚さは、約５００〜３０００Åの範囲
内で形成される。
シリコン窒化膜の厚さは、約５００〜３０００Åの範囲
内で形成される。
【００３０】この方法の望ましい実施の形態において、
素子隔離領域を形成する段階は、トレンチを充填するよ
うに半導体基板上にＣＶＤ酸化膜を形成する段階と、Ｃ
ＶＤ酸化膜を熱処理して緻密化させる段階と、ＣＶＤ酸
化膜を平坦化エッチングする段階とを含む。
素子隔離領域を形成する段階は、トレンチを充填するよ
うに半導体基板上にＣＶＤ酸化膜を形成する段階と、Ｃ
ＶＤ酸化膜を熱処理して緻密化させる段階と、ＣＶＤ酸
化膜を平坦化エッチングする段階とを含む。
【００３１】この方法の望ましい実施の形態において、
緻密化熱処理温度は、約１０００〜１０５０℃の間の範
囲を有する。
緻密化熱処理温度は、約１０００〜１０５０℃の間の範
囲を有する。
【００３２】本発明による半導体装置のトレンチ隔離形
成方法は、半導体基板の歪曲発生可能性を減らし、素子
の接合漏洩電流特性を向上させる。
成方法は、半導体基板の歪曲発生可能性を減らし、素子
の接合漏洩電流特性を向上させる。
【００３３】
【発明の実施の形態】図５Ａ乃至図５Ｂを参照すると、
本発明による新規した半導体装置のトレンチ隔離形成方
法は、半導体基板をエッチングして形成されたトレンチ
内壁に薄い熱酸化膜を形成した後、約１０００〜１２０
０℃の間の温度で約１〜８時間熱処理してトレンチ形成
時、損傷された基板を回復させ、半導体基板内の酸素不
純物を除去する。そして、トレンチを絶縁膜で充填して
素子隔離領域を形成する。このような半導体装置の製造
方法によって、トレンチ形成時発生される損傷層回復の
ための熱処理工程をトレンチフィリング（filing）前に
行うことによって、トレンチを充填するＣＶＤ酸化膜
（絶縁膜）の緻密化工程熱処理温度を低めることがで
き、従って、半導体基板の歪曲可能性を減らすことがで
き、素子の接合漏洩電流特性を向上させることができ
る。
本発明による新規した半導体装置のトレンチ隔離形成方
法は、半導体基板をエッチングして形成されたトレンチ
内壁に薄い熱酸化膜を形成した後、約１０００〜１２０
０℃の間の温度で約１〜８時間熱処理してトレンチ形成
時、損傷された基板を回復させ、半導体基板内の酸素不
純物を除去する。そして、トレンチを絶縁膜で充填して
素子隔離領域を形成する。このような半導体装置の製造
方法によって、トレンチ形成時発生される損傷層回復の
ための熱処理工程をトレンチフィリング（filing）前に
行うことによって、トレンチを充填するＣＶＤ酸化膜
（絶縁膜）の緻密化工程熱処理温度を低めることがで
き、従って、半導体基板の歪曲可能性を減らすことがで
き、素子の接合漏洩電流特性を向上させることができ
る。
【００３４】以下、図４乃至図８を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００３５】図４Ａ乃至図４Ｆは、本発明の実施の形態
による半導体装置のトレンチ隔離２４形成方法を順次的
に示す断面図である。
による半導体装置のトレンチ隔離２４形成方法を順次的
に示す断面図である。
【００３６】図４Ａを参照すると、本発明の実施の形態
による半導体装置のトレンチ隔離２４形成方法は、半導
体基板１０上にシリコン酸化膜１２を形成し、シリコン
酸化膜１２上にシリコン窒化膜１４を形成する。
による半導体装置のトレンチ隔離２４形成方法は、半導
体基板１０上にシリコン酸化膜１２を形成し、シリコン
酸化膜１２上にシリコン窒化膜１４を形成する。
【００３７】この時、シリコン酸化膜１２は、熱酸化膜
形成方法を使用して約５０〜３００Åの範囲内で形成
し、シリコン窒化膜１４は、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）方法を使用して５００〜
３０００Åの範囲内で形成する。
形成方法を使用して約５０〜３００Åの範囲内で形成
し、シリコン窒化膜１４は、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）方法を使用して５００〜
３０００Åの範囲内で形成する。
【００３８】ここで、シリコン酸化膜１２は、シリコン
窒化膜１４と半導体基板１０上に発生する応力（stres
s）に対する緩衝役割を果たし、シリコン窒化膜１４
は、後続平坦化工程でエッチング停止層（etch stop la
yer）役割を果たす。
窒化膜１４と半導体基板１０上に発生する応力（stres
s）に対する緩衝役割を果たし、シリコン窒化膜１４
は、後続平坦化工程でエッチング停止層（etch stop la
yer）役割を果たす。
【００３９】シリコン窒化膜１４上に素子隔離領域ａを
定義してフォトレジスト膜パターン（図面に未図示）を
形成する。そして、フォトレジスト膜パターンをマスク
で使用してシリコン窒化膜１４及びシリコン酸化膜１２
を除去して半導体基板１０を露出させる。
定義してフォトレジスト膜パターン（図面に未図示）を
形成する。そして、フォトレジスト膜パターンをマスク
で使用してシリコン窒化膜１４及びシリコン酸化膜１２
を除去して半導体基板１０を露出させる。
【００４０】次に、図４Ｂにおいて、露出された半導体
基板１０をエッチングしてトレンチ１６を形成する。
基板１０をエッチングしてトレンチ１６を形成する。
【００４１】この時、トレンチ１６を形成するためのエ
ッチングマスクとして、上述のようにフォトレジスト膜
パターンが使用でき、フォトレジスト膜パターンを除去
した後、素子隔離領域ａ両側のシリコン窒化膜１４を使
用することもできる。
ッチングマスクとして、上述のようにフォトレジスト膜
パターンが使用でき、フォトレジスト膜パターンを除去
した後、素子隔離領域ａ両側のシリコン窒化膜１４を使
用することもできる。
【００４２】又、シリコン窒化膜１４上に他のシリコン
酸化膜（図面に未図示）を形成し、これをマスクで使用
してトレンチ１６が形成できる。
酸化膜（図面に未図示）を形成し、これをマスクで使用
してトレンチ１６が形成できる。
【００４３】トレンチ１６の深さは、素子が要求する程
度によって決定され、約０．１〜１．０μｍ程度で形成
する。
度によって決定され、約０．１〜１．０μｍ程度で形成
する。
【００４４】続いて、図４Ｃを参照すると、トレンチ１
６内壁、即ちトレンチ下部及び両側壁に熱酸化工程で約
１００〜５００Å厚さの薄い熱酸化膜１８を形成する。
６内壁、即ちトレンチ下部及び両側壁に熱酸化工程で約
１００〜５００Å厚さの薄い熱酸化膜１８を形成する。
【００４５】図５Ａ乃至図５Ｂは、熱処理工程前後の半
導体基板１０の状態を示す断面図である。
導体基板１０の状態を示す断面図である。
【００４６】図５Ａを参照すると、熱酸化膜１８が形成
された半導体基板１０は、トレンチ１６形成時発生され
た損傷層１７を有し、又半導体基板１０そのもの内の酸
素不純物２０を有する。
された半導体基板１０は、トレンチ１６形成時発生され
た損傷層１７を有し、又半導体基板１０そのもの内の酸
素不純物２０を有する。
【００４７】この時、酸素不純物２０は、半導体基板１
０製造時、半導体基板１０内に含まれる。
０製造時、半導体基板１０内に含まれる。
【００４８】半導体基板１０を第１熱処理してトレンチ
１６形成時発生された半導体基板１０の損傷及び半導体
基板１０内に含まされた酸素不純物２０を除去する。
１６形成時発生された半導体基板１０の損傷及び半導体
基板１０内に含まされた酸素不純物２０を除去する。
【００４９】この時、第１熱処理は、本発明の一番特徴
的な工程として、約１０００〜１２００℃の間の温度で
約１〜８時間の間、高純度窒素雰囲気（Ｎ2 ambient）
乃至高純度アルゴン雰囲気（Ａｒ ambient）等の不活性
気体雰囲気で行われる。
的な工程として、約１０００〜１２００℃の間の温度で
約１〜８時間の間、高純度窒素雰囲気（Ｎ2 ambient）
乃至高純度アルゴン雰囲気（Ａｒ ambient）等の不活性
気体雰囲気で行われる。
【００５０】そうすると、図５Ｂに図示されたように、
損傷層１７が回復され、又トレンチ１６両側の半導体基
板１０内の酸素不純物２０が除去された領域（denuded
zone:oxyzen free）２１が形成される。
損傷層１７が回復され、又トレンチ１６両側の半導体基
板１０内の酸素不純物２０が除去された領域（denuded
zone:oxyzen free）２１が形成される。
【００５１】次に、図４Ｄを参照すると、トレンチ１６
がオーバーフィル（overfill）されるようにＣＶＤ（Ch
emical Vapor Deposition）酸化膜２２を形成した後、
ＣＶＤ酸化膜２２の湿式エッチング率を減らすため不活
性気体雰囲気で第２熱処理する緻密化工程を行う。
がオーバーフィル（overfill）されるようにＣＶＤ（Ch
emical Vapor Deposition）酸化膜２２を形成した後、
ＣＶＤ酸化膜２２の湿式エッチング率を減らすため不活
性気体雰囲気で第２熱処理する緻密化工程を行う。
【００５２】第２熱処理工程は、損傷層１７がすでに回
復されたため、第１熱処理温度より相対的に低い温度で
ある約１０００〜１０５０℃程度で行われる。
復されたため、第１熱処理温度より相対的に低い温度で
ある約１０００〜１０５０℃程度で行われる。
【００５３】従って、従来の緻密化工程時に発生される
半導体基板１０の歪曲が防止され、後続工程で形成され
るゲート酸化膜の特性劣化が防止される。
半導体基板１０の歪曲が防止され、後続工程で形成され
るゲート酸化膜の特性劣化が防止される。
【００５４】図４Ｅにおいて、ＣＭＰ（Chemical Mecha
nical Polishing）工程、又は全面乾式エッチングのよ
うな平坦化エッチング工程を行ってＣＶＤ酸化膜２２を
エッチングする。この時、シリコン窒化膜１４をエッチ
ング停止層で使用する。
nical Polishing）工程、又は全面乾式エッチングのよ
うな平坦化エッチング工程を行ってＣＶＤ酸化膜２２を
エッチングする。この時、シリコン窒化膜１４をエッチ
ング停止層で使用する。
【００５５】シリコン窒化膜１４及びシリコン酸化膜１
２を除去してトレンチ１６両側の半導体基板１０を露出
させると、図４Ｆに図示されたように、トレンチ隔離２
４が形成される。
２を除去してトレンチ１６両側の半導体基板１０を露出
させると、図４Ｆに図示されたように、トレンチ隔離２
４が形成される。
【００５６】図６乃至図８は、本発明の実施の形態によ
るトレンチ隔離２４が形成された半導体装置の接合漏洩
電流分布を示すグラフである。
るトレンチ隔離２４が形成された半導体装置の接合漏洩
電流分布を示すグラフである。
【００５７】この時、図６乃至図８は、本発明の実施の
形態による１つの工程条件として、トレンチ１６内壁に
熱酸化膜１８を約２４０Åの厚さで形成し、高純度窒素
雰囲気の約１１５０℃の温度で約１時間熱処理した時、
各々ｎ+／ｐ、ｐ+／ｎ、そしてｎ-／ｐの約８３℃での
接合漏洩電流分布を示す。
形態による１つの工程条件として、トレンチ１６内壁に
熱酸化膜１８を約２４０Åの厚さで形成し、高純度窒素
雰囲気の約１１５０℃の温度で約１時間熱処理した時、
各々ｎ+／ｐ、ｐ+／ｎ、そしてｎ-／ｐの約８３℃での
接合漏洩電流分布を示す。
【００５８】図６を参照すると、ｎ+／ｐ接合に対する
平均（５０％）漏洩電流の分布は、従来の約４×１０
-14Ａ／μｍ（３０ａ）から約３×１０-14Ａ／μｍ（３
０ｂ）に減少されたことを示す。
平均（５０％）漏洩電流の分布は、従来の約４×１０
-14Ａ／μｍ（３０ａ）から約３×１０-14Ａ／μｍ（３
０ｂ）に減少されたことを示す。
【００５９】次に、図７を参照すると、ｎ-／ｐ接合に
対する平均漏洩電流分布は、従来の約２．７×１０-14
Ａ／μｍ（３２ａ）から約２×１０-14Ａ／μｍ（３２
ｂ）に減少されたことを示す。
対する平均漏洩電流分布は、従来の約２．７×１０-14
Ａ／μｍ（３２ａ）から約２×１０-14Ａ／μｍ（３２
ｂ）に減少されたことを示す。
【００６０】そして、図８において、ｐ+／ｎ接合に対
する平均漏洩電流は、従来の約３．３×１０-14Ａ／μ
ｍ（３４ａ）から約２．５×１０-14Ａ／μｍ（３４
ｂ）に減少されたことを示す。
する平均漏洩電流は、従来の約３．３×１０-14Ａ／μ
ｍ（３４ａ）から約２．５×１０-14Ａ／μｍ（３４
ｂ）に減少されたことを示す。
【００６１】このように、ＣＶＤ酸化膜２２形成前に高
温度熱処理工程を行うことによって、損傷層１７回復及
び酸素不純物が除去された領域２１が形成されることに
よって、上述のように向上された接合漏洩電流特性を得
るようになる。
温度熱処理工程を行うことによって、損傷層１７回復及
び酸素不純物が除去された領域２１が形成されることに
よって、上述のように向上された接合漏洩電流特性を得
るようになる。
【００６２】
【発明の効果】本発明は、トレンチ隔離形成のための絶
縁膜の緻密化工程熱処理温度を低下させることができ、
従って半導体基板の歪曲可能性を減らすことができて、
素子の接合電流特性を向上させる効果がある。
縁膜の緻密化工程熱処理温度を低下させることができ、
従って半導体基板の歪曲可能性を減らすことができて、
素子の接合電流特性を向上させる効果がある。
【図１】 従来のトレンチ隔離が形成された半導体装置
の接合漏洩電流分布を示すグラフである。
の接合漏洩電流分布を示すグラフである。
【図２】 従来のトレンチ隔離が形成された半導体装置
の接合漏洩電流分布を示すグラフである。
の接合漏洩電流分布を示すグラフである。
【図３】 従来のトレンチ隔離が形成された半導体装置
の接合漏洩電流分布を示すグラフである。
の接合漏洩電流分布を示すグラフである。
【図４】 本発明の一実施の形態による半導体装置のト
レンチ隔離形成方法を順次的に示す断面図である。
レンチ隔離形成方法を順次的に示す断面図である。
【図５】 図４Ｃの熱処理工程前後の半導体基板の状態
を示す断面図である。
を示す断面図である。
【図６】 本発明の一実施の形態によるトレンチ隔離が
形成された半導体装置の接合漏洩電流分布を示すグラフ
である。
形成された半導体装置の接合漏洩電流分布を示すグラフ
である。
【図７】 本発明の一実施の形態によるトレンチ隔離が
形成された半導体装置の接合漏洩電流分布を示すグラフ
である。
形成された半導体装置の接合漏洩電流分布を示すグラフ
である。
【図８】 本発明の一実施の形態によるトレンチ隔離が
形成された半導体装置の接合漏洩電流分布を示すグラフ
である。
形成された半導体装置の接合漏洩電流分布を示すグラフ
である。
１０ 半導体基板 １２ シリコン酸化膜 １４ シリコン窒化膜 １６ トレンチ １７ 損傷層 １８ 熱酸化膜 ２０ 酸素不純物 ２１ 酸素不純物領域 ２２ ＣＶＤ酸化膜 ２４ トレンチ隔離
フロントページの続き (72)発明者 朴 文漢 大韓民国京畿道安陽市東岸區▲寛▼養洞 1587−５孔雀エーピーティ202−908
Claims (11)
- 【請求項１】 半導体基板をエッチングしてトレンチを
形成する段階と、 前記トレンチ内壁に薄い熱酸化膜を形成する段階と、 前記トレンチ形成時発生された半導体基板の損傷及び前
記半導体基板内の酸素不純物を除去するため熱処理工程
を行う段階と、 前記トレンチを絶縁膜で充填して素子隔離領域を形成す
る段階と、を含むことを特徴とする半導体装置のトレン
チ隔離形成方法。 - 【請求項２】 前記トレンチ深さは、約０．１〜１．０
μｍの範囲内で形成されることを特徴とする請求項１に
記載の半導体装置のトレンチ隔離形成方法。 - 【請求項３】 前記熱酸化膜の厚さは、約１００〜５０
０Åの範囲内で形成されることを特徴とする請求項１に
記載の半導体装置のトレンチ隔離形成方法。 - 【請求項４】 前記熱処理工程は、約１０００〜１２０
０℃の間の温度で約１〜８時間行われることを特徴とす
る請求項１に記載の半導体装置のトレンチ隔離形成方
法。 - 【請求項５】 前記熱処理工程は、高純度窒素雰囲気で
行われることを特徴とする請求項１に記載の半導体装置
のトレンチ隔離形成方法。 - 【請求項６】 前記熱処理は、高純度アルゴン雰囲気で
行われることを特徴とする請求項１に記載の半導体装置
のトレンチ隔離形成方法。 - 【請求項７】 半導体装置のトレンチ隔離形成方法は、
トレンチ形成前に半導体基板上にシリコン酸化膜とシリ
コン窒化膜を順次的に形成する段階と、 前記シリコン窒化膜上に素子隔離領域を定義してフォト
レジスト膜パターンを形成する段階と、 前記フォトレジスト膜パターンをマスクで使用して前記
シリコン窒化膜及びシリコン酸化膜を除去して半導体基
板を露出させる段階と、を含むことを特徴とする半導体
装置のトレンチ隔離形成方法。 - 【請求項８】 前記シリコン酸化膜の厚さは、約５０〜
３００Åの範囲内で形成されることを特徴とする請求項
７に記載の半導体装置のトレンチ隔離形成方法。 - 【請求項９】 前記シリコン窒化膜の厚さは、約５００
〜３０００Åの範囲内で形成されることを特徴とする請
求項７に記載の半導体装置のトレンチ隔離形成方法。 - 【請求項１０】 前記素子隔離領域を形成する段階は、
前記トレンチを充填するように前記半導体基板上にＣＶ
Ｄ酸化膜を形成する段階と、 前記ＣＶＤ酸化膜を熱処理して緻密化（densificatio
n）させる段階と、 前記ＣＶＤ酸化膜を平坦化エッチングする段階と、を含
むことを特徴とする請求項１に記載の半導体装置のトレ
ンチ隔離形成方法。 - 【請求項１１】 前記緻密化熱処理温度は、約１０００
〜１０５０℃の間の範囲を有することを特徴とする請求
項１０に記載の半導体装置のトレンチ隔離形成方法。
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|---|---|
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| JP (1) | JP3974269B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421294B1 (ko) * | 2001-12-22 | 2004-03-09 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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| US6265283B1 (en) * | 1999-08-12 | 2001-07-24 | Advanced Micro Devices, Inc. | Self-aligning silicon oxynitride stack for improved isolation structure |
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- 1997-09-25 KR KR1019970048828A patent/KR100261018B1/ko not_active Expired - Fee Related
-
1998
- 1998-09-24 JP JP27031098A patent/JP3974269B2/ja not_active Expired - Fee Related
- 1998-09-25 US US09/160,094 patent/US6083808A/en not_active Expired - Lifetime
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