JPH03175652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03175652A JPH03175652A JP31580789A JP31580789A JPH03175652A JP H03175652 A JPH03175652 A JP H03175652A JP 31580789 A JP31580789 A JP 31580789A JP 31580789 A JP31580789 A JP 31580789A JP H03175652 A JPH03175652 A JP H03175652A
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- JP
- Japan
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- trench
- substrate
- oxidation
- silicon nitride
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に素子分離領
域の製造方法に関する。
域の製造方法に関する。
従来、半導体装置の素子分離領域の形成には選択酸化法
が用いられている。
が用いられている。
第３図（ａ）、（ｂ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、シリコン基板１の上に窒化
シリコン膜２を設けて選択的にエツチングし、開口部７
を設ける。
シリコン膜２を設けて選択的にエツチングし、開口部７
を設ける。
次に、第３図（ｂ）に示すように、窒化シリコンＭ２を
マスクとしてシリコン基板１の表面を酸化してフィール
ド酸化膜８を設け、窒化シリコン膜２を除去して、素子
形成領域を区画している。
マスクとしてシリコン基板１の表面を酸化してフィール
ド酸化膜８を設け、窒化シリコン膜２を除去して、素子
形成領域を区画している。
このように、選択酸化法を用いて素子分離領域を形成し
た場合にはバーズ・ビーク９を発生することが知られて
いる。
た場合にはバーズ・ビーク９を発生することが知られて
いる。
上述した従来の半導体装置の製造方法は、耐酸化性マス
ク層を用いてシリコン基板表面の露出領域を熱酸化法に
て酸化し、酸化シリコン膜がちなる素子分離領域を形成
しているので、露出領域を限定するパターンより横方向
に広がって素子分離領域が形成されるために、素子形成
領域が狭くなる欠点がある。このため、６４メガビット
ＤＲＡＭの如き、微細な素子領域を形成することは実質
的に不可能となる。
ク層を用いてシリコン基板表面の露出領域を熱酸化法に
て酸化し、酸化シリコン膜がちなる素子分離領域を形成
しているので、露出領域を限定するパターンより横方向
に広がって素子分離領域が形成されるために、素子形成
領域が狭くなる欠点がある。このため、６４メガビット
ＤＲＡＭの如き、微細な素子領域を形成することは実質
的に不可能となる。
本発明の半導体装置の製造方法は、半導体基板上に耐酸
化性マスク層を選択的に設け前記耐酸化性マスク層のパ
ターンに整合した溝を前記半導体基板に設ける工程と、
前記溝の内面に薄い第１の絶縁膜を形成する工程と、前
記溝内に厚い第２の絶縁膜を充填して素子分離領域を形
成する工程とを含んで構成される。
化性マスク層を選択的に設け前記耐酸化性マスク層のパ
ターンに整合した溝を前記半導体基板に設ける工程と、
前記溝の内面に薄い第１の絶縁膜を形成する工程と、前
記溝内に厚い第２の絶縁膜を充填して素子分離領域を形
成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の表
面にＬＰＣＶＤ法により窒化シリコン膜２を０．１μｍ
の厚さに堆積し、窒化シリコン膜２及びシリコン基板１
を選択的に順次エツチングして溝３を形成する。
面にＬＰＣＶＤ法により窒化シリコン膜２を０．１μｍ
の厚さに堆積し、窒化シリコン膜２及びシリコン基板１
を選択的に順次エツチングして溝３を形成する。
次に、第１図（ｂ）に示すように、窒化シリコン膜２を
マスクとして９００ ’Ｃのドライ酸素の雰囲気中で熟
成化し、溝３の内面に酸化シリコン膜４を形成する。
マスクとして９００ ’Ｃのドライ酸素の雰囲気中で熟
成化し、溝３の内面に酸化シリコン膜４を形成する。
次に、第１図（Ｃ）に示すように、窒化シリコン膜２を
除去した後、ＣＶＤ法により酸化シリコン膜を堆積して
溝３内を充填し、エッチバック法により講３以外のシリ
コン基板１の表面に堆積した酸化シリコン膜を除去し、
講３内に埋込酸化シリコン膜５を設け、素子分離領域を
形成する。
除去した後、ＣＶＤ法により酸化シリコン膜を堆積して
溝３内を充填し、エッチバック法により講３以外のシリ
コン基板１の表面に堆積した酸化シリコン膜を除去し、
講３内に埋込酸化シリコン膜５を設け、素子分離領域を
形成する。
本実施例で得られた幅０．８μｍ深さ２．５μｍの素子
分離領域のリーク電流は１Ｏ−１３Ａ以下の低いレベル
であり、本発明の有用性が確認された。
分離領域のリーク電流は１Ｏ−１３Ａ以下の低いレベル
であり、本発明の有用性が確認された。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第２図に示すように、第１図（ａ）、（ｂ）により説明
した第１の実施例と同じ工程で酸化シリコン膜４を形成
した後に、ＬＰＣＶＤ法により窒化シリコン膜６を酸化
シリコン膜４の表面に０．１μｍの厚さに堆積する０次
に、第１の実施例と同じ工程で埋込酸化シリコン膜５を
設ける。
した第１の実施例と同じ工程で酸化シリコン膜４を形成
した後に、ＬＰＣＶＤ法により窒化シリコン膜６を酸化
シリコン膜４の表面に０．１μｍの厚さに堆積する０次
に、第１の実施例と同じ工程で埋込酸化シリコン膜５を
設ける。
以上説明したように本発明は、素子分離領域を形成する
際に、マスク材によって規定した微細な開口を有した渚
を形成し、該溝内部に絶縁物を埋込む方法を採用してお
り、マスク材に形成した微、４．［［寸法パターンと同
じ寸法にて素子分離領域を形成できる効果がある。
際に、マスク材によって規定した微細な開口を有した渚
を形成し、該溝内部に絶縁物を埋込む方法を採用してお
り、マスク材に形成した微、４．［［寸法パターンと同
じ寸法にて素子分離領域を形成できる効果がある。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図、第３図（ａ〉。 （ｂ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・窒化シリコン膜、３・
・・清、４・・・酸化シリコン膜、５・・・埋込酸化シ
リコン膜、６・・・窒化シリコン膜、７・・・開口部、
８・・・フィールド酸化膜、９・・・バーズ・ピーク。
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図、第３図（ａ〉。 （ｂ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・窒化シリコン膜、３・
・・清、４・・・酸化シリコン膜、５・・・埋込酸化シ
リコン膜、６・・・窒化シリコン膜、７・・・開口部、
８・・・フィールド酸化膜、９・・・バーズ・ピーク。
Claims (1)
- 半導体基板上に耐酸化性マスク層を選択的に設け前記
耐酸化性マスク層のパターンに整合した溝を前記半導体
基板に設ける工程と、前記溝の内面に薄い第１の絶縁膜
を形成する工程と、前記溝内に厚い第２の絶縁膜を充填
して素子分離領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31580789A JPH03175652A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31580789A JPH03175652A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175652A true JPH03175652A (ja) | 1991-07-30 |
Family
ID=18069796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31580789A Pending JPH03175652A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261018B1 (ko) * | 1997-09-25 | 2000-08-01 | 윤종용 | 반도체장치의트렌치격리형성방법 |
-
1989
- 1989-12-04 JP JP31580789A patent/JPH03175652A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261018B1 (ko) * | 1997-09-25 | 2000-08-01 | 윤종용 | 반도체장치의트렌치격리형성방법 |
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