JPH11186890A - 半導体スイッチ集積回路 - Google Patents
半導体スイッチ集積回路Info
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- JPH11186890A JPH11186890A JP9364458A JP36445897A JPH11186890A JP H11186890 A JPH11186890 A JP H11186890A JP 9364458 A JP9364458 A JP 9364458A JP 36445897 A JP36445897 A JP 36445897A JP H11186890 A JPH11186890 A JP H11186890A
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Links
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 ボンデイングワイヤの寄生インダクタンス成
分に起因するアイソレーション特性の低下を抑制する。 【解決手段】 入出力端子Ｔ1 ，Ｔ2 の間に設けられ
た、入出力開閉を担う第１ＦＥＴ１及び第２ＦＥＴ２
と、このＦＥＴ１，２の非導通時に導通状態となってシ
ャント機能を果たす第３ＦＥＴ３及び第４ＦＥＴ４とを
備えた半導体スイッチ集積回路で、上記第３ＦＥＴ３の
ソースを独立端子Ｔ3 に接続し、この端子Ｔ3は寄生イ
ンダクタンス１０（ボンデイングワイヤ）を介して接地
端子Ｔ4 に接続し、また上記第４ＦＥＴ４のソースも独
立端子Ｔ7 から寄生インダクタンス１１を介して接地端
子Ｔ8 に接続する。これによれば、上記第１ＦＥＴ１の
ドレイン−ソース間の高周波信号の迂回路が形成され難
くなり、入出力端子間のアイソレーション特性の低下が
改善される。
分に起因するアイソレーション特性の低下を抑制する。 【解決手段】 入出力端子Ｔ1 ，Ｔ2 の間に設けられ
た、入出力開閉を担う第１ＦＥＴ１及び第２ＦＥＴ２
と、このＦＥＴ１，２の非導通時に導通状態となってシ
ャント機能を果たす第３ＦＥＴ３及び第４ＦＥＴ４とを
備えた半導体スイッチ集積回路で、上記第３ＦＥＴ３の
ソースを独立端子Ｔ3 に接続し、この端子Ｔ3は寄生イ
ンダクタンス１０（ボンデイングワイヤ）を介して接地
端子Ｔ4 に接続し、また上記第４ＦＥＴ４のソースも独
立端子Ｔ7 から寄生インダクタンス１１を介して接地端
子Ｔ8 に接続する。これによれば、上記第１ＦＥＴ１の
ドレイン−ソース間の高周波信号の迂回路が形成され難
くなり、入出力端子間のアイソレーション特性の低下が
改善される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体スイッチ集積
回路、特に超短波帯から準マイクロ波帯での高周波信号
の入出力開閉又は切替えを行うための半導体スイッチ集
積回路の構成に関する。
回路、特に超短波帯から準マイクロ波帯での高周波信号
の入出力開閉又は切替えを行うための半導体スイッチ集
積回路の構成に関する。
【０００２】
【従来の技術】準マイクロ波帯に至る高周波信号の入出
力開閉や切替え機能を低消費電力で実現する半導体スイ
ッチ回路では、ＧaＡs化合物半導体による電界効果トラ
ンジスタであるＭＥＳＦＥＴ（Metal Semiconducctor F
ield Effect Transistor）等が用いられる。
力開閉や切替え機能を低消費電力で実現する半導体スイ
ッチ回路では、ＧaＡs化合物半導体による電界効果トラ
ンジスタであるＭＥＳＦＥＴ（Metal Semiconducctor F
ield Effect Transistor）等が用いられる。
【０００３】図３には、このような半導体スイッチの集
積回路の一例が示されており、この半導体スイッチ集積
回路は、高周波信号が印加される入力端子Ｔ1 と、この
高周波信号の出力端子Ｔ2 との間に、入出力開閉動作を
する第１電界効果トランジスタ（ＭＥＳＦＥＴ−以下、
単にＦＥＴとする）１及び第２ＦＥＴ２が直列接続され
る。即ち、上記第１ＦＥＴ１のドレイン（電極）が入力
端子Ｔ1 に、他方のソースが第２ＦＥＴ２のドレイン
に、第２ＦＥＴ２のソースが出力端子Ｔ2 に接続され
る。
積回路の一例が示されており、この半導体スイッチ集積
回路は、高周波信号が印加される入力端子Ｔ1 と、この
高周波信号の出力端子Ｔ2 との間に、入出力開閉動作を
する第１電界効果トランジスタ（ＭＥＳＦＥＴ−以下、
単にＦＥＴとする）１及び第２ＦＥＴ２が直列接続され
る。即ち、上記第１ＦＥＴ１のドレイン（電極）が入力
端子Ｔ1 に、他方のソースが第２ＦＥＴ２のドレイン
に、第２ＦＥＴ２のソースが出力端子Ｔ2 に接続され
る。
【０００４】また、上記の第１及び第２のＦＥＴ２，３
に対し、シャント機能を果たすための第３及び第４のＦ
ＥＴ３，４が設けられる。この第３ＦＥＴ３のドレイン
が上記入力端子Ｔ1 に接続され、一方の第４ＦＥＴ４の
ドレインは上記第１ＦＥＴ１のソースと第２ＦＥＴ２の
ドレインの接続点に接続されると共に、両ＦＥＴ３，４
のソースが端子Ｔ3 に接続されている。そして、この端
子Ｔ3 は、ボンデイングワイヤの寄生インダクタンス素
子５を介して接地端子（外部）Ｔ4 へ接続される。
に対し、シャント機能を果たすための第３及び第４のＦ
ＥＴ３，４が設けられる。この第３ＦＥＴ３のドレイン
が上記入力端子Ｔ1 に接続され、一方の第４ＦＥＴ４の
ドレインは上記第１ＦＥＴ１のソースと第２ＦＥＴ２の
ドレインの接続点に接続されると共に、両ＦＥＴ３，４
のソースが端子Ｔ3 に接続されている。そして、この端
子Ｔ3 は、ボンデイングワイヤの寄生インダクタンス素
子５を介して接地端子（外部）Ｔ4 へ接続される。
【０００５】更に、上記第１ＦＥＴ１のゲートは抵抗６
を介して、上記第２ＦＥＴ２のゲートは抵抗７を介して
切替え端子Ｔ5 にそれぞれ接続され、上記第３ＦＥＴ３
は抵抗８を介して、上記第４ＦＥＴ４のゲートは抵抗９
を介して切替え端子Ｔ6 にそれぞれ接続される。
を介して、上記第２ＦＥＴ２のゲートは抵抗７を介して
切替え端子Ｔ5 にそれぞれ接続され、上記第３ＦＥＴ３
は抵抗８を介して、上記第４ＦＥＴ４のゲートは抵抗９
を介して切替え端子Ｔ6 にそれぞれ接続される。
【０００６】このような構成によれば、上記第３ＦＥＴ
３が閉状態（導通）時では、入力端子Ｔ1 と接地電位の
間を低インピーダンスに保持し、他方の第４ＦＥＴ４が
閉状態時では、上記第１のＦＥＴ１のソースと上記第２
のＦＥＴ２のドレインの両電極の接続点と接地電位の間
を低インピーダンスに保持した上で、上記第３ＦＥＴ３
と第４ＦＥＴ４の閉状態が同期することで、上記入力端
子Ｔ1 と出力端子Ｔ2間の開状態（非導通）時のアイソ
レーション特性を良好に維持することができる。
３が閉状態（導通）時では、入力端子Ｔ1 と接地電位の
間を低インピーダンスに保持し、他方の第４ＦＥＴ４が
閉状態時では、上記第１のＦＥＴ１のソースと上記第２
のＦＥＴ２のドレインの両電極の接続点と接地電位の間
を低インピーダンスに保持した上で、上記第３ＦＥＴ３
と第４ＦＥＴ４の閉状態が同期することで、上記入力端
子Ｔ1 と出力端子Ｔ2間の開状態（非導通）時のアイソ
レーション特性を良好に維持することができる。
【０００７】そして、上記のＦＥＴ１〜４として、デプ
レッションモードのＭＥＳＦＥＴを適用した場合は、上
記の切替え端子Ｔ5 とＴ6 に対し相補的に、例えば各Ｆ
ＥＴ１〜４のピンチオフ電圧より低い負のバイアス電圧
と接地電位を印加することにより、入力端子Ｔ1 と出力
端子Ｔ2 の間が開閉制御される。即ち、上記切替え端子
Ｔ5 から、第１及び第２のＦＥＴ１，２のゲートに接地
電位が印加され、切替え端子Ｔ6 から、第３及び第４の
ＦＥＴ３，４のゲートにピンチオフ電圧より低い負の電
圧が印加されると、第１及び第２のＦＥＴ１，２は閉
（導通）状態、第３及び第４のＦＥＴ３，４は開（非導
通）状態となり、入力端子Ｔ1 に印加された信号が出力
端子Ｔ2 に出力される。
レッションモードのＭＥＳＦＥＴを適用した場合は、上
記の切替え端子Ｔ5 とＴ6 に対し相補的に、例えば各Ｆ
ＥＴ１〜４のピンチオフ電圧より低い負のバイアス電圧
と接地電位を印加することにより、入力端子Ｔ1 と出力
端子Ｔ2 の間が開閉制御される。即ち、上記切替え端子
Ｔ5 から、第１及び第２のＦＥＴ１，２のゲートに接地
電位が印加され、切替え端子Ｔ6 から、第３及び第４の
ＦＥＴ３，４のゲートにピンチオフ電圧より低い負の電
圧が印加されると、第１及び第２のＦＥＴ１，２は閉
（導通）状態、第３及び第４のＦＥＴ３，４は開（非導
通）状態となり、入力端子Ｔ1 に印加された信号が出力
端子Ｔ2 に出力される。
【０００８】逆に、第１及び第２のＦＥＴ１，２のゲー
トにピンチオフ電圧より低い負の電圧が印加され、第３
及び第４のＦＥＴ３，４のゲートに接地電位が印加され
ると、第１及び第２のＦＥＴ１，２は開状態、第３及び
第４のＦＥＴ３，４は閉状態となり、入力端子Ｔ1 に印
加された信号は出力端子Ｔ2 から出力されず、このとき
上記第３ＦＥＴ３及び第４ＦＥＴ４はシャント機能を果
たすので、スイッチ回路としてのアイソレーションが良
好に維持される。
トにピンチオフ電圧より低い負の電圧が印加され、第３
及び第４のＦＥＴ３，４のゲートに接地電位が印加され
ると、第１及び第２のＦＥＴ１，２は開状態、第３及び
第４のＦＥＴ３，４は閉状態となり、入力端子Ｔ1 に印
加された信号は出力端子Ｔ2 から出力されず、このとき
上記第３ＦＥＴ３及び第４ＦＥＴ４はシャント機能を果
たすので、スイッチ回路としてのアイソレーションが良
好に維持される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記半
導体スイッチ集積回路では、入出力の通過周波数の上昇
に伴い、上記第３ＦＥＴ３及び第４ＦＥＴ４の両ソース
と接地との間（端子Ｔ3と端子Ｔ4 との間）に直列に接
続されている寄生インダクタンス素子（ボンデイングワ
イヤ）５のインピーダンスが増加し、スイッチ回路のア
イソレーション特性を低下させるという問題がある。
導体スイッチ集積回路では、入出力の通過周波数の上昇
に伴い、上記第３ＦＥＴ３及び第４ＦＥＴ４の両ソース
と接地との間（端子Ｔ3と端子Ｔ4 との間）に直列に接
続されている寄生インダクタンス素子（ボンデイングワ
イヤ）５のインピーダンスが増加し、スイッチ回路のア
イソレーション特性を低下させるという問題がある。
【００１０】即ち、入出力端子Ｔ1 ，Ｔ2 間が開状態の
とき、閉状態となる第３ＦＥＴ３及び第４ＦＥＴ４の両
ソースは、ボンデイングワイヤの寄生インダクタンス素
子５を直列接続して接地される。この第３ＦＥＴ３及び
第４ＦＥＴ４が閉状態であるということは、等価的に上
記第１ＦＥＴ１のドレインとソースの電極間を閉状態に
するということであり、入出力端子Ｔ1 ，Ｔ2 間の開状
態時のアイソレーション特性の低下要因となるが、第３
ＦＥＴ３及び第４ＦＥＴ４のオン（導通時）抵抗に比べ
て上記寄生インダクタンス素子５のインピーダンスが十
分に低い周波数域では、第３ＦＥＴ３及び第４ＦＥＴ４
の両ソースの電圧が接地電位に限りなく近くなり、結果
としてこれら第３ＦＥＴ３及び第４ＦＥＴ４を介した、
上記第１ＦＥＴ１のドレインとソースの電極間のアイソ
レーション特性の低下は僅かである。
とき、閉状態となる第３ＦＥＴ３及び第４ＦＥＴ４の両
ソースは、ボンデイングワイヤの寄生インダクタンス素
子５を直列接続して接地される。この第３ＦＥＴ３及び
第４ＦＥＴ４が閉状態であるということは、等価的に上
記第１ＦＥＴ１のドレインとソースの電極間を閉状態に
するということであり、入出力端子Ｔ1 ，Ｔ2 間の開状
態時のアイソレーション特性の低下要因となるが、第３
ＦＥＴ３及び第４ＦＥＴ４のオン（導通時）抵抗に比べ
て上記寄生インダクタンス素子５のインピーダンスが十
分に低い周波数域では、第３ＦＥＴ３及び第４ＦＥＴ４
の両ソースの電圧が接地電位に限りなく近くなり、結果
としてこれら第３ＦＥＴ３及び第４ＦＥＴ４を介した、
上記第１ＦＥＴ１のドレインとソースの電極間のアイソ
レーション特性の低下は僅かである。
【００１１】しかし、入出力の通過周波数の上昇に伴い
上記寄生インダクタンス素子５のインピーダンスが増加
すると、閉状態の第３ＦＥＴ３及び第４ＦＥＴ４は、第
１ＦＥＴ１のドレイン−ソース間の迂回路として振る舞
うことになる。従って、本来は入力端子Ｔ1 或いは出力
端子Ｔ2 に印加された高周波信号を接地電位に低インピ
ーダンスで接続し、アイソレーション特性を改善すべき
上記第３ＦＥＴ３及び第４ＦＥＴ４のシャント機能が阻
害され、入出力端子Ｔ1 ，Ｔ2 間のアイソレーションを
低下させる。
上記寄生インダクタンス素子５のインピーダンスが増加
すると、閉状態の第３ＦＥＴ３及び第４ＦＥＴ４は、第
１ＦＥＴ１のドレイン−ソース間の迂回路として振る舞
うことになる。従って、本来は入力端子Ｔ1 或いは出力
端子Ｔ2 に印加された高周波信号を接地電位に低インピ
ーダンスで接続し、アイソレーション特性を改善すべき
上記第３ＦＥＴ３及び第４ＦＥＴ４のシャント機能が阻
害され、入出力端子Ｔ1 ，Ｔ2 間のアイソレーションを
低下させる。
【００１２】例えば、このスイッチ回路を集積回路とし
てプラスチックパッケージ等に実装する場合を想定する
と、適用されるボンデイングワイヤによる寄生インダク
タンス成分は通常１ｎＨ（ヘンリー）に近い値を持つ。
従って、上記入出力端子Ｔ1，Ｔ2 間に加えられる高周
波信号の周波数が１．６ＧＨｚ以上となる場合では、上
記第３ＦＥＴ３及び第４ＦＥＴ４のソース電極と接地電
位間のインピーダンスの絶対値は１０Ωを上回り、この
ような値までインピーダンスが増加すると、第３ＦＥＴ
３及び第４ＦＥＴ４を介して第１ＦＥＴ１のドレイン−
ソース間に迂回路が形成され、アイソレーション特性の
低下が顕在化する。しかも、このアイソレーション特性
の低下は、集積回路の組立て実装において必然的に生じ
る。
てプラスチックパッケージ等に実装する場合を想定する
と、適用されるボンデイングワイヤによる寄生インダク
タンス成分は通常１ｎＨ（ヘンリー）に近い値を持つ。
従って、上記入出力端子Ｔ1，Ｔ2 間に加えられる高周
波信号の周波数が１．６ＧＨｚ以上となる場合では、上
記第３ＦＥＴ３及び第４ＦＥＴ４のソース電極と接地電
位間のインピーダンスの絶対値は１０Ωを上回り、この
ような値までインピーダンスが増加すると、第３ＦＥＴ
３及び第４ＦＥＴ４を介して第１ＦＥＴ１のドレイン−
ソース間に迂回路が形成され、アイソレーション特性の
低下が顕在化する。しかも、このアイソレーション特性
の低下は、集積回路の組立て実装において必然的に生じ
る。
【００１３】本発明は、上記問題点を解決するためにな
されたもので、その目的は、ボンデイングワイヤの寄生
インダクタンス成分に起因するアイソレーション特性の
低下を抑制できる半導体スイッチ集積回路を提供するこ
とにある。
されたもので、その目的は、ボンデイングワイヤの寄生
インダクタンス成分に起因するアイソレーション特性の
低下を抑制できる半導体スイッチ集積回路を提供するこ
とにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入出力端子間にドレイン電極及びソース
電極を介して直列接続され、入出力開閉を担う複数の主
半導体スイッチ素子と、この主半導体スイッチ素子の接
続ラインにドレイン電極が接続され、上記主半導体スイ
ッチ素子が非導通時に導通となってシャント機能を果た
す複数のシャント用半導体スイッチ素子と、を備えた半
導体スイッチ集積回路において、上記複数のシャント用
半導体スイッチ素子のソース電極のそれぞれを集積回路
基板上に形成された独立端子に接続し、この独立端子を
それぞれのボンデイングワイヤによって接地端子に接続
したことを特徴とする。
に、本発明は、入出力端子間にドレイン電極及びソース
電極を介して直列接続され、入出力開閉を担う複数の主
半導体スイッチ素子と、この主半導体スイッチ素子の接
続ラインにドレイン電極が接続され、上記主半導体スイ
ッチ素子が非導通時に導通となってシャント機能を果た
す複数のシャント用半導体スイッチ素子と、を備えた半
導体スイッチ集積回路において、上記複数のシャント用
半導体スイッチ素子のソース電極のそれぞれを集積回路
基板上に形成された独立端子に接続し、この独立端子を
それぞれのボンデイングワイヤによって接地端子に接続
したことを特徴とする。
【００１５】上記構成によれば、主半導体スイッチ素子
が非導通で、シャント用半導体スイッチ素子が導通とな
るとき、入出力の通過周波数の上昇によってボンデイン
グワイヤの寄生インダクタンス素子のインピーダンスが
増加しても、個別シャント機能での短絡抵抗の増加に留
まり、この主半導体スイッチ素子のドレイン−ソース間
に形成される迂回路への高周波信号の通過が軽減され、
入出力端子間のアイソレーション特性を改善することが
可能となる。
が非導通で、シャント用半導体スイッチ素子が導通とな
るとき、入出力の通過周波数の上昇によってボンデイン
グワイヤの寄生インダクタンス素子のインピーダンスが
増加しても、個別シャント機能での短絡抵抗の増加に留
まり、この主半導体スイッチ素子のドレイン−ソース間
に形成される迂回路への高周波信号の通過が軽減され、
入出力端子間のアイソレーション特性を改善することが
可能となる。
【００１６】
【発明の実施の形態】図１には、実施形態例に係る半導
体スイッチ集積回路の一例が示されており、この回路の
基本構成は、図３に示した従来の構成と同様となってい
る。即ち、図示されるように、高周波信号が印加される
入力端子Ｔ1 と、その出力端子Ｔ2 との間に、入出力開
閉動作をするための主半導体スイッチ素子として、第１
ＦＥＴ（例えばＭＥＳＦＥＴ）１及び第２ＦＥＴ２が直
列配置されており、上記第１ＦＥＴ１のドレイン（電
極）が入力端子Ｔ1 に、ソース（電極）が第２ＦＥＴ２
のドレインに、第２ＦＥＴ２のソースが出力端子Ｔ2 に
接続される。
体スイッチ集積回路の一例が示されており、この回路の
基本構成は、図３に示した従来の構成と同様となってい
る。即ち、図示されるように、高周波信号が印加される
入力端子Ｔ1 と、その出力端子Ｔ2 との間に、入出力開
閉動作をするための主半導体スイッチ素子として、第１
ＦＥＴ（例えばＭＥＳＦＥＴ）１及び第２ＦＥＴ２が直
列配置されており、上記第１ＦＥＴ１のドレイン（電
極）が入力端子Ｔ1 に、ソース（電極）が第２ＦＥＴ２
のドレインに、第２ＦＥＴ２のソースが出力端子Ｔ2 に
接続される。
【００１７】一方、シャント用半導体スイッチ素子とし
ての第３及び第４のＦＥＴ３，４が上記第１及び第２の
ＦＥＴ１，２の開状態（非導通）時に、漏洩信号を接地
電位に短絡させるシャント機能を果たすように設けられ
る。即ち、この第３ＦＥＴ３は、そのドレインが上記入
力端子Ｔ1 に、かつソースが端子Ｔ3 （接地用ワイヤボ
ンデイング端子）に接続される。この端子Ｔ3 は、第４
ＦＥＴ４側とは別個の独立した端子として配置され、こ
の端子Ｔ3 はボンデイングワイヤの寄生インダクタンス
１０を介して接地端子（外部端子）Ｔ4 に接続される。
ての第３及び第４のＦＥＴ３，４が上記第１及び第２の
ＦＥＴ１，２の開状態（非導通）時に、漏洩信号を接地
電位に短絡させるシャント機能を果たすように設けられ
る。即ち、この第３ＦＥＴ３は、そのドレインが上記入
力端子Ｔ1 に、かつソースが端子Ｔ3 （接地用ワイヤボ
ンデイング端子）に接続される。この端子Ｔ3 は、第４
ＦＥＴ４側とは別個の独立した端子として配置され、こ
の端子Ｔ3 はボンデイングワイヤの寄生インダクタンス
１０を介して接地端子（外部端子）Ｔ4 に接続される。
【００１８】また、第４ＦＥＴ４のドレインは上記第１
ＦＥＴ１のソースと第２ＦＥＴ２のドレインの接続点に
接続され、かつソースが上記端子Ｔ3 とは別個に配置さ
れた端子Ｔ7 （接地用ワイヤボンデイング端子）に接続
される。そして、この端子Ｔ7 はボンデイングワイヤの
寄生インダクタンス１１を介して接地端子（外部端子）
Ｔ8 に接続される。
ＦＥＴ１のソースと第２ＦＥＴ２のドレインの接続点に
接続され、かつソースが上記端子Ｔ3 とは別個に配置さ
れた端子Ｔ7 （接地用ワイヤボンデイング端子）に接続
される。そして、この端子Ｔ7 はボンデイングワイヤの
寄生インダクタンス１１を介して接地端子（外部端子）
Ｔ8 に接続される。
【００１９】更に、上記第１ＦＥＴ１のゲートは抵抗６
を介して、上記第２ＦＥＴ２のゲートは抵抗７を介して
切替え端子Ｔ5 にそれぞれ接続され、上記第３ＦＥＴ３
は抵抗８を介して、上記第４ＦＥＴ４のゲートは抵抗９
を介して切替え端子Ｔ6 にそれぞれ接続される。
を介して、上記第２ＦＥＴ２のゲートは抵抗７を介して
切替え端子Ｔ5 にそれぞれ接続され、上記第３ＦＥＴ３
は抵抗８を介して、上記第４ＦＥＴ４のゲートは抵抗９
を介して切替え端子Ｔ6 にそれぞれ接続される。
【００２０】実施形態例は以上の構成からなり、上記の
ＦＥＴ１〜４としてデプレッションモードのＮチャンネ
ル電界効果トランジスタを用いた場合の作用を以下に説
明する。このスイッチ回路は、上記の切替え端子Ｔ5 と
Ｔ6 に対し相補的に、ピンチオフ電圧より低い負のバイ
アス電圧と接地電位を印加することにより、入力端子Ｔ
1 と出力端子Ｔ2 の間の開閉が制御される。
ＦＥＴ１〜４としてデプレッションモードのＮチャンネ
ル電界効果トランジスタを用いた場合の作用を以下に説
明する。このスイッチ回路は、上記の切替え端子Ｔ5 と
Ｔ6 に対し相補的に、ピンチオフ電圧より低い負のバイ
アス電圧と接地電位を印加することにより、入力端子Ｔ
1 と出力端子Ｔ2 の間の開閉が制御される。
【００２１】即ち、上記切替え端子Ｔ5 に対し、第１及
び第２のＦＥＴ１，２のドレイン、ソースと同電位の電
圧を印加し、切替え端子Ｔ6 に対し、第３及び第４のＦ
ＥＴ３，４のピンチオフ電圧以下の電圧（負電圧）を印
加すると、第１及び第２のＦＥＴ１，２ではそのドレイ
ン−ソース間が極めて低抵抗となる閉（導通）状態を呈
し、第３及び第４のＦＥＴ３，４ではそのドレイン−ソ
ース間が極めて高抵抗となる開（非導通）状態を呈す
る。従って、このとき入力端子Ｔ1 に印加された信号が
出力端子Ｔ2 に出力される。
び第２のＦＥＴ１，２のドレイン、ソースと同電位の電
圧を印加し、切替え端子Ｔ6 に対し、第３及び第４のＦ
ＥＴ３，４のピンチオフ電圧以下の電圧（負電圧）を印
加すると、第１及び第２のＦＥＴ１，２ではそのドレイ
ン−ソース間が極めて低抵抗となる閉（導通）状態を呈
し、第３及び第４のＦＥＴ３，４ではそのドレイン−ソ
ース間が極めて高抵抗となる開（非導通）状態を呈す
る。従って、このとき入力端子Ｔ1 に印加された信号が
出力端子Ｔ2 に出力される。
【００２２】一方、上記切替え端子Ｔ5 に対し、第１及
び第２のＦＥＴ１，２のピンチオフ電圧以下の電圧を印
加し、切替え端子Ｔ6 に対し、第３及び第４のＦＥＴ
３，４のドレイン、ソースと同電位の電圧を印加する
と、第１及び第２のＦＥＴ１，２ではそのドレイン−ソ
ース間が極めて高抵抗となる開状態、第３及び第４のＦ
ＥＴ３，４ではそのドレイン−ソース間が極めて低抵抗
となる閉状態を呈する。従って、このときには入力端子
Ｔ1 に印加された信号は出力端子Ｔ2 から出力されず、
また上記第３ＦＥＴ３及び第４ＦＥＴ４がシャント機能
を果たすことになる。
び第２のＦＥＴ１，２のピンチオフ電圧以下の電圧を印
加し、切替え端子Ｔ6 に対し、第３及び第４のＦＥＴ
３，４のドレイン、ソースと同電位の電圧を印加する
と、第１及び第２のＦＥＴ１，２ではそのドレイン−ソ
ース間が極めて高抵抗となる開状態、第３及び第４のＦ
ＥＴ３，４ではそのドレイン−ソース間が極めて低抵抗
となる閉状態を呈する。従って、このときには入力端子
Ｔ1 に印加された信号は出力端子Ｔ2 から出力されず、
また上記第３ＦＥＴ３及び第４ＦＥＴ４がシャント機能
を果たすことになる。
【００２３】このシャント機能は、上記第１ＦＥＴ１及
び第２ＦＥＴ２の開状態に同期して、上記第３ＦＥＴ３
及び第４ＦＥＴ４が閉状態となり、この第３ＦＥＴ３及
び第４ＦＥＴ４が、入力端子Ｔ1 と出力端子Ｔ2 間に漏
洩する信号を接地電位に短絡させることにより行われ、
当該例では、従来に比べてアイソレーション特性の低下
が大幅に改善される。即ち、第３ＦＥＴ３のソースと第
４ＦＥＴ４のソースが独立した端子Ｔ3 ，Ｔ7 を介して
それぞれのボンデイングワイヤで接地端子Ｔ4，Ｔ8 に
接続されるため、通過周波数の上昇に伴い、ボンデイン
グワイヤによる寄生インダクタンス１０，１１のインピ
ーダンスが増加しても、この影響はシャント機能をする
第３ＦＥＴ３，第４ＦＥＴ４の個別の短絡抵抗の増加に
留まる。
び第２ＦＥＴ２の開状態に同期して、上記第３ＦＥＴ３
及び第４ＦＥＴ４が閉状態となり、この第３ＦＥＴ３及
び第４ＦＥＴ４が、入力端子Ｔ1 と出力端子Ｔ2 間に漏
洩する信号を接地電位に短絡させることにより行われ、
当該例では、従来に比べてアイソレーション特性の低下
が大幅に改善される。即ち、第３ＦＥＴ３のソースと第
４ＦＥＴ４のソースが独立した端子Ｔ3 ，Ｔ7 を介して
それぞれのボンデイングワイヤで接地端子Ｔ4，Ｔ8 に
接続されるため、通過周波数の上昇に伴い、ボンデイン
グワイヤによる寄生インダクタンス１０，１１のインピ
ーダンスが増加しても、この影響はシャント機能をする
第３ＦＥＴ３，第４ＦＥＴ４の個別の短絡抵抗の増加に
留まる。
【００２４】そして、従来（図３）において、この第３
ＦＥＴ３及び第４ＦＥＴ４のソースと接地端子との間に
存在した共通インピーダンス成分の上昇による上記ＦＥ
Ｔ１のドレインとソース間の高周波漏洩経路が形成され
ないため、アイソレーション特性の低下が軽減される。
ＦＥＴ３及び第４ＦＥＴ４のソースと接地端子との間に
存在した共通インピーダンス成分の上昇による上記ＦＥ
Ｔ１のドレインとソース間の高周波漏洩経路が形成され
ないため、アイソレーション特性の低下が軽減される。
【００２５】図２には、当該例の半導体スイッチ集積回
路を表面実装プラスチックパッケージへ実装した場合の
シュミレーションでのアイソレーション特性の比較例が
示されている。この図２において、特性曲線Ｃ1 が図３
の回路と等価の集積回路、特性曲線Ｃ2 が図１の回路と
等価の集積回路を示しており、例えば周波数１．６ＧＨ
ｚでは１７ｄＢ程度、改善されていることが分る。
路を表面実装プラスチックパッケージへ実装した場合の
シュミレーションでのアイソレーション特性の比較例が
示されている。この図２において、特性曲線Ｃ1 が図３
の回路と等価の集積回路、特性曲線Ｃ2 が図１の回路と
等価の集積回路を示しており、例えば周波数１．６ＧＨ
ｚでは１７ｄＢ程度、改善されていることが分る。
【００２６】上記例では、半導体スイッチ素子としてＦ
ＥＴを用いたが、このＦＥＴと同様なスイッチング特性
を有するものであれば、他の半導体スイッチ素子を用い
て回路構成してもよい。
ＥＴを用いたが、このＦＥＴと同様なスイッチング特性
を有するものであれば、他の半導体スイッチ素子を用い
て回路構成してもよい。
【００２７】また、上記図１のスイッチ回路を複数設け
たもの、即ち上記入出力端子Ｔ1 ，Ｔ2 のいずれかを共
通端子として複数のスイッチ回路を接続した多極多投構
成の半導体スイッチ集積回路に本発明を適用することが
できる。
たもの、即ち上記入出力端子Ｔ1 ，Ｔ2 のいずれかを共
通端子として複数のスイッチ回路を接続した多極多投構
成の半導体スイッチ集積回路に本発明を適用することが
できる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
入出力端子間に接続され、入出力開閉を担う複数の主半
導体スイッチ素子と、この主半導体スイッチ素子が非導
通時に導通となってシャント機能を果たす複数のシャン
ト用半導体スイッチ素子を備えたスイッチ回路で、上記
複数のシャント用半導体スイッチ素子のソース電極のそ
れぞれを集積回路基板上に形成された独立端子に接続
し、この独立端子をそれぞれのボンデイングワイヤによ
って接地端子に接続したので、ボンデイングワイヤの寄
生インダクタンス成分に起因する高周波域でのアイソレ
ーション特性の低下を抑制することができる。しかも、
集積回路内の配線変更と実装組立てにおけるワイヤボン
デイング工程の変更のみで、特性改善が図られるという
利点がある。
入出力端子間に接続され、入出力開閉を担う複数の主半
導体スイッチ素子と、この主半導体スイッチ素子が非導
通時に導通となってシャント機能を果たす複数のシャン
ト用半導体スイッチ素子を備えたスイッチ回路で、上記
複数のシャント用半導体スイッチ素子のソース電極のそ
れぞれを集積回路基板上に形成された独立端子に接続
し、この独立端子をそれぞれのボンデイングワイヤによ
って接地端子に接続したので、ボンデイングワイヤの寄
生インダクタンス成分に起因する高周波域でのアイソレ
ーション特性の低下を抑制することができる。しかも、
集積回路内の配線変更と実装組立てにおけるワイヤボン
デイング工程の変更のみで、特性改善が図られるという
利点がある。
【図１】本発明の実施形態例に係る半導体スイッチ集積
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】従来回路及び本発明に係る半導体スイッチ集積
回路のシュミレーションにおけるアイソレーションの周
波数特性図である。
回路のシュミレーションにおけるアイソレーションの周
波数特性図である。
【図３】従来の半導体スイッチ集積回路の一例を示す回
路図である。
路図である。
１ … 第１ＦＥＴ、 ２ … 第２ＦＥＴ、３ …
第３ＦＥＴ、 ４ … 第４ＦＥＴ、５，１０，１１
… 寄生インダクタンス、Ｔ1 … 入力端子、Ｔ2
… 出力端子、Ｔ3 ，Ｔ7 … 接地用ワイヤボンデイ
ング端子、Ｔ4 ，Ｔ8 … 接地端子。
第３ＦＥＴ、 ４ … 第４ＦＥＴ、５，１０，１１
… 寄生インダクタンス、Ｔ1 … 入力端子、Ｔ2
… 出力端子、Ｔ3 ，Ｔ7 … 接地用ワイヤボンデイ
ング端子、Ｔ4 ，Ｔ8 … 接地端子。
Claims (1)
- 【請求項１】 入出力端子間にドレイン電極及びソース
電極を介して直列接続され、入出力開閉を担う複数の主
半導体スイッチ素子と、 この主半導体スイッチ素子の接続ラインにドレイン電極
が接続され、上記主半導体スイッチ素子が非導通時に導
通となってシャント機能を果たす複数のシャント用半導
体スイッチ素子と、を備えた半導体スイッチ集積回路に
おいて、 上記複数のシャント用半導体スイッチ素子のソース電極
のそれぞれを集積回路基板上に形成された独立端子に接
続し、この独立端子をそれぞれのボンデイングワイヤに
よって接地端子に接続したことを特徴とする半導体スイ
ッチ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9364458A JPH11186890A (ja) | 1997-12-18 | 1997-12-18 | 半導体スイッチ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9364458A JPH11186890A (ja) | 1997-12-18 | 1997-12-18 | 半導体スイッチ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186890A true JPH11186890A (ja) | 1999-07-09 |
Family
ID=18481863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9364458A Pending JPH11186890A (ja) | 1997-12-18 | 1997-12-18 | 半導体スイッチ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186890A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217648A (ja) * | 2001-01-17 | 2002-08-02 | New Japan Radio Co Ltd | バイパス回路内蔵型増幅器 |
| CN116125241A (zh) * | 2023-01-04 | 2023-05-16 | 中科意创(广州)科技有限公司 | 一种功率半导体结温标定电路、标定方法及短路保护方法 |
| US11967977B2 (en) | 2018-02-15 | 2024-04-23 | Murata Manufacturing Co., Ltd. | Switch circuit, radio frequency front-end circuit, and communication device |
-
1997
- 1997-12-18 JP JP9364458A patent/JPH11186890A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217648A (ja) * | 2001-01-17 | 2002-08-02 | New Japan Radio Co Ltd | バイパス回路内蔵型増幅器 |
| US11967977B2 (en) | 2018-02-15 | 2024-04-23 | Murata Manufacturing Co., Ltd. | Switch circuit, radio frequency front-end circuit, and communication device |
| CN116125241A (zh) * | 2023-01-04 | 2023-05-16 | 中科意创(广州)科技有限公司 | 一种功率半导体结温标定电路、标定方法及短路保护方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041124 |