JPH0443447A - Ｒｏｍ診断装置 - Google Patents
Ｒｏｍ診断装置Info
- Publication number
- JPH0443447A JPH0443447A JP2150456A JP15045690A JPH0443447A JP H0443447 A JPH0443447 A JP H0443447A JP 2150456 A JP2150456 A JP 2150456A JP 15045690 A JP15045690 A JP 15045690A JP H0443447 A JPH0443447 A JP H0443447A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- ram
- check code
- check
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分５Ｆ ）
本発明は、ＲＯＭを用いたコンピュータシステムに利用
されるＲＯＭ診断装置に係わり、特にＲＯＭの記憶内容
の誤りを検出するためのＲＯＭ診断装置の改良に関する
。
されるＲＯＭ診断装置に係わり、特にＲＯＭの記憶内容
の誤りを検出するためのＲＯＭ診断装置の改良に関する
。
（従来の技術）
従来からＲＯＭ素子、ＥＦＲＯＭ
（Ｅｒａｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲＯ
Ｍ）素子が広く利用されているが、近年ではＥＥＰＲＯ
Ｍ （Ｅ ｌ ｅｃ ｔ ｒ ｉｃａ Ｉ ＩｙＥｒａ
ｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）素子
も用いられるようになってきた。これら素子は８ビツト
ないし１６ビツト単位で１つの素子として構成されてい
る。以下、これらＲＯＭ素子、ＥＦＲＯＭ素子オヨびＥ
ＥＰＲＯＭ素子等をＲＯＭと総称する。
Ｍ）素子が広く利用されているが、近年ではＥＥＰＲＯ
Ｍ （Ｅ ｌ ｅｃ ｔ ｒ ｉｃａ Ｉ ＩｙＥｒａ
ｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）素子
も用いられるようになってきた。これら素子は８ビツト
ないし１６ビツト単位で１つの素子として構成されてい
る。以下、これらＲＯＭ素子、ＥＦＲＯＭ素子オヨびＥ
ＥＰＲＯＭ素子等をＲＯＭと総称する。
ところで、この種のＲＯＭの自己診断方法は、ＲＯＭの
記憶内容を最初から最後まで足し算して得られたチェッ
ク・サムと予めＲＯＭに書き込んだチェック・サムコー
ドとを比較することにより自己診断する方法である。一
般に、チェック・サムによる自己診断はシステムのイニ
シャライズ時に１回のみ行われ、システムの稼働中には
パリティチェック等のエラーデテクティング・コード（
以下、チェックコードと呼ぶ）による方法がとられてい
る。
記憶内容を最初から最後まで足し算して得られたチェッ
ク・サムと予めＲＯＭに書き込んだチェック・サムコー
ドとを比較することにより自己診断する方法である。一
般に、チェック・サムによる自己診断はシステムのイニ
シャライズ時に１回のみ行われ、システムの稼働中には
パリティチェック等のエラーデテクティング・コード（
以下、チェックコードと呼ぶ）による方法がとられてい
る。
第６図はかかる自己診断方法を具体化した従来のＲＯＭ
診断装置のブロック図である。同図において１はＣＰＵ
、２はＲＯＭ、３はパリティチェック回路、４はＲＯＭ
２のチェックコードとして全素子に対応するパリティビ
ットを記憶するパリティ用ＲＯＭであり、ＲＯＭ２と同
一のアドレスを有する記憶容量をもって構成されている
。また、ｆはデータバス、ｇはチェックコード信号、ｈ
はアドレスバスである。
診断装置のブロック図である。同図において１はＣＰＵ
、２はＲＯＭ、３はパリティチェック回路、４はＲＯＭ
２のチェックコードとして全素子に対応するパリティビ
ットを記憶するパリティ用ＲＯＭであり、ＲＯＭ２と同
一のアドレスを有する記憶容量をもって構成されている
。また、ｆはデータバス、ｇはチェックコード信号、ｈ
はアドレスバスである。
（発明が解決しようとする課題）
しかし、チェック・サムによる自己診断は、コンピュー
タシステムのイニシャライズ時にのみ実施するものであ
り、稼働中に発生した記憶内容の消滅や読み出しエラー
などを検出することができない。一方、チェックコード
を使用する方法では付加するチェックコードを記憶する
ためのＲＯＭを追加する必要がある。しかし、ＲＯＭチ
ップのビット構成は８ビツトまたは１６ビツトであるの
で、チェックコードが１ビツトまたは２ビツトで済むよ
うな場合にはＲＯＭチップの使用されないビットの方が
多くなり、不経済であるばかりでなく、余計な場所を占
有し小形化の障害となっている。
タシステムのイニシャライズ時にのみ実施するものであ
り、稼働中に発生した記憶内容の消滅や読み出しエラー
などを検出することができない。一方、チェックコード
を使用する方法では付加するチェックコードを記憶する
ためのＲＯＭを追加する必要がある。しかし、ＲＯＭチ
ップのビット構成は８ビツトまたは１６ビツトであるの
で、チェックコードが１ビツトまたは２ビツトで済むよ
うな場合にはＲＯＭチップの使用されないビットの方が
多くなり、不経済であるばかりでなく、余計な場所を占
有し小形化の障害となっている。
本発明は以上のような問題点を解決するためになされた
もので、ＲＯＭの代わりにＲＡＭを使用することにより
、チップ数のみならず、コストの低減化を図りうるＲＯ
Ｍ診断装置を提供することを目的とする。
もので、ＲＯＭの代わりにＲＡＭを使用することにより
、チップ数のみならず、コストの低減化を図りうるＲＯ
Ｍ診断装置を提供することを目的とする。
［発明の構成］
（３題を解決するための手段）
本発明に係わるＲＡＭ診断装置は上記課題を解決するた
めに、少なくともＣＰＵ、ＲＯＭを用いたコンピュータ
システムにおいて、エラーチェックコードを記憶するた
めのＲＡＭと、前記コンピュータシステムのイニシャラ
イズ時に前記ＲＯＭの記憶内容に基づいてエラーチェッ
クコードを生成するチェックコード生成回路と、この生
成されたエラーチェックコードを前記ＲＡＭに書き込む
ＲＡＭ書き込み回路と、イニシャライズ終了後に前記Ｒ
ＯＭの記憶内容を読み出すごとに対応する前記ＲＡＭか
らエラーチェックコードを読み出して前記ＲＯＭの記憶
内容について誤りの有無を調べ、誤り有りの場合にＣＰ
Ｕに割り込み信号を送出するチェック回路とを備えた構
成である。
めに、少なくともＣＰＵ、ＲＯＭを用いたコンピュータ
システムにおいて、エラーチェックコードを記憶するた
めのＲＡＭと、前記コンピュータシステムのイニシャラ
イズ時に前記ＲＯＭの記憶内容に基づいてエラーチェッ
クコードを生成するチェックコード生成回路と、この生
成されたエラーチェックコードを前記ＲＡＭに書き込む
ＲＡＭ書き込み回路と、イニシャライズ終了後に前記Ｒ
ＯＭの記憶内容を読み出すごとに対応する前記ＲＡＭか
らエラーチェックコードを読み出して前記ＲＯＭの記憶
内容について誤りの有無を調べ、誤り有りの場合にＣＰ
Ｕに割り込み信号を送出するチェック回路とを備えた構
成である。
（作用）
従って、本発明はこのような手段を講じたことにより、
コンピュータシステムのイニシャライズ時に、チェック
コード生成回路でＲＯＭの記憶内容にそれぞれ対応する
チェックコードを生成した後、この生成されたチェック
コードをＲＡＭ書き込み回路によってＲＡＭに書き込ん
でおく。そして、ＲＯＭをアクセスする度に対応するＲ
ＡＭのアドレスからチェックコードを読み出し、チェッ
ク回路によってアクセスした記憶内容に誤りがあればＣ
ＰＵに割り込み信号を与えるようにしたものである。
コンピュータシステムのイニシャライズ時に、チェック
コード生成回路でＲＯＭの記憶内容にそれぞれ対応する
チェックコードを生成した後、この生成されたチェック
コードをＲＡＭ書き込み回路によってＲＡＭに書き込ん
でおく。そして、ＲＯＭをアクセスする度に対応するＲ
ＡＭのアドレスからチェックコードを読み出し、チェッ
ク回路によってアクセスした記憶内容に誤りがあればＣ
ＰＵに割り込み信号を与えるようにしたものである。
（実施例）
以下、本発明の実施例について第１図および第２図を参
照して説明する。第１図は本発明装置の一実施例を示す
ブロック図、第２図は第１図のＲＯＭ診断回路の具体的
な構成を示す図である。
照して説明する。第１図は本発明装置の一実施例を示す
ブロック図、第２図は第１図のＲＯＭ診断回路の具体的
な構成を示す図である。
第１図において１１はＣＰＵ、１２は予めプログラムデ
ータや固定データを格納するＲＯＭ、１Ｂはチェックコ
ードを記憶するためのＲＡＭであって、ＲＯＭ１２と同
一のアドレスをもって構成されている。１４はＲＯＭ１
２の記憶内容に対応するチェックコードを生成してＲＡ
Ｍ１３に書き込み、またＲＯＭ１２へのアクセス時にＲ
ＡＭ６に書き込んだチェックコードを読み出してアクセ
スした記憶内容の誤りを検出し、ＣＰＵ４に割り込み１
６号を与えるＲＯＭ診断回路である。１５はＩ１０ポー
トである。
ータや固定データを格納するＲＯＭ、１Ｂはチェックコ
ードを記憶するためのＲＡＭであって、ＲＯＭ１２と同
一のアドレスをもって構成されている。１４はＲＯＭ１
２の記憶内容に対応するチェックコードを生成してＲＡ
Ｍ１３に書き込み、またＲＯＭ１２へのアクセス時にＲ
ＡＭ６に書き込んだチェックコードを読み出してアクセ
スした記憶内容の誤りを検出し、ＣＰＵ４に割り込み１
６号を与えるＲＯＭ診断回路である。１５はＩ１０ポー
トである。
次に、第２図は第１図のＲＯＭ診断回路１４の構成を示
す図であって、具体的にはデータバスｆから入力される
データに付加するチェックコード信号ｇを発生するチェ
ックコード生成回路２１、データバスｆから入力される
データとチェックコード信号ｇとからデータの誤りを検
出するチェック回路２２、このチェック回路１２のチェ
ックによって誤りを検出したときにＣＰＵＩＩに割り込
み信号ｋを送出する割り込み発生回路２３、ＲＡＭ１３
に書き込みタイミング信号を送出するＲＡＭ書き込み回
路２４ミＲＡＭ１３へのＲＡＭリード信号信号用力する
ナントゲート２５、ＲＡＭ６へのＲＡＭライト信号ｑを
出力するナントゲート２６等によって構成されている。
す図であって、具体的にはデータバスｆから入力される
データに付加するチェックコード信号ｇを発生するチェ
ックコード生成回路２１、データバスｆから入力される
データとチェックコード信号ｇとからデータの誤りを検
出するチェック回路２２、このチェック回路１２のチェ
ックによって誤りを検出したときにＣＰＵＩＩに割り込
み信号ｋを送出する割り込み発生回路２３、ＲＡＭ１３
に書き込みタイミング信号を送出するＲＡＭ書き込み回
路２４ミＲＡＭ１３へのＲＡＭリード信号信号用力する
ナントゲート２５、ＲＡＭ６へのＲＡＭライト信号ｑを
出力するナントゲート２６等によって構成されている。
０はＲＯＭリード信号、ｉはチェックコード生成回路２
１とチェック回路２２とを切り換える切り換え信号であ
る。
１とチェック回路２２とを切り換える切り換え信号であ
る。
次に、コンピュータシステムのイニシャライズ時の動作
について第３図を参照して説明する。
について第３図を参照して説明する。
ＣＰＵＩＩの動作が開始すると、イニシャライズ処理と
してＲＯＭチェック開始ルーチンが起動され（ステップ
Ｓｌ） 、ＣＰＵＩＩのメモリアドレスレジスタが先頭
番地を示すように初期化した後（ステップＳ２）、「０
」の切り換え信号ｌに基づいてチェックコード生成モー
ドに設定する（ステップＳ３）。しかる後、メモリアド
レスレジスタが指すＲＯＭ１２の番地から記憶゛内容を
読み出しくステップＳ４）、チェック・サムの演算を実
行する（ステップＳ５）。同時に、データバスｆ上の読
み出した記憶内容に対し、予め定めである規則に従って
チェックコード生成回路１１でチェックコードを生成し
くステップＳ６）、前記メモリアドレスレジスタが指す
ＲＡＭ１３の番地にＲＡＭライト信号ｑを与えてチェッ
クコードを書き込む（ステップＳ７）。もし、最終番地
でなければ（ステップＳ８）、メモリアドレスレジスタ
を１つ進めた後（ステップＳ９）、前記ステップ４に戻
って同様の処理を繰り返す。もし、最終番地に到達した
ならば（ステップＳ８）、予めＲＯＭＩ ２の特定の番
地に記憶しであるチェック・サムコードを読み出しくス
テップ５１０）チェック・サム演算の結果と比較しくス
テップ５１１） 一致しなければステップＳ１２のＲＯ
Ｍ異常処理ルーチンに移行し、一致している場合には切
り換え信号ｉを「１」に設定してチェックコード生成モ
ードを終了し、ＲＡＭ１３に書き込んだチェックコード
に基づいてデータバスｆ上のデータの誤りを検出するチ
ェック回路２２、割り込み発生回路２３を生かし、ＲＡ
Ｍリード信号信号用力する通常のチェックモードに設定
する（ステップ８１３）。以後、ＲＯＭ１２をアクセス
する度にＲＯＭ１２と同一の番地のＲＡＭ１３からチェ
ックコード信号ｇを読み出し、チェック回路２２によっ
てＲＯＭ１２から読み出したデータの誤りの有無を調べ
、誤りが有れば割り込み発生回路２３からＣＰＵＩＩに
割り込み信号ｋを送出する。
してＲＯＭチェック開始ルーチンが起動され（ステップ
Ｓｌ） 、ＣＰＵＩＩのメモリアドレスレジスタが先頭
番地を示すように初期化した後（ステップＳ２）、「０
」の切り換え信号ｌに基づいてチェックコード生成モー
ドに設定する（ステップＳ３）。しかる後、メモリアド
レスレジスタが指すＲＯＭ１２の番地から記憶゛内容を
読み出しくステップＳ４）、チェック・サムの演算を実
行する（ステップＳ５）。同時に、データバスｆ上の読
み出した記憶内容に対し、予め定めである規則に従って
チェックコード生成回路１１でチェックコードを生成し
くステップＳ６）、前記メモリアドレスレジスタが指す
ＲＡＭ１３の番地にＲＡＭライト信号ｑを与えてチェッ
クコードを書き込む（ステップＳ７）。もし、最終番地
でなければ（ステップＳ８）、メモリアドレスレジスタ
を１つ進めた後（ステップＳ９）、前記ステップ４に戻
って同様の処理を繰り返す。もし、最終番地に到達した
ならば（ステップＳ８）、予めＲＯＭＩ ２の特定の番
地に記憶しであるチェック・サムコードを読み出しくス
テップ５１０）チェック・サム演算の結果と比較しくス
テップ５１１） 一致しなければステップＳ１２のＲＯ
Ｍ異常処理ルーチンに移行し、一致している場合には切
り換え信号ｉを「１」に設定してチェックコード生成モ
ードを終了し、ＲＡＭ１３に書き込んだチェックコード
に基づいてデータバスｆ上のデータの誤りを検出するチ
ェック回路２２、割り込み発生回路２３を生かし、ＲＡ
Ｍリード信号信号用力する通常のチェックモードに設定
する（ステップ８１３）。以後、ＲＯＭ１２をアクセス
する度にＲＯＭ１２と同一の番地のＲＡＭ１３からチェ
ックコード信号ｇを読み出し、チェック回路２２によっ
てＲＯＭ１２から読み出したデータの誤りの有無を調べ
、誤りが有れば割り込み発生回路２３からＣＰＵＩＩに
割り込み信号ｋを送出する。
次に、第４図にてイニシャライズ時におけるチェックコ
ード生成タイミングについて説明する。
ード生成タイミングについて説明する。
ＲＯＭリード信号０が「０」レベルのとき、アドレスバ
スｈ上のアドレスＡｎによって指定されたＲＯＭ１２の
アドレスからＲＯＭ１２の記憶内容Ｄｎを読み出した後
、チェックコード生成回路２１にてＲＯＭ１２の記憶内
容Ｄｎからチェックコードｇｎを生成し、ＲＡＭライト
信号ｑのタイミングでアドレスＡｎに指定されたＲＡＭ
１３に書き込むようになっている。
スｈ上のアドレスＡｎによって指定されたＲＯＭ１２の
アドレスからＲＯＭ１２の記憶内容Ｄｎを読み出した後
、チェックコード生成回路２１にてＲＯＭ１２の記憶内
容Ｄｎからチェックコードｇｎを生成し、ＲＡＭライト
信号ｑのタイミングでアドレスＡｎに指定されたＲＡＭ
１３に書き込むようになっている。
第５図はイニシャライズ終了後の通常のラン状態におけ
るＲＯＭアクセス時のタイミングチャートを示す。ＲＯ
Ｍリード信号０が「０」レベルのとき、アドレスバスｈ
上のアドレスＡｎに指定されたＲＯＭ１２のアドレスか
らＲＯＭ１２の記憶内容Ｄｎを読み出し、同時に同じア
ドレスＡｎに指定されたＲＡＭ１３のチェックコードｇ
ｎをＲＡＭリード信号信号用イミングで読み出すように
なっている。これによって、前述したよう同一アドレス
のＲＯＭ１２の記憶内容ＤｎとＲＡＭ１３のチェックコ
ードｇｎとを比較することができる。
るＲＯＭアクセス時のタイミングチャートを示す。ＲＯ
Ｍリード信号０が「０」レベルのとき、アドレスバスｈ
上のアドレスＡｎに指定されたＲＯＭ１２のアドレスか
らＲＯＭ１２の記憶内容Ｄｎを読み出し、同時に同じア
ドレスＡｎに指定されたＲＡＭ１３のチェックコードｇ
ｎをＲＡＭリード信号信号用イミングで読み出すように
なっている。これによって、前述したよう同一アドレス
のＲＯＭ１２の記憶内容ＤｎとＲＡＭ１３のチェックコ
ードｇｎとを比較することができる。
従って、以上のような実施例の構成によれば、ビット構
成が８ビツト以下のＲＡＭ１３を使用してチェックコー
ドを記゛憶できるので、ＲＯＭを使用する場合に比べて
少ない素子数でＲＯＭの診断を実行できる。
成が８ビツト以下のＲＡＭ１３を使用してチェックコー
ドを記゛憶できるので、ＲＯＭを使用する場合に比べて
少ない素子数でＲＯＭの診断を実行できる。
なお、上記実施例ではチェックコード生成回路２１とチ
ェック回路２２とを分離して構成しているが、両回路は
多くの共通部分を含んでいるので容易に一体化できる。
ェック回路２２とを分離して構成しているが、両回路は
多くの共通部分を含んでいるので容易に一体化できる。
また、チェックコードはパリティコード等のエラーデテ
クティング・コードに限定されることなく、ハミングコ
ードのようなエラーコレクティング・コードを用いてチ
ェック回路２２にて誤りを自動訂正することが可能であ
る。
クティング・コードに限定されることなく、ハミングコ
ードのようなエラーコレクティング・コードを用いてチ
ェック回路２２にて誤りを自動訂正することが可能であ
る。
さらに、ＲＯＭの代わりに、ＥＰＲＯＭ。
ＥＥＰＲＯＭを使用する場合も同様に同一の構成を用い
て容易に実現できる。
て容易に実現できる。
［発明の効果］
以上説明したように本発明によれば、ＲＯＭよりもビッ
ト構成の少ないＲＡＭを用いてチェックコードを格納す
るので、装置の小形化およびコストダウンに大きく貢献
する。また、予めチェックコードを記憶するＲＯＭを作
成する必要がないので、経済的であり、かつ、ＲＯＭ交
換の手間を減らすことができる。
ト構成の少ないＲＡＭを用いてチェックコードを格納す
るので、装置の小形化およびコストダウンに大きく貢献
する。また、予めチェックコードを記憶するＲＯＭを作
成する必要がないので、経済的であり、かつ、ＲＯＭ交
換の手間を減らすことができる。
第１図ないし第５図は本発明に係わるＲＯＭ診断装置の
一実施例を説明するために示したもので、第１図はＲＯ
Ｍ診断装置の全体構成を示すブロック図、第２図は第１
図のＲＯＭ診断回路の内部構成を示す図、第３図は本発
明装置のイニシャライズ動作を説明するフローチャート
、第４図および第５図はＲＯＭアクセス時のタイミング
チャート、第６図は従来装置の構成を示すブロック図で
ある。 １１・・・ＣＰＵ、１２・・・ＲＯＭ、１３・・・ＲＡ
Ｍ。 １４・・・ＲＯＭ診断回路、１５・・・Ｉ１０ポート、
２１・・・チェックコード生成回路、２２・・・チェッ
ク回路、２３・・・割り込み発生回路、２４・・・ＲＡ
Ｍ書き込み回路、２５．２６・・・ナントゲート。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 ＲＯＭアドレスｈ ＲＡＭシＨ曙 ＲＡＭ リード信号ρ ｎ Ａｎ＋４ Ａｎ＋２ 第 図
一実施例を説明するために示したもので、第１図はＲＯ
Ｍ診断装置の全体構成を示すブロック図、第２図は第１
図のＲＯＭ診断回路の内部構成を示す図、第３図は本発
明装置のイニシャライズ動作を説明するフローチャート
、第４図および第５図はＲＯＭアクセス時のタイミング
チャート、第６図は従来装置の構成を示すブロック図で
ある。 １１・・・ＣＰＵ、１２・・・ＲＯＭ、１３・・・ＲＡ
Ｍ。 １４・・・ＲＯＭ診断回路、１５・・・Ｉ１０ポート、
２１・・・チェックコード生成回路、２２・・・チェッ
ク回路、２３・・・割り込み発生回路、２４・・・ＲＡ
Ｍ書き込み回路、２５．２６・・・ナントゲート。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 ＲＯＭアドレスｈ ＲＡＭシＨ曙 ＲＡＭ リード信号ρ ｎ Ａｎ＋４ Ａｎ＋２ 第 図
Claims (1)
- 少なくともＣＰＵ、ＲＯＭを用いたコンピュータシステ
ムにおいて、エラーチェックコードを記憶するためのＲ
ＡＭと、前記コンピュータシステムのイニシャライズ時
に前記ＲＯＭの記憶内容に基づいてエラーチェックコー
ドを生成するチェックコード生成回路と、この生成され
たエラーチェックコードを前記ＲＡＭに書き込むＲＡＭ
書き込み回路と、イニシャライズ終了後に前記ＲＯＭの
記憶内容を読み出すごとに対応する前記ＲＡＭからエラ
ーチェックコードを読み出して前記ＲＯＭの記憶内容に
ついて誤りの有無を調べ、誤り有りの場合にＣＰＵに割
り込み信号を送出するチェック回路とを備えたことを特
徴とするＲＯＭ診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150456A JPH0443447A (ja) | 1990-06-08 | 1990-06-08 | Ｒｏｍ診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150456A JPH0443447A (ja) | 1990-06-08 | 1990-06-08 | Ｒｏｍ診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443447A true JPH0443447A (ja) | 1992-02-13 |
Family
ID=15497326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150456A Pending JPH0443447A (ja) | 1990-06-08 | 1990-06-08 | Ｒｏｍ診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793774A (en) * | 1994-11-04 | 1998-08-11 | Fujitsu Limited | Flash memory controlling system |
| US9815110B2 (en) | 2015-12-21 | 2017-11-14 | Posco | Edge dam of twin roll type strip caster |
-
1990
- 1990-06-08 JP JP2150456A patent/JPH0443447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793774A (en) * | 1994-11-04 | 1998-08-11 | Fujitsu Limited | Flash memory controlling system |
| US9815110B2 (en) | 2015-12-21 | 2017-11-14 | Posco | Edge dam of twin roll type strip caster |
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