JPH11196007A

JPH11196007A - ビタビ復号器

Info

Publication number: JPH11196007A
Application number: JP9366249A
Authority: JP
Inventors: Eiichi Kuraishi; 栄一倉石
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-21

Abstract

(57)【要約】【課題】ビタビ復号器において、少ないハードウエア
量で高速にビタビ復号処理を行なう。【解決手段】ビタビ復号器に、ＡＣＳ計算手段504を
２ⁿ個設ける。パスメトリック値メモリ508、509の１ア
ドレス空間に対して、パスメトリック値を２ⁿ個記憶さ
せる。パスメトリック値メモリ508（509）から、２ⁿ個
のパスメトリック値を読み出す。パスメトリック値レジ
スタ502で、２ⁿ個のパスメトリック値を複数組保持し、
マルチプレクサ503で２ⁿ個のパスメトリック値を選択す
る。ブランチメトリック値と、選択されたパスメトリッ
ク値から、更新パスメトリック値の計算を、２ⁿ個のＡ
ＣＳ計算手段504で同時に行ない、パスメトリック値メ
モリ509（508）に書き込む。同時に２ⁿ個のＡＣＳ計算
を行なうので、高速にビタビ復号処理ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビタビ復号器に関
し、特に、複数のＡＣＳ計算部によりたたみ込み符号を
高速に復号化処理するビタビ復号器に関する。

【０００２】

【従来の技術】ビタビ復号器は、たたみ込み符号の最ゆ
う復号法に使用されるものであり、既知の符号系列のう
ち、受信符号系列に最も近い符号距離を最ゆうパスとし
て選択し、この選択されたパスに対応した復号データを
得るものである。訂正能力が高いことから、移動体通信
方式における復号器として使用される。

【０００３】従来のビタビ復号器の一部概略図を、図６
に示す。パスメトリック値メモリ303は、アドレス制御
部305のアドレスに従い、パスメトリック値を順次出力
する。ＡＣＳ（Adder-Comparator-Selector）計算部301
は、パスメトリック値メモリ303からセレクタ304を介し
て入力されるパスメトリック値とブランチメトリック値
からＡＣＳ計算を行ない、更新パスメトリック値とパス
セレクト値を出力する。更新パスメトリック値は、セレ
クタ302を介して、アドレス制御部305からのアドレスに
従い、パスメトリック値メモリ306に記憶される。パス
セレクト値は、アドレス制御部305からのアドレスに従
い、パスセレクトメモリ307に記憶される。以上の処理
を順次行ない、パスメトリック値メモリ303からすべて
のパスメトリック値を読み出し、ＡＣＳ計算部301で計
算されたすべての更新パスメトリック値をパスメトリッ
ク値メモリ306に書き込むと、今度はパスメトリック値
メモリ306からパスメトリック値を読み出し、更新パス
メトリック値をパスメトリック値303に書き込む。以上
の構成では、１つのＡＣＳ計算部で逐次処理をするの
で、拘束長Ｋが増えるごとに処理時間が倍増するように
なっている。

【０００４】ビタビ復号器を高速にするために、ＡＣＳ
計算回路を複数設けて並列にＡＣＳ算出処理することが
行なわれている。高速ビタビ復号器は、ＡＣＳ回路を状
態数（２^K-1）だけ設けて並列処理するものと、プレデ
コーダを使うＳＳＴ型ビタビ復号器などがある。これら
の高速ビタビ復号器は、拘束長Ｋが増えるとＡＣＳ回路
を状態数だけ設けることが事実上不可能になるので、大
きな拘束長Ｋでは実現不可能である。そのため、低速に
はなるが、ビタビ復号器に状態数より少数の複数のＡＣ
Ｓ回路を設けて時分割に並列処理することが行なわれて
いる。このようなビタビ復号器の例として、特開平8-34
0262号公報に開示されているビタビ復号器がある。これ
は、少数のＡＣＳ計算回路を並列に設けて並列ＡＣＳ算
出処理を行なうとともに、各ＡＣＳ計算回路に対して夫
々２つのパスメトリックメモリを設けて、リード／ライ
ト動作を交互に時分割に処理するものである。

【０００５】

【発明が解決しようとする課題】従来の図６に示す構成
のビタビ復号器においては、拘束長Ｋが１つ増えるごと
に処理時間が倍増するという欠点がある。また、従来の
高速ビタビ復号器は、ハードウエアの規模が大きくなり
すぎて、拘束長Ｋが小さな符号にしか適用できない。従
来の、複数のＡＣＳ計算回路を設けて時分割に並列処理
するビタビ復号器においても、ＡＣＳ計算回路とパスメ
トリックメモリの組み合わせが最適な関係になっていな
いので、回路規模に比べて高速化が十分でなかった。

【０００６】本発明の目的は、複数のＡＣＳ計算回路を
設けて時分割に並列処理するビタビ復号器において、Ａ
ＣＳ計算回路とパスメトリックメモリのインターフェー
スを最適化して、少ないハードウエア量で高速にビタビ
復号処理をするビタビ復号器を提供することである。

【０００７】

【課題を解決するための手段】本発明は、上記の課題を
解決するために、パスメトリック値メモリから読み出さ
れたパスメトリック値とブランチメトリック値から、更
新パスメトリック値の計算をＡＣＳ計算手段で行なっ
て、パスメトリック値メモリに書き込むビタビ復号器
に、１アドレス空間に対してパスメトリック値を複数個
記憶するパスメトリック値メモリと、パスメトリック値
を一時保持するパスメトリック値レジスタと、パスメト
リック値を選択するマルチプレクサと、同時に複数のＡ
ＣＳ計算を行なう複数個のＡＣＳ計算手段とを設けた構
成とした。

【０００８】このように構成することにより、少ないＡ
ＣＳ計算手段とパスメトリック値メモリで高速なビタビ
復号処理が可能となる。

【０００９】

【発明の実施の形態】本発明の請求項１に記載の発明
は、パスメトリック値を記憶するパスメトリック値メモ
リと、前記パスメトリック値メモリから読み出された前
記パスメトリック値を選択するセレクタと、ブランチメ
トリック値と前記パスメトリック値から更新パスメトリ
ック値を計算する２ⁿ個（ｎ≧１）のＡＣＳ計算手段
と、パスセレクト値を記憶するパスセレクトメモリと、
各部のタイミングを制御するタイミング制御部と、前記
パスメトリック値メモリと前記パスセレクトメモリの制
御を行なうアドレス制御部からなるビタビ復号器におい
て、前記パスメトリック値メモリの１アドレス空間に前
記パスメトリック値を２ⁿ個記憶させる手段と、前記パ
スメトリック値メモリから読み出した前記パスメトリッ
ク値を一時保持するパスメトリック値レジスタと、前記
パスメトリック値レジスタで保持した前記パスメトリッ
ク値を前記アドレス制御部からの制御により２ⁿ個選択
し出力するマルチプレクサと、前記ＡＣＳ計算手段から
の前記更新パスメトリック値を選択合成するセレクタと
を設けて、同時に複数のＡＣＳ計算を行なうビタビ復号
器であり、少ないハードウエア量で高速にビタビ復号処
理を行なうことを可能にするという作用を有する。

【００１０】本発明の請求項２記載の発明は、請求項１
記載のビタビ復号器において、受信データから前記ブラ
ンチメトリック値の演算を行ない、前記アドレス制御部
からの制御により前記ブランチメトリック値を選択し出
力する演算部を有するものであり、ブランチメトリック
値の演算を含めて高速にビタビ復号処理を行なうことを
可能にするという作用を有する。

【００１１】本発明の請求項３記載の発明は、請求項１
記載のビタビ復号器において、前記ＡＣＳ計算手段から
出力される前記パスセレクト値を前記パスセレクトメモ
リの１アドレス空間分保持し、前記タイミング制御部か
らの制御により前記パスセレクトメモリに出力するパス
セレクトレジスタとを備えるものであり、パスセレクト
値の処理を簡単化して高速にビタビ復号処理を行なうこ
とを可能にするという作用を有する。

【００１２】本発明の請求項４記載の発明は、請求項１
記載のビタビ復号器において、受信データから前記ブラ
ンチメトリック値の演算を行ない、前記アドレス制御部
からの制御により前記ブランチメトリック値を選択し出
力する演算部と、前記ＡＣＳ計算手段から出力される前
記パスセレクト値を前記パスセレクトメモリの１アドレ
ス空間分保持し、前記タイミング制御部からの制御によ
り前記パスセレクトメモリに出力するパスセレクトレジ
スタとを備えるものであり、ブランチメトリック値の演
算とパスセレクト値の処理を含めて高速にビタビ復号処
理を行なうことを可能にするという作用を有する。

【００１３】本発明の請求項５記載の発明は、請求項４
記載のビタビ復号器を内蔵する移動体通信端末装置であ
り、携帯端末機の小型高信頼化を可能とするという作用
を有する。

【００１４】本発明の請求項６記載の発明は、請求項４
記載のビタビ復号器を内蔵する移動体通信基地局装置で
あり、基地局の小型高信頼化を可能とするという作用を
有する。

【００１５】以下、本発明の実施の形態を、図１〜図５
を参照して詳細に説明する。

【００１６】（第１の実施の形態）本発明の第１の実施
の形態は、パスメトリック値メモリの１アドレス空間に
複数個のパスメトリック値を記憶させ、パスメトリック
値レジスタでパスメトリック値を一時保持し、マルチプ
レクサで分離して複数個選択し、同時に複数のＡＣＳ計
算を行なうビタビ復号器である。

【００１７】図１は、本発明の第１の実施の形態のビタ
ビ復号器の構成を示すブロック図である。図１におい
て、パスメトリック値メモリ508、509は、パスメトリッ
ク値を１アドレス空間に２ⁿ個（ｎ≧１）記憶するメモ
リである。パスメトリック値メモリ508、509のアドレス
はそれぞれ、０〜｛（２^(K-1)／２ⁿ）−１｝（Ｋは拘束
長であり、Ｋ−１≧ｎ）である。セレクタ501は、パス
メトリック値メモリ508、509から読み出されたパスメト
リック値を選択するセレクタである。パスメトリック値
レジスタ502は、セレクタ501で選択されたパスメトリッ
ク値を保持するレジスタである。マルチプレクサ503
は、パスメトリック値レジスタ502で保持されたパスメ
トリック値を分離して２ⁿ個選択し出力するマルチプレ
クサである。

【００１８】２ⁿのＡＣＳ計算手段504は、ブランチメト
リック値とマルチプレクサ503から出力されたパスメト
リック値から、更新パスメトリック値を同時に計算する
演算回路である。セレクタ506、507は、ＡＣＳ計算手段
504からの２ⁿ個の更新パスメトリック値を合成選択する
セレクタである。パスセレクトメモリ511は、ＡＣＳ計
算手段504が出力するパスセレクト値を記憶するメモリ
である。アドレス制御部513は、パスメトリック値メモ
リ508、509、パスセレクトメモリ511の制御およびマル
チプレクサ503の制御を行なう回路である。タイミング
制御部514は、各部のタイミングを制御する回路であ
る。

【００１９】図２は、第１の実施の形態のビタビ復号器
のタイミングチャートであり、１周期の処理の最初の部
分を示すものである。図２において、Ｍは２^K-1／２ⁿ⁺¹
であり、Ｋは拘束長であり、ｎはＫ−１≧ｎ≧１を満た
す自然数であり、Ｌはパスセレクトメモリ511のアドレ
ス値であり、符号長に応じて決められる。

【００２０】図１のブロック図と、図２に示すタイミン
グチャートを用いて、第１の実施の形態のビタビ復号器
の動作を説明をする。パスメトリック値メモリ508は、
アドレス制御部513からのパスメトリック値メモリアド
レスＡ202により指定されたアドレス番地00の、合成さ
れたパスメトリック値を出力する。合成されたパスメト
リック値は、２ⁿ個である。

【００２１】セレクタ501は、タイミング制御部514から
の切り替え信号209で、読み出し用パスメトリック値メ
モリと書き込み用パスメトリック値メモリからのパスメ
トリック値から、読み出し用パスメトリック値メモリか
らのパスメトリック値を選択して出力する。本実施の形
態では、切り替え信号209が「Ｈｉ」の時にパスメトリ
ック値メモリ508から読み出し、パスメトリック値メモ
リ509に書き込む。切り替え信号209が「Ｌｏｗ」のとき
にはパスメトリック値メモリ509から読み出し、パスメ
トリック値メモリ508に書き込む。セレクタ501で選択さ
れたパスメトリック値は、タイミング制御部514からの
データ保持タイミング2031で、パスメトリック値レジス
タ502に保持される。

【００２２】パスメトリック値メモリ508は、アドレス
制御部513からのパスメトリック値メモリアドレスＡ202
により、次に指定されたアドレス番地Ｍの合成されたパ
スメトリック値を出力する。パスメトリック値メモリ50
8から読み出されたパスメトリック値は、セレクタ501を
介して、タイミング制御部514からのデータ保持タイミ
ング2032により、パスメトリック値レジスタ502に保持
される。パスメトリック値メモリから読み出されたパス
メトリック値は、順次データ保持タイミング2031〜2034
に従って、パスメトリック値レジスタ502に保持され
る。こうして、パスメトリック値メモリ508のアドレス0
0、Ｍ、01、M+1に記憶されていた４×２ⁿ個のパスメト
リック値が、パスメトリック値レジスタ502に保持され
る。すなわち、パスメトリック値レジスタ（１）には、
状態番号０〜（２ⁿ−１）のパスメトリック値が保持さ
れる。パスメトリック値レジスタ（２）には、状態番号
２^K- ²〜（２^K-2＋２ⁿ−１）のパスメトリック値が保持
される。

【００２３】マルチプレクサ503は、パスメトリック値
レジスタ502が保持している合成されたパスメトリック
値を分離し、アドレス制御部513からのパスメトリック
値メモリアドレスＡ202に従い、パスメトリック値を２ⁿ
個選択し、２ⁿ個のＡＣＳ計算手段504に出力する。すな
わち、４×２ⁿ個のパスメトリック値から、同一状態値
に入力するブランチに対応する２個ずつを２ⁿ組選択し
て、ＡＣＳ計算手段504に出力する。マルチプレクサ503
は、状態番号０と２^K-2のパスメトリック値を選択し
て、ＡＣＳ計算手段（１）と（２）に出力する。状態番
号１と（２^K-2＋１）のパスメトリック値を選択して、
ＡＣＳ計算手段（３）と（４）に出力する。以下同様
に、状態番号（２^n-1−１）と（２^K-2＋２^n-1−１）の
パスメトリック値を選択して、ＡＣＳ計算手段（２ⁿ−
１）と（２ⁿ）に出力する。

【００２４】ＡＣＳ計算手段504は、ブランチメトリッ
ク値205とマルチプレクサ503から出力された２ⁿ個のパ
スメトリック値から、２ⁿ個の更新パスメトリック値を
計算し、出力する。パスセレクト値も同時に出力され
る。すなわち、ＡＣＳ計算手段（１）は、状態番号０の
更新パスメトリック値を計算し、ＡＣＳ計算手段（２）
は、状態番号１の更新パスメトリック値を計算し、以下
同様に、ＡＣＳ計算手段（２ⁿ）は、状態番号（２ⁿ−
１）の更新パスメトリック値を計算し、出力する。

【００２５】ＡＣＳ計算手段504から出力された２ⁿ個の
更新パスメトリック値は、セレクタ506、507でそれぞれ
パスメトリック値メモリ509の１アドレス空間分に合成
される。合成したパスメトリック値（以下、合成パスメ
トリック値）は、タイミング制御部514からの切り替え
信号209で、書き込み用となっているパスメトリック値
メモリ509に接続しているセレクタ507のみから出力され
る。セレクタ507からの合成パスメトリック値は、アド
レス制御部513からのパスメトリック値メモリアドレス
Ｂ207の指定するパスメトリック値メモリ509のアドレス
番地00に記憶される。

【００２６】パスセレクトメモリ511は、アドレス制御
部513からのパスセレクトメモリアドレス208に従い、指
定されたアドレス番地Ｌにパスセレクト値を記憶する。

【００２７】以上の動作を繰り返し、パスメトリック値
メモリ508からすべてのパスメトリック値を読み出し、
更新パスメトリック値の計算がすべて終了し、書き込み
用パスメトリック値メモリ509にすべての更新パスメト
リック値の書き込みが終了すると、読み出し用パスメト
リック値メモリと書き込み用パスメトリック値メモリが
切り替えられる。パスメトリック値メモリアドレスＡ20
2とパスメトリック値メモリアドレスＢ207は、読み出し
用がパスメトリック値メモリアドレスＢ207で、書き込
み用がパスメトリック値メモリアドレスＡ202となる。
読み出し用パスメトリック値メモリと書き込み用パスメ
トリック値メモリおよびパスメトリック値メモリアドレ
スの切り替えは、タイミング制御部514からの切り替え
信号209により行なわれる。

【００２８】読み出し用パスメトリック値メモリと書き
込み用パスメトリック値メモリの切り替え後の動作は、
前述と同様に読み出し用パスメトリック値メモリ509か
ら合成されたパスメトリック値を読み出し、パスメトリ
ック値レジスタ502で保持したパスメトリック値をマル
チプレクサ503により分離し、２ⁿ個選択する。２ⁿ個の
ＡＣＳ計算手段504により、マルチプレクサ503の出力す
るパスメトリック値とブランチメトリック値から、２ⁿ
個の更新パスメトリック値を同時に計算し、セレクタ50
6および507で、２ⁿ個の更新パスメトリック値をパスメ
トリック値メモリの１アドレス空間分に合成して、書き
込み用パスメトリック値メモリ508に書き込むという動
作を繰り返し行なう。

【００２９】ＡＣＳ計算手段を２ⁿ個設けたので、拘束
長Ｋの畳み込み符号をビタビ復号する場合、２^K-1／２ⁿ
回の演算で１ビットの復号ができる。パスメトリック値
レジスタを設けたので、メモリアクセス時間が実効的に
０となり、ＡＣＳ計算時間のみで復号できる。パスメト
リック値メモリを、読出し用と書き込み用の２面にした
ので、少ないメモリでパスメトリック値の読出し書き込
み処理が簡単になる。アドレス制御が少し複雑になる
が、２ポートメモリを用いれば１面のメモリで構成する
ことも可能である。

【００３０】以上のように、本発明の第１の実施の形態
によれば、パスメトリック値メモリの１アドレス空間に
２ⁿ個のパスメトリック値を記憶させ、パスメトリック
値レジスタでパスメトリック値を一時保持し、マルチプ
レクサで分離して２ⁿ個選択し、同時に２ⁿ個のＡＣＳ計
算を行なうことにより、高速にビタビ復号処理ができ
る。

【００３１】（第２の実施の形態）本発明の第２の実施
の形態は、受信データからブランチメトリック値の演算
を行ない、アドレス制御部からの制御により選択し出力
する演算部を有し、パスメトリック値メモリの１アドレ
ス空間に複数個のパスメトリック値を記憶させ、パスメ
トリック値レジスタでパスメトリック値を一時保持し、
マルチプレクサで分離し複数個選択し、同時に複数のＡ
ＣＳ計算を行なうビタビ復号器である。

【００３２】第２の実施の形態が、第１の実施の形態と
異なるところは、受信データからブランチメトリック値
の演算を行なう演算部を設けた点である。

【００３３】図３は、本発明の第２の実施の形態のビタ
ビ復号器の構成を示すブロック図である。図３におい
て、パスメトリック値メモリ708、709、セレクタ701、
パスメトリック値レジスタ702、マルチプレクサ703、Ａ
ＣＳ計算手段704、セレクタ706、707、パスセレクトメ
モリ711、アドレス制御部713、タイミング制御部714
は、第１の実施の形態と格別異なるところはない。演算
部712は、受信データからブランチメトリック値を計算
し、アドレス制御部714からの制御により選択し出力す
る演算回路である。

【００３４】図３のブロック図を用いて、第２の実施の
形態のビタビ復号器の動作を説明をする。演算部712
は、受信データからブランチメトリック値の計算を行な
う。更に演算部712は、アドレス制御部714からのアドレ
ス信号に従って、ブランチメトリック値を選択し出力す
る。

【００３５】パスメトリック値メモリ708から、合成さ
れたパスメトリック値を読み出し、セレクタ701でパス
メトリック値を選択して、パスメトリック値レジスタ70
2に保持し、マルチプレクサ703で、合成されたパスメト
リック値を分離し、パスメトリック値を２ⁿ個選択し、
２ⁿ個のＡＣＳ計算手段704に出力することは、第１の実
施の形態と同じである。

【００３６】ＡＣＳ計算手段704は、演算部712からのブ
ランチメトリック値605と、マルチプレクサ703から出力
された２ⁿ個のパスメトリック値から２ⁿ個の更新パスメ
トリック値を計算し、出力する。パスセレクト値も同時
に出力される。ＡＣＳ計算手段704から出力された２ⁿ個
の更新パスメトリック値は、セレクタ706、707でそれぞ
れパスメトリック値メモリの１アドレス空間分に合成さ
れる。

【００３７】合成パスメトリック値がセレクタ707から
出力され、パスメトリック値メモリ709に記憶される。
パスセレクトメモリ711は、アドレス制御部713からのパ
スセレクトメモリアドレス208に従い、指定されたアド
レス番地にパスセレクト値を記憶する。

【００３８】以上の動作を繰り返し、パスメトリック値
メモリ708からすべてのパスメトリック値を読み出し、
更新パスメトリック値の計算がすべて終了し、書き込み
用パスメトリック値メモリ709にすべての更新パスメト
リック値の書き込みが終了すると、読み出し用パスメト
リック値メモリと書き込み用パスメトリック値メモリが
切り替えられる。以降の動作は、第１の実施の形態と同
様である。

【００３９】ブランチメトリックを計算する演算部をタ
イミング制御部で制御するようにしたので、ＡＣＳ計算
手段とのタイミングを合わせることが容易になり、受信
データに対して早く復号できるようになる。

【００４０】以上のように、本発明の第２の実施の形態
によれば、受信データからブランチメトリック値の演算
を行ない、アドレス制御部からの制御により選択し出力
する演算部を有し、パスメトリック値メモリの１アドレ
ス空間に２ⁿ個のパスメトリック値を記憶させ、パスメ
トリック値レジスタでパスメトリック値を一時保持し、
マルチプレクサで分離し２ⁿ個選択し、同時に２ⁿ個のＡ
ＣＳ計算を行なうことにより、ブランチメトリック値の
演算を含めて高速にビタビ復号処理ができる。

【００４１】（第３の実施の形態）本発明の第３の実施
の形態は、ＡＣＳ計算手段から出力されるパスセレクト
値をパスセレクトメモリの１アドレス空間分保持し、タ
イミング制御部からの制御によりパスセレクトメモリに
出力するパスセレクトレジスタを備え、パスメトリック
値メモリの１アドレス空間に複数個のパスメトリック値
を記憶させ、パスメトリック値レジスタでパスメトリッ
ク値を一時保持し、マルチプレクサで分離し複数個選択
し、同時に複数のＡＣＳ計算を行なうビタビ復号器であ
る。

【００４２】第３の実施の形態のビタビ復号器が、第
１、第２の実施の形態と異なるところは、パスセレクト
レジスタを備えた点である。

【００４３】図４は、本発明の第３の実施の形態のビタ
ビ復号器の構成を示すブロック図である。図４におい
て、パスメトリック値メモリ808、809、セレクタ801、
パスメトリック値レジスタ802、マルチプレクサ803、Ａ
ＣＳ計算手段804、セレクタ806、807、アドレス制御部8
13、タイミング制御部814は、第１の実施の形態と格別
異なるところはない。パスセレクト値レジスタ810は、
ＡＣＳ計算手段804から出力されるパスセレクト値をパ
スセレクトメモリの１アドレス空間分保持するレジスタ
である。

【００４４】図４のブロック図を用いて、第３の実施の
形態のビタビ復号器の動作を説明をする。パスメトリッ
ク値メモリ808からパスメトリック値を読み出し、セレ
クタ801でパスメトリック値を選択し、パスメトリック
値レジスタ802に保持し、マルチプレクサ803でパスメト
リック値を分離して２ⁿ個選択し、２ⁿ個のＡＣＳ計算手
段804に出力するところは、第１の実施の形態と同じで
ある。

【００４５】ＡＣＳ計算手段804は、ブランチメトリッ
ク値205とマルチプレクサ803から出力された２ⁿ個のパ
スメトリック値から、２ⁿ個の更新パスメトリック値を
計算し出力する。パスセレクト値も同時に出力される。
パスセレクト値はパスセレクト値レジスタ810にパスセ
レクトメモリ811の１アドレス空間分保持され、タイミ
ング制御部814からのパスセレクト値出力タイミングに
従って出力される。パスセレクトメモリ811は、アドレ
ス制御部813からのパスセレクトメモリアドレス208に従
い、指定されたアドレス番地にパスセレクト値を記憶す
る。ＡＣＳ計算手段804から出力された２ⁿ個の更新パス
メトリック値は、セレクタ806、807でそれぞれパスメト
リック値メモリの１アドレス空間分に合成される。合成
パスメトリック値はセレクタ807から出力され、パスメ
トリック値メモリ809に記憶される。

【００４６】以上の動作を繰り返し、パスメトリック値
メモリ808からすべてのパスメトリック値を読み出し、
更新パスメトリック値の計算がすべて終了し、書き込み
用パスメトリック値メモリ809にすべての更新パスメト
リック値の書き込みが終了すると、読み出し用パスメト
リック値メモリと書き込み用パスメトリック値メモリが
切り替えられる。以降の動作は、第１の実施の形態と同
様である。

【００４７】パスセレクト値レジスタを設けたので、Ａ
ＣＳ計算手段から出力されるパスセレクト値を、パスセ
レクトメモリにまとめて書き込むことができるので、Ａ
ＣＳ計算手段とパスセレクトメモリとの間のタイミング
合わせが容易になり、書き込み時間を短縮することがで
きる。

【００４８】以上のように、本発明の第３の実施の形態
によれば、ＡＣＳ計算手段から出力されるパスセレクト
値をパスセレクトメモリの１アドレス空間分保持し、タ
イミング制御部からの制御によりパスセレクトメモリに
出力するパスセレクトレジスタを備え、パスメトリック
値メモリの１アドレス空間に２ⁿ個のパスメトリック値
を記憶させ、パスメトリック値レジスタでパスメトリッ
ク値を一時保持し、マルチプレクサで分離して２ⁿ個選
択し、同時に２ⁿ個のＡＣＳ計算を行なうことにより、
パスセレクト値の処理を含めて高速にビタビ復号処理が
できる。

【００４９】（第４の実施の形態）本発明の第４の実施
の形態は、受信データからブランチメトリック値の演算
を行ない、アドレス制御部からの制御により、選択し出
力する演算部と、ＡＣＳ計算手段から出力されるパスセ
レクト値をパスセレクトメモリの１アドレス空間分保持
し、タイミング制御部からの制御によりパスセレクトメ
モリに出力するパスセレクトレジスタを備え、パスメト
リック値メモリの１アドレス空間に複数個のパスメトリ
ック値を記憶させ、パスメトリック値レジスタでパスメ
トリック値を一時保持し、マルチプレクサで分離し複数
個選択し、同時に複数のＡＣＳ計算を行なうビタビ復号
器である。

【００５０】第４の実施の形態のビタビ復号器が、第１
〜３の実施の形態と異なるところは、ブランチメトリッ
ク値の演算を行なう演算部と、パスセレクトレジスタの
両方を備えた点である。

【００５１】図５は、本発明の第４の実施の形態のビタ
ビ復号器の構成を示すブロック図である。図５におい
て、パスメトリック値メモリ108、109、セレクタ101、
パスメトリック値レジスタ102、マルチプレクサ103、Ａ
ＣＳ計算手段104、セレクタ106、107、パスセレクトメ
モリ111、アドレス制御部113、タイミング制御部114
は、第１の実施の形態と格別異なるところはない。パス
セレクト値レジスタ110は、ＡＣＳ計算手段104から出力
されるパスセレクト値をパスセレクトメモリの１アドレ
ス空間分保持するレジスタである。演算部112は、受信
データからブランチメトリック値を計算し、アドレス制
御部114からの制御により選択し出力する演算回路であ
る。

【００５２】図５のブロック図を用いて、第４の実施の
形態のビタビ復号器の動作を説明をする。演算部112
は、受信データからブランチメトリック値の計算を行な
う。更に演算部112は、アドレス制御部114からのアドレ
ス信号に従って、ブランチメトリック値を選択し出力す
る。

【００５３】パスメトリック値メモリ108から、パスメ
トリック値を読み出し、セレクタ101で、パスメトリッ
ク値を選択し、パスメトリック値レジスタ102に保持さ
れ、マルチプレクサ103で、パスメトリック値を分離し
て２ⁿ個選択し、２ⁿ個のＡＣＳ計算手段104に出力する
ところは、第１の実施の形態と同じである。

【００５４】ＡＣＳ計算手段104は、演算部112からのブ
ランチメトリック値205と、マルチプレクサ103から出力
された２ⁿ個のパスメトリック値から、２ⁿ個の更新パス
メトリック値を計算し出力する。パスセレクト値も同時
に出力される。パスセレクト値はパスセレクト値レジス
タ110にパスセレクトメモリ111の１アドレス空間分保持
され、タイミング制御部114からのパスセレクト値出力
タイミングに従って出力される。

【００５５】パスセレクトメモリ111は、アドレス制御
部113からのパスセレクトメモリアドレス208に従い、指
定されたアドレス番地にパスセレクト値を記憶する。Ａ
ＣＳ計算手段104から出力された２ⁿ個の更新パスメトリ
ック値は、セレクタ106、107でそれぞれパスメトリック
値メモリの１アドレス空間分に合成される。合成パスメ
トリック値は、セレクタ107から出力され、パスメトリ
ック値メモリ109に記憶される。

【００５６】以上の動作を繰り返し、パスメトリック値
メモリ108からすべてのパスメトリック値を読み出し、
更新パスメトリック値の計算がすべて終了し、書き込み
用パスメトリック値メモリ109にすべての更新パスメト
リック値の書き込みが終了すると、読み出し用パスメト
リック値メモリと書き込み用パスメトリック値メモリが
切り替えられる。以降の動作は、第１の実施の形態と同
様である。

【００５７】以上のように、本発明の第４の実施の形態
によれば、受信データからブランチメトリック値の演算
を行ない、アドレス制御部からの制御により、選択し出
力する演算部と、ＡＣＳ計算手段から出力されるパスセ
レクト値をパスセレクトメモリの１アドレス空間分保持
し、タイミング制御部からの制御によりパスセレクトメ
モリに出力するパスセレクトレジスタを備え、パスメト
リック値メモリの１アドレス空間に２ⁿ個のパスメトリ
ック値を記憶させ、パスメトリック値レジスタでパスメ
トリック値を一時保持し、マルチプレクサで分離して２
ⁿ個選択し、同時に２ⁿ個のＡＣＳ計算を行なうことによ
り、ブランチメトリック値の演算とパスセレクト値の処
理を含めて高速にビタビ復号処理ができる。

【００５８】

【発明の効果】以上のように、本発明によれば、ビタビ
復号器を、パスメトリック値メモリの１アドレス空間に
対して複数個のパスメトリック値を記憶させ、パスメト
リック値メモリから読み出したパスメトリック値をパス
メトリック値レジスタで保持し、複数のＡＣＳ計算手段
で同時にＡＣＳ計算し、複数の更新パスメトリック値を
セレクタで選択合成する構成としたので、少ないハード
ウエア量で高速にビタビ復号処理ができるという効果が
得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のビタビ復号器のブ
ロック図、

【図２】本発明の第１の実施の形態のビタビ復号器のタ
イミングチャート図、

【図３】本発明の第２の実施の形態のビタビ復号器のブ
ロック図、

【図４】本発明の第３の実施の形態のビタビ復号器のブ
ロック図、

【図５】本発明の第４の実施の形態のビタビ復号器のブ
ロック図、

【図６】従来のビタビ復号器の概略を示すブロック図で
ある。

【符号の説明】

101、106、107 セレクタ 102 パスメトリック値レジスタ 103 マルチプレクサ 104 ＡＣＳ計算手段 108、109 パスメトリック値メモリ 110 パスセレクト値レジスタ 111 パスセレクトメモリ 112 演算部 113 アドレス制御部 114 タイミング制御部 201 マスタークロック 202 パスメトリック値メモリアドレスＡ 203 データ保持タイミング 204 パスメトリック値レジスタ 205 ブランチメトリック値 206 ＡＣＳ計算手段出力 207 パスメトリック値メモリアドレスＢ 208 パスセレクトメモリアドレス 209 切り替え信号 301 ＡＣＳ計算部 302、304 セレクタ 303、306 パスメトリック値メモリ 305 アドレス制御部 307 パスセレクトメモリ 501、506、507 セレクタ 502 パスメトリック値レジスタ 503 マルチプレクサ 504 ＡＣＳ計算手段 508、509 パスメトリック値メモリ 511 パスセレクトメモリ 513 アドレス制御部 514 タイミング制御部 701、706、707 セレクタ 702 パスメトリック値レジスタ 703 マルチプレクサ 704 ＡＣＳ計算手段 708、709 パスメトリック値メモリ 711 パスセレクトメモリ 712 演算部 713 アドレス制御部 714 タイミング制御部 801、806、807 セレクタ 802 パスメトリック値レジスタ 803 マルチプレクサ 804 ＡＣＳ計算手段 808、809 パスメトリック値メモリ 810 パスセレクト値レジスタ 811 パスセレクトメモリ 813 アドレス制御部 814 タイミング制御部

Claims

【特許請求の範囲】

【請求項１】パスメトリック値を記憶するパスメトリ
ック値メモリと、前記パスメトリック値メモリから読み
出された前記パスメトリック値を選択するセレクタと、
ブランチメトリック値と前記パスメトリック値から更新
パスメトリック値を計算する２ⁿ個（ｎ≧１）のＡＣＳ
計算手段と、パスセレクト値を記憶するパスセレクトメ
モリと、各部のタイミングを制御するタイミング制御部
と、前記パスメトリック値メモリと前記パスセレクトメ
モリの制御を行なうアドレス制御部からなるビタビ復号
器において、前記パスメトリック値メモリの１アドレス
空間に前記パスメトリック値を２ⁿ個記憶させる手段
と、前記パスメトリック値メモリから読み出した前記パ
スメトリック値を一時保持するパスメトリック値レジス
タと、前記パスメトリック値レジスタで保持した前記パ
スメトリック値を前記アドレス制御部からの制御により
２ⁿ個選択し出力するマルチプレクサと、前記ＡＣＳ計
算手段からの前記更新パスメトリック値を選択合成する
セレクタとを設けて、同時に複数のＡＣＳ計算を行なう
ことを特徴とするビタビ復号器。
【請求項２】受信データから前記ブランチメトリック
値の演算を行ない、前記アドレス制御部からの制御によ
り前記ブランチメトリック値を選択し出力する演算部を
有することを特徴とする請求項１記載のビタビ復号器。
【請求項３】前記ＡＣＳ計算手段から出力される前記
パスセレクト値を前記パスセレクトメモリの１アドレス
空間分保持し、前記タイミング制御部からの制御により
前記パスセレクトメモリに出力するパスセレクトレジス
タとを備えることを特徴とする請求項１記載のビタビ復
号器。
【請求項４】受信データから前記ブランチメトリック
値の演算を行ない、前記アドレス制御部からの制御によ
り前記ブランチメトリック値を選択し出力する演算部
と、前記ＡＣＳ計算手段から出力される前記パスセレク
ト値を前記パスセレクトメモリの１アドレス空間分保持
し、前記タイミング制御部からの制御により前記パスセ
レクトメモリに出力するパスセレクトレジスタとを備え
ることを特徴とする請求項１記載のビタビ復号器。
【請求項５】請求項４記載のビタビ復号器を内蔵する
ことを特徴とする移動体通信端末装置。
【請求項６】請求項４記載のビタビ復号器を内蔵する
ことを特徴とする移動体通信基地局装置。