JPH11204657A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH11204657A JPH11204657A JP10007192A JP719298A JPH11204657A JP H11204657 A JPH11204657 A JP H11204657A JP 10007192 A JP10007192 A JP 10007192A JP 719298 A JP719298 A JP 719298A JP H11204657 A JPH11204657 A JP H11204657A
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- JP
- Japan
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- region
- contact
- integrated circuit
- cmos integrated
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- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路面積の縮小化、微細化に最適なＣＭＯＳ
集積回路を提供する。 【解決手段】 本ＣＭＯＳ集積回路１０は、ｐ−ウエル
内に形成されたｎＭＯＳＦＥＴを回路の一部に有してい
て、平面的にはｎＭＯＳＦＥＴ・アクティブ領域１２
と、その周りを囲むトレンチ素子分離領域１４とから構
成されている。アクティブ流域１２にはゲート電極１６
が設けてある。アクティブ領域１２内にはソース領域と
してイオン・インプランテーションによるｎ+ 拡散層領
域１８がシリサイド化された上層１７を有して形成さ
れ、かつ、ウエルと良好な電気的接続を行うためのｐ+
コンタクト・イオン・インプランテーション（ＩＩ）領
域２０が、ｎ+ 拡散層ＩＩ領域１８に隣接して形成され
ている。コンタクト２２は、共通のコンタクトとして形
成され、アクティブ領域１２からトレンチ素子分離領域
１４に入り込んで形成されている。
集積回路を提供する。 【解決手段】 本ＣＭＯＳ集積回路１０は、ｐ−ウエル
内に形成されたｎＭＯＳＦＥＴを回路の一部に有してい
て、平面的にはｎＭＯＳＦＥＴ・アクティブ領域１２
と、その周りを囲むトレンチ素子分離領域１４とから構
成されている。アクティブ流域１２にはゲート電極１６
が設けてある。アクティブ領域１２内にはソース領域と
してイオン・インプランテーションによるｎ+ 拡散層領
域１８がシリサイド化された上層１７を有して形成さ
れ、かつ、ウエルと良好な電気的接続を行うためのｐ+
コンタクト・イオン・インプランテーション（ＩＩ）領
域２０が、ｎ+ 拡散層ＩＩ領域１８に隣接して形成され
ている。コンタクト２２は、共通のコンタクトとして形
成され、アクティブ領域１２からトレンチ素子分離領域
１４に入り込んで形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
に関し、更に詳細には、回路面積の縮小化を図ったＣＭ
ＯＳ集積回路に関するものである。
に関し、更に詳細には、回路面積の縮小化を図ったＣＭ
ＯＳ集積回路に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路において、ウエル領域
と配線とを接続するコンタクト（以下、簡単にウエル・
コンタクトと言う）を形成する一つの手法として、バッ
ティング・コンタクト（Butting Contact ）と呼ばれて
いる手法がある。この手法は、主として、ｐＭＯＳＦＥ
Ｔのソース領域とＶｄｄ、ｎＭＯＳＦＥＴのソース領域
とＶｓｓとを接続して、ＭＯＳＦＥＴのソース領域とウ
エルとを短絡する場合等に適用されている。従来のＣＭ
ＯＳ集積回路内のｎＭＯＳＦＥＴ４０を例に挙げて説明
すると、バッティング・コンタクトとは、図５に示すよ
うに、ＭＯＳＦＥＴ・アクティブ（Active）領域４２内
で、ＭＯＳＦＥＴのソース領域として形成されたｎ+ 拡
散層イオン・インプランテーション（ＩＩ）領域（以
下、ＳＤ拡散層領域と言う）４４と、ウエル領域のコン
タクトをとるためのｐ+ 拡散層イオン・インプランテー
ション（ＩＩ）領域（以下、ボディ（Body）側拡散層と
呼ぶこともある）４６とを隣接するように構成し、各領
域からそれぞれ第１のコンタクト４８及び第２のコンタ
クト５０を介して同一の配線に接続するものである。図
１中、５２はゲート電極を示す。
と配線とを接続するコンタクト（以下、簡単にウエル・
コンタクトと言う）を形成する一つの手法として、バッ
ティング・コンタクト（Butting Contact ）と呼ばれて
いる手法がある。この手法は、主として、ｐＭＯＳＦＥ
Ｔのソース領域とＶｄｄ、ｎＭＯＳＦＥＴのソース領域
とＶｓｓとを接続して、ＭＯＳＦＥＴのソース領域とウ
エルとを短絡する場合等に適用されている。従来のＣＭ
ＯＳ集積回路内のｎＭＯＳＦＥＴ４０を例に挙げて説明
すると、バッティング・コンタクトとは、図５に示すよ
うに、ＭＯＳＦＥＴ・アクティブ（Active）領域４２内
で、ＭＯＳＦＥＴのソース領域として形成されたｎ+ 拡
散層イオン・インプランテーション（ＩＩ）領域（以
下、ＳＤ拡散層領域と言う）４４と、ウエル領域のコン
タクトをとるためのｐ+ 拡散層イオン・インプランテー
ション（ＩＩ）領域（以下、ボディ（Body）側拡散層と
呼ぶこともある）４６とを隣接するように構成し、各領
域からそれぞれ第１のコンタクト４８及び第２のコンタ
クト５０を介して同一の配線に接続するものである。図
１中、５２はゲート電極を示す。
【０００３】バッティング・コンタクト手法では、ソー
ス・コンタクト（ソース領域と配線とを接続するコンタ
クト）とウエル・コンタクトをＭＯＳＦＥＴ・アクティ
ブ領域内に形成することによって、ＭＯＳＦＥＴ・アク
ティブ領域の他に別途ウエル・コンタクト用のアクティ
ブ領域を設ける必要がないので、ＣＭＯＳ集積回路の回
路面積の縮小を図ることができる。
ス・コンタクト（ソース領域と配線とを接続するコンタ
クト）とウエル・コンタクトをＭＯＳＦＥＴ・アクティ
ブ領域内に形成することによって、ＭＯＳＦＥＴ・アク
ティブ領域の他に別途ウエル・コンタクト用のアクティ
ブ領域を設ける必要がないので、ＣＭＯＳ集積回路の回
路面積の縮小を図ることができる。
【０００４】図４に示す従来のバッティング・コンタク
ト手法において、その横方向の長さを与えるパラメータ
は、主として、 （１）ゲート電極５２とｐ+ 拡散層イオン・インプラン
テーション領域４６との間隔Ｌｓ1 （２）コンタクト５０とｐ+ 拡散層イオン・インプラン
テーション領域４６との距離Ｌｏ1 （３）コンタクト５０の径Ｗｃ1 （４）ＭＯＳＦＥＴ・アクティブ領域４２のコンタクト
２０とのかぶりＬｏ2の４つの和である。 これらのパラメータの値は、１）合わせずれ、２）加工
マージン、３）フォトリソグラフィの際の平坦性を考慮
したマージン、４）コンタクトなどの要因によって、そ
れぞれの縮小化が制限を受けている。
ト手法において、その横方向の長さを与えるパラメータ
は、主として、 （１）ゲート電極５２とｐ+ 拡散層イオン・インプラン
テーション領域４６との間隔Ｌｓ1 （２）コンタクト５０とｐ+ 拡散層イオン・インプラン
テーション領域４６との距離Ｌｏ1 （３）コンタクト５０の径Ｗｃ1 （４）ＭＯＳＦＥＴ・アクティブ領域４２のコンタクト
２０とのかぶりＬｏ2の４つの和である。 これらのパラメータの値は、１）合わせずれ、２）加工
マージン、３）フォトリソグラフィの際の平坦性を考慮
したマージン、４）コンタクトなどの要因によって、そ
れぞれの縮小化が制限を受けている。
【０００５】
【発明が解決しようとする課題】ところで、半導体装置
の微細化及び高集積化の要求は益々強くなっており、Ｃ
ＭＯＳ集積回路について、その微細化が求められてい
て、その微細化を進める上で、回路面積を縮小すること
は、極めて重要である。そこで、本発明の目的は、回路
面積の縮小化、微細化に最適なＣＭＯＳ集積回路を提供
することである。
の微細化及び高集積化の要求は益々強くなっており、Ｃ
ＭＯＳ集積回路について、その微細化が求められてい
て、その微細化を進める上で、回路面積を縮小すること
は、極めて重要である。そこで、本発明の目的は、回路
面積の縮小化、微細化に最適なＣＭＯＳ集積回路を提供
することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＣＭＯＳ集積回路は、ＭＯＳＦＥＴの
ソース領域を配線に接続するコンタクト及びウエル領域
を配線に接続するコンタクトが、共通のコンタクトとし
て形成され、 共通のコンタクトが、アクティブ領域か
らトレンチ素子分離領域に入り込んで形成されているこ
とを特徴としている。トレンチ素子分離領域をコンタク
ト形成領域の一部とすることにより、その分だけＭＯＳ
ＦＥＴ・アクティブ領域を節減することができる。
に、本発明に係るＣＭＯＳ集積回路は、ＭＯＳＦＥＴの
ソース領域を配線に接続するコンタクト及びウエル領域
を配線に接続するコンタクトが、共通のコンタクトとし
て形成され、 共通のコンタクトが、アクティブ領域か
らトレンチ素子分離領域に入り込んで形成されているこ
とを特徴としている。トレンチ素子分離領域をコンタク
ト形成領域の一部とすることにより、その分だけＭＯＳ
ＦＥＴ・アクティブ領域を節減することができる。
【０００７】また、ソース領域をシリサイド化（Silici
de化）された拡散層とすることにより、導通特性を向上
させ、回路面積を縮小することができる。コンタクトが
ウエル領域と電気的に接触する区域に、ウエル領域と同
じ導電型のイオン・インプランテーションを施すことに
より、コンタクト特性を向上させることができる。更に
好適な実施態様のトレンチ素子分離膜領域では、コンタ
クトの底が、ソース領域の拡散層深さより深い位置にあ
る。これにより、ウエル領域とのコンタクトを確実にす
ることができる。
de化）された拡散層とすることにより、導通特性を向上
させ、回路面積を縮小することができる。コンタクトが
ウエル領域と電気的に接触する区域に、ウエル領域と同
じ導電型のイオン・インプランテーションを施すことに
より、コンタクト特性を向上させることができる。更に
好適な実施態様のトレンチ素子分離膜領域では、コンタ
クトの底が、ソース領域の拡散層深さより深い位置にあ
る。これにより、ウエル領域とのコンタクトを確実にす
ることができる。
【０００８】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明に係るＣＭＯＳ集積回路の実施
形態の一例であって、図１は本実施形態例のＣＭＯＳ集
積回路の平面図、図２は線Ｉ−Ｉでの断面図である。本
実施形態例のＣＭＯＳ集積回路１０は、図１に示すよう
に、ｐ−ウエル内に形成されたｎＭＯＳＦＥＴを回路の
一部に有している。尚、当然のことながら、本発明は、
ｎ−ウエル内に形成されたｐＭＯＳＦＥＴを回路の一部
に有しているＣＭＯＳ集積回路にも適用できる。本実施
形態例のＣＭＯＳ集積回路１０は、平面的にはｎＭＯＳ
ＦＥＴ・アクティブ領域１２と、その周りを囲むトレン
チ素子分離領域１４とから構成されている。ｎＭＯＳＦ
ＥＴ・アクティブ流域１２にはゲート電極１６が設けて
ある。ｎＭＯＳＦＥＴ・アクティブ（Active）領域１２
内にはソース領域として形成されたｎ+ 拡散層イオン・
インプランテーション（ＩＩ）領域１８がシリサイド化
された上層１７を有して形成され、かつ、ウエル領域と
良好な電気的接続を行うためのｐ+ コンタクト・イオン
・インプランテーション（ＩＩ）領域２０が、図２に示
すように、ｎ+ 拡散層イオン・インプランテーション領
域１８に隣接して形成されている。コンタクト２２は、
図２に示すように、共通のコンタクトとして形成され、
ｎＭＯＳＦＥＴ・アクティブ領域１２からトレンチ素子
分離領域１４に入り込んで形成されている。コンタクト
２２は、図１に示すように、２本のコンタクト２２Ａ、
Ｂで形成しても良い。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明に係るＣＭＯＳ集積回路の実施
形態の一例であって、図１は本実施形態例のＣＭＯＳ集
積回路の平面図、図２は線Ｉ−Ｉでの断面図である。本
実施形態例のＣＭＯＳ集積回路１０は、図１に示すよう
に、ｐ−ウエル内に形成されたｎＭＯＳＦＥＴを回路の
一部に有している。尚、当然のことながら、本発明は、
ｎ−ウエル内に形成されたｐＭＯＳＦＥＴを回路の一部
に有しているＣＭＯＳ集積回路にも適用できる。本実施
形態例のＣＭＯＳ集積回路１０は、平面的にはｎＭＯＳ
ＦＥＴ・アクティブ領域１２と、その周りを囲むトレン
チ素子分離領域１４とから構成されている。ｎＭＯＳＦ
ＥＴ・アクティブ流域１２にはゲート電極１６が設けて
ある。ｎＭＯＳＦＥＴ・アクティブ（Active）領域１２
内にはソース領域として形成されたｎ+ 拡散層イオン・
インプランテーション（ＩＩ）領域１８がシリサイド化
された上層１７を有して形成され、かつ、ウエル領域と
良好な電気的接続を行うためのｐ+ コンタクト・イオン
・インプランテーション（ＩＩ）領域２０が、図２に示
すように、ｎ+ 拡散層イオン・インプランテーション領
域１８に隣接して形成されている。コンタクト２２は、
図２に示すように、共通のコンタクトとして形成され、
ｎＭＯＳＦＥＴ・アクティブ領域１２からトレンチ素子
分離領域１４に入り込んで形成されている。コンタクト
２２は、図１に示すように、２本のコンタクト２２Ａ、
Ｂで形成しても良い。
【０００９】即ち、ＣＭＯＳ集積回路１０は、以下の条
件で形成されている。 （１）素子分離は、トレンチ素子分離（ＳＴＩ）を用い
る。 （２）ｎ+ 拡散層イオン・インプランテーション領域１
６は、ＳＤ拡散層II領域のみとする。 （３）コンタクト２２は、ｎＭＯＳＦＥＴ・アクティブ
領域１２とトレンチ素子分離領域とにまたがる。 （４）拡散層領域は、シリサイド化されている。なお、
必ずしもシリサイドである必要はないが、本実施形態例
では説明を容易にするために、シリサイド層としてい
る。 （５）ｐ+ コンタクト・イオン・インプランテーション
領域２０は、ウエル領域と同じ導電型になるように不純
物がドープされている。 この構造は、コンタクト２２のためのコンタクトホール
を形成するために行うドライエッチング工程において、
若干のオーバーエッチングを行うことによって、素子分
離領域にかかったコンタクトホールの部分が、層間絶縁
膜との選択比の小さいトレンチ素子分離膜をも掘り進ん
で形成されることを利用している。
件で形成されている。 （１）素子分離は、トレンチ素子分離（ＳＴＩ）を用い
る。 （２）ｎ+ 拡散層イオン・インプランテーション領域１
６は、ＳＤ拡散層II領域のみとする。 （３）コンタクト２２は、ｎＭＯＳＦＥＴ・アクティブ
領域１２とトレンチ素子分離領域とにまたがる。 （４）拡散層領域は、シリサイド化されている。なお、
必ずしもシリサイドである必要はないが、本実施形態例
では説明を容易にするために、シリサイド層としてい
る。 （５）ｐ+ コンタクト・イオン・インプランテーション
領域２０は、ウエル領域と同じ導電型になるように不純
物がドープされている。 この構造は、コンタクト２２のためのコンタクトホール
を形成するために行うドライエッチング工程において、
若干のオーバーエッチングを行うことによって、素子分
離領域にかかったコンタクトホールの部分が、層間絶縁
膜との選択比の小さいトレンチ素子分離膜をも掘り進ん
で形成されることを利用している。
【００１０】コンタクトホールとトレンチ素子分離膜と
がオーバーラップするように設計し、トレンチ素子分離
膜を掘り進む深さが、ＳＤ拡散層深さＸｊ（図２参照）
より十分深くなるようにオーバーエッチングを施せば、
この部分に埋め込まれたコンタクトによってウエル・コ
ンタクトがとれる。一方、イオン・インプランテーショ
ンを行って形成したｎ+ 拡散層領域１８は、シリサイド
層１７を介してコンタクト２２に接続している。オーバ
ーエッチングの程度は、層間絶縁膜の厚さを１μｍ、選
択比を１、Ｘｊを０．１μｍとして３０％程度のオーバ
ーエッチングでよい。
がオーバーラップするように設計し、トレンチ素子分離
膜を掘り進む深さが、ＳＤ拡散層深さＸｊ（図２参照）
より十分深くなるようにオーバーエッチングを施せば、
この部分に埋め込まれたコンタクトによってウエル・コ
ンタクトがとれる。一方、イオン・インプランテーショ
ンを行って形成したｎ+ 拡散層領域１８は、シリサイド
層１７を介してコンタクト２２に接続している。オーバ
ーエッチングの程度は、層間絶縁膜の厚さを１μｍ、選
択比を１、Ｘｊを０．１μｍとして３０％程度のオーバ
ーエッチングでよい。
【００１１】ここで、図３及び図４を参照して、ｐ+ コ
ンタクト・イオン・インプランテーション領域２０の形
成方法を説明する。図３に示すように、従来の方法に従
ってｎＭＯＳＦＥＴをｐ−ウエル内に形成し、ソース／
ドレイン拡散層を形成する。次いで、基板上にＣＶＤ法
等によって層間絶縁膜２４を成膜する。続いて、フォト
リソグラフィを用いてコンタクトホールの開口パターン
を有するマスクを作製し、得たマスクを用いて層間絶縁
膜２４をエッチングして、コンタクトホール２６を開口
した後、マスクを除去する。開口したコンタクトホール
のうちバッティング・コンタクトに該当するコンタクト
ホール２６に対してｐ+ コンタクト・イオン・インプラ
ンテーション用マスク２８を作製し、コンタクトホール
開口部３０に対してイオン・インプランテーションによ
りｐ+ イオンを注入して、ｐ+ コンタクト・イオン・イ
ンプランテーション領域２０を形成する。
ンタクト・イオン・インプランテーション領域２０の形
成方法を説明する。図３に示すように、従来の方法に従
ってｎＭＯＳＦＥＴをｐ−ウエル内に形成し、ソース／
ドレイン拡散層を形成する。次いで、基板上にＣＶＤ法
等によって層間絶縁膜２４を成膜する。続いて、フォト
リソグラフィを用いてコンタクトホールの開口パターン
を有するマスクを作製し、得たマスクを用いて層間絶縁
膜２４をエッチングして、コンタクトホール２６を開口
した後、マスクを除去する。開口したコンタクトホール
のうちバッティング・コンタクトに該当するコンタクト
ホール２６に対してｐ+ コンタクト・イオン・インプラ
ンテーション用マスク２８を作製し、コンタクトホール
開口部３０に対してイオン・インプランテーションによ
りｐ+ イオンを注入して、ｐ+ コンタクト・イオン・イ
ンプランテーション領域２０を形成する。
【００１２】本実施形態例では、従来のＣＭＯＳ集積回
路と比較して、ｎＭＯＳＦＥＴ・アクティブ領域に
ｐ+ 、ｎ+ 両方の拡散層を設けなくてよいので、セル素
子寸法を縮小化することができる。このことを例を挙げ
て説明する。ここで、本発明のＣＭＯＳ集積回路のセル
素子寸法の縮小化を実証するために、図５に示した従来
のＣＭＯＳ集積回路４０、図６に示したシリサイド技術
を採用した従来のＣＭＯＳ集積回路６０、及び本実施形
態例のＣＭＯＳ集積回路１０の横方向ピッチを決めるパ
ラメータを次のように定義して、その大小を比較した。 従来のＣＭＯＳ集積回路（図５） Ｄ1 ≡Ｌｓ1＋Ｌｏ1＋Ｗｃ1＋Ｌｏ2 拡散層をシリサイド化した従来のＣＭＯＳ集積回路（図
６） Ｄ2 ≡Ｌｓ1＋Ｗｃ1＋Ｌｏ2 本実施形態例のＣＭＯＳ集積回路１０（図１） Ｄ3 ≡Ｌｓ2＋Ｗｃ2＋Ｗｃ3 それぞれの定数の定義と、縮小化への制約要因と考えら
れる条件、および、本計算例に用いた値を表１に示す。
路と比較して、ｎＭＯＳＦＥＴ・アクティブ領域に
ｐ+ 、ｎ+ 両方の拡散層を設けなくてよいので、セル素
子寸法を縮小化することができる。このことを例を挙げ
て説明する。ここで、本発明のＣＭＯＳ集積回路のセル
素子寸法の縮小化を実証するために、図５に示した従来
のＣＭＯＳ集積回路４０、図６に示したシリサイド技術
を採用した従来のＣＭＯＳ集積回路６０、及び本実施形
態例のＣＭＯＳ集積回路１０の横方向ピッチを決めるパ
ラメータを次のように定義して、その大小を比較した。 従来のＣＭＯＳ集積回路（図５） Ｄ1 ≡Ｌｓ1＋Ｌｏ1＋Ｗｃ1＋Ｌｏ2 拡散層をシリサイド化した従来のＣＭＯＳ集積回路（図
６） Ｄ2 ≡Ｌｓ1＋Ｗｃ1＋Ｌｏ2 本実施形態例のＣＭＯＳ集積回路１０（図１） Ｄ3 ≡Ｌｓ2＋Ｗｃ2＋Ｗｃ3 それぞれの定数の定義と、縮小化への制約要因と考えら
れる条件、および、本計算例に用いた値を表１に示す。
【表１】 これらの値を用いて計算したＤ1 からＤ3 は、以下の通
りであった。 Ｄ1＝１．００μｍ Ｄ2＝０．８５μｍ Ｄ3＝０．７０μｍ これにより、本発明のＣＭＯＳ集積回路のセル素子寸法
が大幅に縮小できることが確認できた。
りであった。 Ｄ1＝１．００μｍ Ｄ2＝０．８５μｍ Ｄ3＝０．７０μｍ これにより、本発明のＣＭＯＳ集積回路のセル素子寸法
が大幅に縮小できることが確認できた。
【００１３】
【発明の効果】本発明によれば、ＭＯＳＦＥＴのソース
領域を配線に接続するコンタクト及びウエル領域を配線
に接続するコンタクトをアクティブ領域からトレンチ素
子分離領域に入り込んで形成することにより、セル素子
の横方向ピッチの縮小化を可能としている。バッティン
グ・コンタクト形成時に、同一アクティブ領域上にｎ+
拡散領域と、ｐ+ 拡散領域を同時に作成する必要がない
ので、フォトリソグラフィを始めとするプロセスを簡略
化することができる。
領域を配線に接続するコンタクト及びウエル領域を配線
に接続するコンタクトをアクティブ領域からトレンチ素
子分離領域に入り込んで形成することにより、セル素子
の横方向ピッチの縮小化を可能としている。バッティン
グ・コンタクト形成時に、同一アクティブ領域上にｎ+
拡散領域と、ｐ+ 拡散領域を同時に作成する必要がない
ので、フォトリソグラフィを始めとするプロセスを簡略
化することができる。
【図１】本発明に係るＣＭＯＳ集積回路の実施形態例の
平面図である。
平面図である。
【図２】図１の線Ｉ−Ｉでの断面図である。
【図３】コンタクト拡散層イオン・インプランテーショ
ン領域の形成方法を説明する図である。
ン領域の形成方法を説明する図である。
【図４】コンタクト拡散層イオン・インプランテーショ
ン領域の形成方法を説明する別の図である。
ン領域の形成方法を説明する別の図である。
【図５】従来のＣＭＯＳ集積回路の平面図である。
【図６】拡散層をシリサイド化した従来のＣＭＯＳ集積
回路の平面図である。
回路の平面図である。
１０……本発明に係るＣＭＯＳ集積回路の実施形態例、
１２……ｎＭＯＳＦＥＴ・アクティブ領域、１４……ト
レンチ素子分離領域、１６……ゲート電極、１８……ｎ
+ 拡散層領域、２０……ｐ+ コンタクト・イオン・イン
プランテーション領域、２２……コンタクト、２４……
層間絶縁膜、２６……コンタクトホール、２８……ｐ+
コンタクト・イオン・インプランテーション用マスク、
３０……コンタクトホール開口部、４０……従来のＣＭ
ＯＳ集積回路、４２……ＭＯＳＦＥＴ・アクティブ領
域、４４……拡散層イオン・インプランテーション領
域、４６……ｐ+ 拡散層イオン・インプランテーション
領域、４８……第１のコンタクト、５０……第２のコン
タクト、５２……ゲート電極。
１２……ｎＭＯＳＦＥＴ・アクティブ領域、１４……ト
レンチ素子分離領域、１６……ゲート電極、１８……ｎ
+ 拡散層領域、２０……ｐ+ コンタクト・イオン・イン
プランテーション領域、２２……コンタクト、２４……
層間絶縁膜、２６……コンタクトホール、２８……ｐ+
コンタクト・イオン・インプランテーション用マスク、
３０……コンタクトホール開口部、４０……従来のＣＭ
ＯＳ集積回路、４２……ＭＯＳＦＥＴ・アクティブ領
域、４４……拡散層イオン・インプランテーション領
域、４６……ｐ+ 拡散層イオン・インプランテーション
領域、４８……第１のコンタクト、５０……第２のコン
タクト、５２……ゲート電極。
Claims (4)
- 【請求項１】 ＭＯＳＦＥＴのソース領域を配線に接続
するコンタクト及びウエル領域を配線に接続するコンタ
クトが、共通のコンタクトとして形成され、 共通のコンタクトが、アクティブ領域からトレンチ素子
分離領域に入り込んで形成されていることを特徴とする
ＣＭＯＳ集積回路。 - 【請求項２】 ソース領域がシリサイド化（Silicide
化）された拡散層であることを特徴とする請求項１に記
載のＣＭＯＳ集積回路。 - 【請求項３】 コンタクトがウエル領域と電気的に接触
する接触区域は、ウエル領域と同じ導電型のイオン・イ
ンプランテーションが施されていることを特徴とする請
求項１又は２に記載のＣＭＯＳ集積回路。 - 【請求項４】 トレンチ素子分離領域では、コンタクト
の底が、ソース領域の拡散層深さより深い位置にあるこ
とを特徴とする請求項１又は２に記載のＣＭＯＳ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007192A JPH11204657A (ja) | 1998-01-19 | 1998-01-19 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007192A JPH11204657A (ja) | 1998-01-19 | 1998-01-19 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204657A true JPH11204657A (ja) | 1999-07-30 |
Family
ID=11659185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007192A Pending JPH11204657A (ja) | 1998-01-19 | 1998-01-19 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599595B1 (ko) | 2004-05-24 | 2006-07-13 | 삼성에스디아이 주식회사 | 발광표시 장치용 반도체 소자 및 그 제조 방법 |
-
1998
- 1998-01-19 JP JP10007192A patent/JPH11204657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599595B1 (ko) | 2004-05-24 | 2006-07-13 | 삼성에스디아이 주식회사 | 발광표시 장치용 반도체 소자 및 그 제조 방법 |
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