JPH09107038A - Ｃｍｏｓトランジスターの製造方法 - Google Patents
Ｃｍｏｓトランジスターの製造方法Info
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- JPH09107038A JPH09107038A JP8221622A JP22162296A JPH09107038A JP H09107038 A JPH09107038 A JP H09107038A JP 8221622 A JP8221622 A JP 8221622A JP 22162296 A JP22162296 A JP 22162296A JP H09107038 A JPH09107038 A JP H09107038A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＰＭＯＳトランジスターとＮＭＯＳトランジ
スターの間に寄生トランジスターが構成されることを防
止するとともにチップの大きさを縮小することができる
ＣＭＯＳトランジスターを提供することに目的がある。 【解決手段】 本発明はＰＭＯＳトランジスターのゲー
ト電極とＮＭＯＳトランジスターのゲート電極をゲート
電極形成工程時にポリシリコン配線で直接連結させると
ともにポリシリコン配線下のアクティブ領域にセルスペ
ース領域を形成する。
スターの間に寄生トランジスターが構成されることを防
止するとともにチップの大きさを縮小することができる
ＣＭＯＳトランジスターを提供することに目的がある。 【解決手段】 本発明はＰＭＯＳトランジスターのゲー
ト電極とＮＭＯＳトランジスターのゲート電極をゲート
電極形成工程時にポリシリコン配線で直接連結させると
ともにポリシリコン配線下のアクティブ領域にセルスペ
ース領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ（Compleme
nntary Metal Oxide Semiconductor）トランジスターの
製造方法に関し、とりわけＰＭＯＳトランジスターとＮ
ＭＯＳトランジスターの間に寄生トランジスターが形成
されるのを防止し、チップの大きさを小さくすることが
できるＣＭＯＳトランジスターの製造方法に関するもの
である。
nntary Metal Oxide Semiconductor）トランジスターの
製造方法に関し、とりわけＰＭＯＳトランジスターとＮ
ＭＯＳトランジスターの間に寄生トランジスターが形成
されるのを防止し、チップの大きさを小さくすることが
できるＣＭＯＳトランジスターの製造方法に関するもの
である。
【０００２】
【従来の技術】一般的に、ＣＭＯＳトランジスターはＰ
−基板（Substrate)の一部分にＮ−ウェル(Well)を形成
し、Ｎ−ウェルにＰＭＯＳトランジスターを形成し、Ｐ
−基板にＮＭＯＳトランジスターを形成し、ＰＭＯＳト
ランジスターのゲート電極とＮＭＯＳトランジスターの
ゲート電極を電気的に相互連結して成ることになる。ゲ
ート電極は一般的にポリシリコンで形成される。
−基板（Substrate)の一部分にＮ−ウェル(Well)を形成
し、Ｎ−ウェルにＰＭＯＳトランジスターを形成し、Ｐ
−基板にＮＭＯＳトランジスターを形成し、ＰＭＯＳト
ランジスターのゲート電極とＮＭＯＳトランジスターの
ゲート電極を電気的に相互連結して成ることになる。ゲ
ート電極は一般的にポリシリコンで形成される。
【０００３】このＣＭＯＳトランジスターは動作時にラ
ッチアップ（latch up）現象を発生して信頼性を低下す
ることになる。かようなラッチアップ現象を防止するた
め、フィールド領域とアクティブ領域を確定するための
素子分離工程時にＮ−ウェルの縁部分がアクティブ領域
に含まれるようにし、Ｎ−ウェル縁部分のアクティブ領
域にはＮ+ 不純物イオンを注入してピックアップ（pick
up ）領域を形成させる。
ッチアップ（latch up）現象を発生して信頼性を低下す
ることになる。かようなラッチアップ現象を防止するた
め、フィールド領域とアクティブ領域を確定するための
素子分離工程時にＮ−ウェルの縁部分がアクティブ領域
に含まれるようにし、Ｎ−ウェル縁部分のアクティブ領
域にはＮ+ 不純物イオンを注入してピックアップ（pick
up ）領域を形成させる。
【０００４】このようにＮウェル縁部分に沿ってピック
アップ領域が形成される場合、ＰＭＯＳトランジスター
のゲート電極とＮＭＯＳトランジスターのゲート電極を
相互連結する配線は必ずピックアップ領域の上の部分を
通ることになる。配線とピックアップ領域の間には絶縁
膜が形成されている。
アップ領域が形成される場合、ＰＭＯＳトランジスター
のゲート電極とＮＭＯＳトランジスターのゲート電極を
相互連結する配線は必ずピックアップ領域の上の部分を
通ることになる。配線とピックアップ領域の間には絶縁
膜が形成されている。
【０００５】若し、配線がゲート電極を形成する物質で
あるポリシリコンで形成されている場合、絶縁膜を介し
て形成されたポリシリコン配線とピックアップ領域は寄
生トランジスターとして作用するためＣＭＯＳトランジ
スターの電気的特性を低下させる短所がある。
あるポリシリコンで形成されている場合、絶縁膜を介し
て形成されたポリシリコン配線とピックアップ領域は寄
生トランジスターとして作用するためＣＭＯＳトランジ
スターの電気的特性を低下させる短所がある。
【０００６】かような短所を解決するための方法を以下
に図１及び図２（Ａ），（Ｂ）を通じて説明する。
に図１及び図２（Ａ），（Ｂ）を通じて説明する。
【０００７】図１は従来のＣＭＯＳトランジスターのレ
イアウト図であり、図２（Ａ）は図１のＸ−Ｘ′線を切
断した断面図であり、図２（Ｂ）は図１のＹ−Ｙ′線を
切断した断面図である。
イアウト図であり、図２（Ａ）は図１のＸ−Ｘ′線を切
断した断面図であり、図２（Ｂ）は図１のＹ−Ｙ′線を
切断した断面図である。
【０００８】図１及び図２（Ａ），（Ｂ）を参照する
と、Ｎ−ウェル11はＰ−基板１の一部分に形成される。
素子分離工程でフィールド領域とアクティブ領域を確定
したあと、酸化工程を通じてフィールド領域酸化膜２が
形成される。Ｎ−ウェル11にＰＭＯＳトランジスターが
形成され、Ｐ−基板１にＮＭＯＳトランジスター20が形
成される。
と、Ｎ−ウェル11はＰ−基板１の一部分に形成される。
素子分離工程でフィールド領域とアクティブ領域を確定
したあと、酸化工程を通じてフィールド領域酸化膜２が
形成される。Ｎ−ウェル11にＰＭＯＳトランジスターが
形成され、Ｐ−基板１にＮＭＯＳトランジスター20が形
成される。
【０００９】ＰＭＯＳトランジスター10は第１ゲート電
極12とソース及びドレーン用第１及び第２接合部13A ，
13B で構成される。ＮＭＯＳトランジスター20は第２ゲ
ート電極22とソース及びドレーン用第４及び第５接合部
23A ，23B で構成される。
極12とソース及びドレーン用第１及び第２接合部13A ，
13B で構成される。ＮＭＯＳトランジスター20は第２ゲ
ート電極22とソース及びドレーン用第４及び第５接合部
23A ，23B で構成される。
【００１０】第１及び第２ゲート電極12，22はポリシリ
コン蒸着工程及びパターニング工程を通じて各々形成さ
れる。ピックアップ領域３はＮ+ 不純物イオン注入工程
を通じてＮ−ウェル11の縁に沿って形成され、又、ピッ
クアップ領域３を形成してできた全体上部に層間絶縁膜
４が形成される。
コン蒸着工程及びパターニング工程を通じて各々形成さ
れる。ピックアップ領域３はＮ+ 不純物イオン注入工程
を通じてＮ−ウェル11の縁に沿って形成され、又、ピッ
クアップ領域３を形成してできた全体上部に層間絶縁膜
４が形成される。
【００１１】そのあと、金属コンタクト工程を通じてＰ
ＭＯＳトランジスター10の第１接合部13A とＮＭＯＳト
ランジスター20の第３接合部23A を第１金属配線5Aによ
り連結し、ＰＭＯＳトランジスター10の第２接合部13B
と、ＮＭＯＳトランジスター20の第４接合部23B の各々
を第２金属配線5Bにより他のところに引き出し、ＰＭＯ
Ｓトランジスター10の第１ゲート電極12とＮＭＯＳトラ
ンジスター20の第２ゲート電極22を第３金属配線5Cによ
り連結する。
ＭＯＳトランジスター10の第１接合部13A とＮＭＯＳト
ランジスター20の第３接合部23A を第１金属配線5Aによ
り連結し、ＰＭＯＳトランジスター10の第２接合部13B
と、ＮＭＯＳトランジスター20の第４接合部23B の各々
を第２金属配線5Bにより他のところに引き出し、ＰＭＯ
Ｓトランジスター10の第１ゲート電極12とＮＭＯＳトラ
ンジスター20の第２ゲート電極22を第３金属配線5Cによ
り連結する。
【００１２】
【発明が解決しようとする課題】上述した如く、金属を
使用して第１及び第２ゲート電極12，22を相互連結させ
ることによりピックアップ領域３部分において寄生トラ
ンジスターが形成されることを防止できるが、コンタク
トマージンを考慮して第１ゲート電極12と第２ゲート電
極22の面積を大きくしなければならないためチップの大
きさを縮小することに限界がある。
使用して第１及び第２ゲート電極12，22を相互連結させ
ることによりピックアップ領域３部分において寄生トラ
ンジスターが形成されることを防止できるが、コンタク
トマージンを考慮して第１ゲート電極12と第２ゲート電
極22の面積を大きくしなければならないためチップの大
きさを縮小することに限界がある。
【００１３】したがって、本発明はＰＭＯＳトランジス
ターとＮＭＯＳトランジスターの間に寄生トランジスタ
ーが構成されるのを防止しながら、チップの大きさを縮
小することができるＣＭＯＳトランジスターの製造方法
を提供することにその目的がある。
ターとＮＭＯＳトランジスターの間に寄生トランジスタ
ーが構成されるのを防止しながら、チップの大きさを縮
小することができるＣＭＯＳトランジスターの製造方法
を提供することにその目的がある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るための本発明のＣＭＯＳトランジスターの製造方法
は、Ｎ−ウェルが形成されたＰ−基板に素子分離工程を
通じてフィールド領域とアクティブ領域を確定する段階
と、酸化工程を通じて前記フィールド領域に酸化膜を形
成する段階と、セルＮ+ 不純物イオン注入工程により前
記Ｎ−ウェル縁の選択された部分にセルスペース領域を
形成する段階と、前記Ｎ−ウェルに共通ゲート電極、第
１接合部及び第２接合部で成るＰＭＯＳトランジスター
が形成され、前記共通ゲート電極、第３接合部及び第４
接合部で成るＮＭＯＳトランジスターが形成される段階
と、Ｎ+ 不純物イオン注入工程により前記Ｎ−ウェルの
縁部に沿ってピックアップ領域を形成する段階と、前記
ピックアップ領域を形成してできた全体上部に層間絶縁
膜を形成する段階と、金属コンタクト工程を通じて前記
第１接合部と前記第３接合部を第１金属配線により連結
し、前記第２接合部と前記第４接合部を各々第２金属配
線により他のところへ引き出す段階とで成ることを特徴
とする。
るための本発明のＣＭＯＳトランジスターの製造方法
は、Ｎ−ウェルが形成されたＰ−基板に素子分離工程を
通じてフィールド領域とアクティブ領域を確定する段階
と、酸化工程を通じて前記フィールド領域に酸化膜を形
成する段階と、セルＮ+ 不純物イオン注入工程により前
記Ｎ−ウェル縁の選択された部分にセルスペース領域を
形成する段階と、前記Ｎ−ウェルに共通ゲート電極、第
１接合部及び第２接合部で成るＰＭＯＳトランジスター
が形成され、前記共通ゲート電極、第３接合部及び第４
接合部で成るＮＭＯＳトランジスターが形成される段階
と、Ｎ+ 不純物イオン注入工程により前記Ｎ−ウェルの
縁部に沿ってピックアップ領域を形成する段階と、前記
ピックアップ領域を形成してできた全体上部に層間絶縁
膜を形成する段階と、金属コンタクト工程を通じて前記
第１接合部と前記第３接合部を第１金属配線により連結
し、前記第２接合部と前記第４接合部を各々第２金属配
線により他のところへ引き出す段階とで成ることを特徴
とする。
【００１５】
【発明の実施の形態】以下に、本発明を添付した図面を
参照して詳細に説明する。図３は本発明によるＣＭＯＳ
トランジスターのレイアウトであり、図４（Ａ）は図３
のＸ−Ｘ′線を切断した断面図であり、図４（Ｂ）は図
３のＹ−Ｙ′線を切断した断面図である。
参照して詳細に説明する。図３は本発明によるＣＭＯＳ
トランジスターのレイアウトであり、図４（Ａ）は図３
のＸ−Ｘ′線を切断した断面図であり、図４（Ｂ）は図
３のＹ−Ｙ′線を切断した断面図である。
【００１６】図３及び図４（Ａ），（Ｂ）を参照する
と、Ｎ−ウェル11はＰ−基板１の一部分に形成される。
素子分離工程でフィールド領域とアクティブ領域を確定
したあと、酸化工程を通じてフィールドにフィールド酸
化膜２が形成されるセルスペース（cell space）領域10
0 はＮ−ウェル11縁の選択された部分にセルＮ+ 不純物
イオン注入工程により形成される。
と、Ｎ−ウェル11はＰ−基板１の一部分に形成される。
素子分離工程でフィールド領域とアクティブ領域を確定
したあと、酸化工程を通じてフィールドにフィールド酸
化膜２が形成されるセルスペース（cell space）領域10
0 はＮ−ウェル11縁の選択された部分にセルＮ+ 不純物
イオン注入工程により形成される。
【００１７】Ｎ−ウェル11にＰＭＯＳトランジスター10
が形成され、Ｐ−基板１にはＮＭＯＳトランジスター20
が形成される。ＰＭＯＳトランジスター10は共通ゲート
電極120 とソース及びドレーン用第１及び第２接合部13
A ，13B で構成される。ＮＭＯＳトランジスター20は共
通ゲート電極120 とソース及びドレーン用第４及び第５
接合部23A ，23B で構成される。共通ゲート電極120 は
ポリシリコン蒸着工程及びパターニング工程を通じてＰ
ＭＯＳトランジスター10とＮＭＯＳトランジスター20を
相互連結して、セルスペース領域100 の上部分を通るよ
うに形成される。
が形成され、Ｐ−基板１にはＮＭＯＳトランジスター20
が形成される。ＰＭＯＳトランジスター10は共通ゲート
電極120 とソース及びドレーン用第１及び第２接合部13
A ，13B で構成される。ＮＭＯＳトランジスター20は共
通ゲート電極120 とソース及びドレーン用第４及び第５
接合部23A ，23B で構成される。共通ゲート電極120 は
ポリシリコン蒸着工程及びパターニング工程を通じてＰ
ＭＯＳトランジスター10とＮＭＯＳトランジスター20を
相互連結して、セルスペース領域100 の上部分を通るよ
うに形成される。
【００１８】セルスペース領域100 とその上部分を通る
共通ゲート電極120 間には厚い酸化膜110 が形成され
る。この厚い酸化膜110 は、トランジスター10，20のゲ
ート酸化膜形成工程中に形成される。
共通ゲート電極120 間には厚い酸化膜110 が形成され
る。この厚い酸化膜110 は、トランジスター10，20のゲ
ート酸化膜形成工程中に形成される。
【００１９】ピックアップ領域３は、Ｎ+ 不純物イオン
注入工程を通じてＮ−ウェル11の縁に沿って形成され、
セルスペース領域100 と連結され、又、ピックアップ領
域３を形成してできた全体上部に層間絶縁膜４が形成さ
れる。
注入工程を通じてＮ−ウェル11の縁に沿って形成され、
セルスペース領域100 と連結され、又、ピックアップ領
域３を形成してできた全体上部に層間絶縁膜４が形成さ
れる。
【００２０】そのあと、金属コンタクト工程を通じてＰ
ＭＯＳトランジスター10の第１接合部13A とＮＭＯＳト
ランジスター20の第３接合部23A を第１金属配線5Aによ
って連結し、ＰＭＯＳトランジスター10の第２接合部13
B と、ＮＭＯＳトランジスター20の第４接合部23B の各
々を第２金属配線5Bにより他のところに引き出す。
ＭＯＳトランジスター10の第１接合部13A とＮＭＯＳト
ランジスター20の第３接合部23A を第１金属配線5Aによ
って連結し、ＰＭＯＳトランジスター10の第２接合部13
B と、ＮＭＯＳトランジスター20の第４接合部23B の各
々を第２金属配線5Bにより他のところに引き出す。
【００２１】
【発明の効果】上述した如く、本発明はＰＭＯＳトラン
ジスターのゲート電極とＮＭＯＳトランジスターのゲー
ト電極を、ゲート電極形成工程時にポリシリコン配線で
直接連結させることにより、金属コンタクト工程マージ
ンを考慮せずチップの大きさをもっと縮小させることが
でき、ポリシリコン配線下のアクティブ領域にセルスペ
ース領域を形成して寄生トランジスターが構成されるの
を防止することができる。
ジスターのゲート電極とＮＭＯＳトランジスターのゲー
ト電極を、ゲート電極形成工程時にポリシリコン配線で
直接連結させることにより、金属コンタクト工程マージ
ンを考慮せずチップの大きさをもっと縮小させることが
でき、ポリシリコン配線下のアクティブ領域にセルスペ
ース領域を形成して寄生トランジスターが構成されるの
を防止することができる。
【図１】従来のＣＭＯＳトランジスターの断面図であ
る。
る。
【図２】（Ａ）は図１のＸ−Ｘ′線を切断した断面図、
（Ｂ）は図１のＹ−Ｙ′線を切断した断面図である。
（Ｂ）は図１のＹ−Ｙ′線を切断した断面図である。
【図３】本発明によるＣＭＯＳトランジスターのレイア
ウト図である。
ウト図である。
【図４】（Ａ）は図３のＸ−Ｘ′線を切断した断面図、
（Ｂ）は図３のＹ−Ｙ′線を切断した断面図である。
（Ｂ）は図３のＹ−Ｙ′線を切断した断面図である。
１…Ｐ−基板 ２…フィールド酸化膜 ３…ピックアップ領域 ４…層間絶縁膜 ５A ，５B ，５C …金属配線 10…ＰＭＯＳトランジスター 11…Ｎ−ウェル 12…ゲート電極 13A ，13B …接合部 20…ＮＭＯＳトランジスター 22…ゲート電極 23A ，23B …接合部 100 …セルスペース領域 110 …酸化膜 120 …共通ゲート電極
Claims (6)
- 【請求項１】 ＣＭＯＳトランジスターの製造方法にお
いて、Ｎ−ウェルが形成されたＰ−基板に素子分離工程
を通じてフィールド領域とアクティブ領域を確定する段
階と、 酸化工程を通じて前記フィールド領域にフィールド酸化
膜を形成する段階と、 セルＮ+ 不純物イオンを注入工程により前記Ｎ−ウェル
縁の選択された部分にセルスペース領域を形成する段階
と、 前記Ｎ−ウェルに共通ゲート電極、第１接合部及び第２
接合部でなるＰＭＯＳトランジスターが形成され、前記
共通ゲート電極、第３接合部及び第４接合部でなるＮＭ
ＯＳトランジスターが形成される段階と、 Ｎ+ 不純物イオン注入工程により前記Ｎ−ウェルの縁部
に沿ってピックアップ領域を形成する段階と、 前記ピックアップ領域を形成したあと全体上部に層間絶
縁膜を形成する段階と、 金属コンタクト工程を通じて前記第１接合部と前記第３
接合部を第１金属配線により連結し、前記第２接合部と
前記第４接合部の各々を第２金属配線により他のところ
に引き出させる段階で成ることを特徴とするＣＭＯＳト
ランジスターの製造方法。 - 【請求項２】 請求項１において、 前記共通ゲート電極はポリシリコンで成ることを特徴と
するＣＭＯＳトランジスターの製造方法。 - 【請求項３】 請求項１において、 前記ＰＭＯＳトランジスターと前記ＮＭＯＳトランジス
ターの共通ゲート電極が前記セルスペース領域の上の部
分を通過するように形成されることを特徴とするＣＭＯ
Ｓトランジスターの製造方法。 - 【請求項４】 請求項１において、 前記セルスペース領域と前記共通ゲート電極の間には厚
い酸化膜が形成されることを特徴とするＣＭＯＳトラン
ジスターの製造方法。 - 【請求項５】 請求項４において、 前記厚い酸化膜はトランジスターのゲート酸化膜形成工
程の間に形成されることを特徴とするＣＭＯＳトランジ
スターの製造方法。 - 【請求項６】 請求項１において、 前記セルスペース領域とピックアップ領域は前記Ｎ−ウ
ェルの縁部で連結されることを特徴とするＣＭＯＳトラ
ンジスターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-26537 | 1995-08-25 | ||
| KR1019950026537A KR0149256B1 (ko) | 1995-08-25 | 1995-08-25 | 씨모스 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107038A true JPH09107038A (ja) | 1997-04-22 |
Family
ID=19424476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8221622A Pending JPH09107038A (ja) | 1995-08-25 | 1996-08-23 | Ｃｍｏｓトランジスターの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5856215A (ja) |
| JP (1) | JPH09107038A (ja) |
| KR (1) | KR0149256B1 (ja) |
| CN (1) | CN1058809C (ja) |
| TW (1) | TW302526B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176949A (ja) * | 1997-12-15 | 1999-07-02 | Sony Corp | 半導体装置 |
| KR100424170B1 (ko) * | 2001-06-28 | 2004-03-24 | 주식회사 하이닉스반도체 | 반도체 소자의 풀 씨모스 에스램 셀 제조방법 |
| KR100464664B1 (ko) * | 2003-03-12 | 2005-01-03 | 주식회사 하이닉스반도체 | 고전압 소자의 웰 구조 |
| JP2008205053A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| JP2008210902A (ja) * | 2007-02-24 | 2008-09-11 | Seiko Instruments Inc | カレントミラー回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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