JPH11274433A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11274433A JPH11274433A JP10078939A JP7893998A JPH11274433A JP H11274433 A JPH11274433 A JP H11274433A JP 10078939 A JP10078939 A JP 10078939A JP 7893998 A JP7893998 A JP 7893998A JP H11274433 A JPH11274433 A JP H11274433A
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 エピタキシャル・キャパシタを使用した半導
体メモリにおいて、信頼性が高くかつ超高集積化が可能
なメモリセルを提供すること。 【解決手段】 半導体基板１上に第一の電極膜３及び誘
電体膜４をいずれもエピタキシャル成長させる工程と、
誘電体膜４上に第二の電極膜５を形成してキャパシタと
なる積層構造を形成する工程と、この積層構造の一部を
除去して半導体基板１の表面を露出する工程と、この半
導体基板１の露出表面１１から単結晶半導体層１２をエ
ピタキシャル成長させる工程と、単結晶半導体層１２に
トランジスタを形成する工程とを具備することを特徴と
する半導体記憶装置の製造方法。
体メモリにおいて、信頼性が高くかつ超高集積化が可能
なメモリセルを提供すること。 【解決手段】 半導体基板１上に第一の電極膜３及び誘
電体膜４をいずれもエピタキシャル成長させる工程と、
誘電体膜４上に第二の電極膜５を形成してキャパシタと
なる積層構造を形成する工程と、この積層構造の一部を
除去して半導体基板１の表面を露出する工程と、この半
導体基板１の露出表面１１から単結晶半導体層１２をエ
ピタキシャル成長させる工程と、単結晶半導体層１２に
トランジスタを形成する工程とを具備することを特徴と
する半導体記憶装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造などを有する誘電性材料からなる誘電体膜を具
備したキャパシタを用いた半導体記憶装置及びその製造
方法に関する。
結晶構造などを有する誘電性材料からなる誘電体膜を具
備したキャパシタを用いた半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない。しかも、膜厚が充分薄い場合には自発分極の反
転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが
可能であるなどの特徴を持つ。また、１ビットのメモリ
セルを一つのトランジスタと一つの強誘電体キャパシタ
で作成することができるため、大容量化にも適してい
る。
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない。しかも、膜厚が充分薄い場合には自発分極の反
転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが
可能であるなどの特徴を持つ。また、１ビットのメモリ
セルを一つのトランジスタと一つの強誘電体キャパシタ
で作成することができるため、大容量化にも適してい
る。
【０００３】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
【０００４】現在強誘電体材料としては、主としてジル
コン酸チタン酸鉛（ＰＺＴ）が用いられているが、キュ
リー温度の高さ（３００℃以上）や自発分極の大きさに
もかかわらず、主成分であるＰｂの拡散および蒸発が比
較的低い温度で起こりやすい（５００℃）などのため
に、微細化には対応しにくいといわれている。
コン酸チタン酸鉛（ＰＺＴ）が用いられているが、キュ
リー温度の高さ（３００℃以上）や自発分極の大きさに
もかかわらず、主成分であるＰｂの拡散および蒸発が比
較的低い温度で起こりやすい（５００℃）などのため
に、微細化には対応しにくいといわれている。
【０００５】これに対して本発明者らは、基板としてチ
タン酸ストロンチウム単結晶(SrTiO3 、以下ＳＴＯと略
称。) を、下部電極として例えばルテニウム酸ストロン
チウム（ SrRuO3 以下ＳＲＯと略称。）を、さらに誘電
体としてＳＲＯよりやや大きな格子定数を持つ例えば、
チタン酸バリウムストロンチウム（Ｂａx Ｓｒ1-x Ｔｉ
Ｏ3 、以下ＢＳＴＯと略称。）を選択し、かつまたＲＦ
マグネトロン・スパッタ法という成膜過程でミスフィッ
ト転位が比較的入りにくい成膜方法を採用して、全てエ
ピタキシャル成長させた。
タン酸ストロンチウム単結晶(SrTiO3 、以下ＳＴＯと略
称。) を、下部電極として例えばルテニウム酸ストロン
チウム（ SrRuO3 以下ＳＲＯと略称。）を、さらに誘電
体としてＳＲＯよりやや大きな格子定数を持つ例えば、
チタン酸バリウムストロンチウム（Ｂａx Ｓｒ1-x Ｔｉ
Ｏ3 、以下ＢＳＴＯと略称。）を選択し、かつまたＲＦ
マグネトロン・スパッタ法という成膜過程でミスフィッ
ト転位が比較的入りにくい成膜方法を採用して、全てエ
ピタキシャル成長させた。
【０００６】かかる成膜法により形成された薄膜におい
ては、膜厚２００ｎｍ以上の比較的厚い膜厚をもつもの
であっても、エピタキシャル効果によりＢＳＴＯを歪格
子とすることにより、ＢＳＴＯのｃ軸長を人工的に制御
できることを見出した。その結果、Baリッチ組成のＢＳ
ＴＯを使用することによって、強誘電キュリー温度が高
温側にシフトし、室温領域で大きな残留分極を示し、か
つ８５℃程度まで温度を上げても十分大きな残留分極を
保持できる、ＦＲＡＭとして非常に好ましい強誘電体薄
膜が実現可能であることを確認している。
ては、膜厚２００ｎｍ以上の比較的厚い膜厚をもつもの
であっても、エピタキシャル効果によりＢＳＴＯを歪格
子とすることにより、ＢＳＴＯのｃ軸長を人工的に制御
できることを見出した。その結果、Baリッチ組成のＢＳ
ＴＯを使用することによって、強誘電キュリー温度が高
温側にシフトし、室温領域で大きな残留分極を示し、か
つ８５℃程度まで温度を上げても十分大きな残留分極を
保持できる、ＦＲＡＭとして非常に好ましい強誘電体薄
膜が実現可能であることを確認している。
【０００７】また同様に、Ｓｒリッチ組成のＢＳＴＯを
使用することにより、多結晶膜でキャパシタを作成した
ときの誘電率（例えば、膜厚20nmで誘電率200 程度。）
の数倍の800 以上に達する誘電率を持つキャパシタを作
成することができ、ＤＲＡＭとして非常に好ましい誘電
特性を実現できることを実験的に確認している。
使用することにより、多結晶膜でキャパシタを作成した
ときの誘電率（例えば、膜厚20nmで誘電率200 程度。）
の数倍の800 以上に達する誘電率を持つキャパシタを作
成することができ、ＤＲＡＭとして非常に好ましい誘電
特性を実現できることを実験的に確認している。
【０００８】このエピタキシャル成長させた誘電体薄膜
を使用した薄膜キャパシタを用いて、ＦＲＡＭやＤＲＡ
Ｍなどの半導体メモリを構成することができ、その実用
化が期待されている。
を使用した薄膜キャパシタを用いて、ＦＲＡＭやＤＲＡ
Ｍなどの半導体メモリを構成することができ、その実用
化が期待されている。
【０００９】
【発明が解決しようとする課題】半導体メモリとして実
用化するためには、たかだか２０ｍｍ径程度の大きさの
基板しか得られないＳＴＯ基板に替わり、Ｓｉ等の半導
体からなる基板上に上記のエピタキシャルキャパシタと
トランジスタを高密度に作成することが必要である。
用化するためには、たかだか２０ｍｍ径程度の大きさの
基板しか得られないＳＴＯ基板に替わり、Ｓｉ等の半導
体からなる基板上に上記のエピタキシャルキャパシタと
トランジスタを高密度に作成することが必要である。
【００１０】代表的な公知例として、予めトランジスタ
を形成したＳｉ基板上に、トランジスタを覆う層間絶縁
膜を形成し、この層間絶縁膜にトランジスタの電極上に
開口部（コンタクトホール）を設け、開口部内に気相か
らの選択エピタキシャル成長により、又は非晶質層を形
成してこの非晶質層からの固相エピタキシャル成長によ
り単結晶Siプラグを作製し、その上にエピタキシャル薄
膜キャパシタを作成する方法（特開平８−１３９２９
２）が挙げられる。この方法は、トランジスタの電極直
上に積層してエピタキシャル薄膜キャパシタを作製する
ことができるため、構造上は最も高集積化には適する。
を形成したＳｉ基板上に、トランジスタを覆う層間絶縁
膜を形成し、この層間絶縁膜にトランジスタの電極上に
開口部（コンタクトホール）を設け、開口部内に気相か
らの選択エピタキシャル成長により、又は非晶質層を形
成してこの非晶質層からの固相エピタキシャル成長によ
り単結晶Siプラグを作製し、その上にエピタキシャル薄
膜キャパシタを作成する方法（特開平８−１３９２９
２）が挙げられる。この方法は、トランジスタの電極直
上に積層してエピタキシャル薄膜キャパシタを作製する
ことができるため、構造上は最も高集積化には適する。
【００１１】しかしながら、かかる方法により高集積化
した半導体記憶装置においては、トランジスタの電極上
に形成したコンタクトホールの深さと幅のアスペクト比
が大きくなるとともに、トランジスタ上のワード線、そ
の上の層間絶縁膜、ビット線、その上の層間絶縁膜と何
段にも渡ってコンタクトプラグを作成する必要がある。
さらに、選択エピタキシャル成長においては成長温度が
高温ほど選択性が高まるが、トランジスタの耐熱性から
750-800 ℃程度以上には上げられないという問題点もあ
る。
した半導体記憶装置においては、トランジスタの電極上
に形成したコンタクトホールの深さと幅のアスペクト比
が大きくなるとともに、トランジスタ上のワード線、そ
の上の層間絶縁膜、ビット線、その上の層間絶縁膜と何
段にも渡ってコンタクトプラグを作成する必要がある。
さらに、選択エピタキシャル成長においては成長温度が
高温ほど選択性が高まるが、トランジスタの耐熱性から
750-800 ℃程度以上には上げられないという問題点もあ
る。
【００１２】したがって、このような大きなアスペクト
比を持つコンタクトホールの底面のみから、何段にも渡
って単結晶シリコンプラグを選択エピタキシャル成長な
いしは固相エピタキシャル成長させるためのプロセスウ
ィンドウは非常に狭く、一つのメモリデバイスの中に数
十メガ個以上の数のプラグを作製する際の歩留まりを考
慮すると、クリアすべき技術課題が大きい。
比を持つコンタクトホールの底面のみから、何段にも渡
って単結晶シリコンプラグを選択エピタキシャル成長な
いしは固相エピタキシャル成長させるためのプロセスウ
ィンドウは非常に狭く、一つのメモリデバイスの中に数
十メガ個以上の数のプラグを作製する際の歩留まりを考
慮すると、クリアすべき技術課題が大きい。
【００１３】また，他の作成法として、ＳＯＩ基板を使
用した方法が挙げられる。この方法では、予めエピタキ
シャル・キャパシタを形成した第一のシリコン基板上
に、トランジスタを形成する第二のシリコン基板を貼り
合わせ、研磨等の方法により薄膜化し、第一のシリコン
基板上のキャパシタの電極と第二のシリコン基板上の電
極を接続するためのコンタクトプラグを形成し、第二の
シリコン基板上にトランジスタを形成する。この方法
は、エピタキシャル・キャパシタとトランジスタを別々
のシリコン基板上に形成するために作成が容易であり、
またエピタキシャル・キャパシタとトランジスタを直上
に積層して作製することができるため、構造上は高集積
化に適する。
用した方法が挙げられる。この方法では、予めエピタキ
シャル・キャパシタを形成した第一のシリコン基板上
に、トランジスタを形成する第二のシリコン基板を貼り
合わせ、研磨等の方法により薄膜化し、第一のシリコン
基板上のキャパシタの電極と第二のシリコン基板上の電
極を接続するためのコンタクトプラグを形成し、第二の
シリコン基板上にトランジスタを形成する。この方法
は、エピタキシャル・キャパシタとトランジスタを別々
のシリコン基板上に形成するために作成が容易であり、
またエピタキシャル・キャパシタとトランジスタを直上
に積層して作製することができるため、構造上は高集積
化に適する。
【００１４】しかしながら、上記方法では基板同士の接
着面を介してキャパシタとトランジスタの間で接続をと
る必要があり、接着層にボイドなどが残ると不良となる
ために、接着の完全性が要求される。また、キャパシタ
とトランジスタを別々に加工するためにリソグラフィー
の位置合わせが難しいという問題点もあり、これらを考
慮すると、クリアすべき技術課題が大きい。
着面を介してキャパシタとトランジスタの間で接続をと
る必要があり、接着層にボイドなどが残ると不良となる
ために、接着の完全性が要求される。また、キャパシタ
とトランジスタを別々に加工するためにリソグラフィー
の位置合わせが難しいという問題点もあり、これらを考
慮すると、クリアすべき技術課題が大きい。
【００１５】本発明は、エピタキシャル効果を利用して
強誘電性を発現した強誘電体薄膜、あるいはエピタキシ
ャル効果により誘電率を増大させた高誘電率薄膜を使用
した半導体記憶装置において、作成方法が容易で、かつ
高集積化が可能な半導体記憶装置、及びその製造方法を
提供することを目的とする。
強誘電性を発現した強誘電体薄膜、あるいはエピタキシ
ャル効果により誘電率を増大させた高誘電率薄膜を使用
した半導体記憶装置において、作成方法が容易で、かつ
高集積化が可能な半導体記憶装置、及びその製造方法を
提供することを目的とする。
【００１６】
【課題を解決するための手段】上記した問題を解決する
ために本発明は、半導体基板上に第一の電極膜及び誘電
体膜をいずれもエピタキシャル成長させる工程と、前記
誘電体膜上に第二の電極膜を形成してキャパシタとなる
積層構造を形成する工程と、この積層構造の一部を除去
して前記半導体基板の表面を露出する工程と、この半導
体基板の露出表面から単結晶半導体層をエピタキシャル
成長させる工程と、前記単結晶半導体層にトランジスタ
を形成する工程とを具備することを特徴とする半導体記
憶装置の製造方法を提供する。
ために本発明は、半導体基板上に第一の電極膜及び誘電
体膜をいずれもエピタキシャル成長させる工程と、前記
誘電体膜上に第二の電極膜を形成してキャパシタとなる
積層構造を形成する工程と、この積層構造の一部を除去
して前記半導体基板の表面を露出する工程と、この半導
体基板の露出表面から単結晶半導体層をエピタキシャル
成長させる工程と、前記単結晶半導体層にトランジスタ
を形成する工程とを具備することを特徴とする半導体記
憶装置の製造方法を提供する。
【００１７】かかる発明において、以下の態様が望まし
い。 （１） 第二の電極膜の形成は、前記誘電体膜上におけ
るエピタキシャル成長により行うこと。
い。 （１） 第二の電極膜の形成は、前記誘電体膜上におけ
るエピタキシャル成長により行うこと。
【００１８】（２） 前記積層構造の表面部分を全て絶
縁膜で被覆する工程の後、前記単結晶半導体層をエピタ
キシャル成長させる工程を行うこと。 （３） 前記積層構造の表面部分を全て絶縁膜で被覆す
る工程は、前記積層構造上に前記絶縁膜を形成する工程
と、この絶縁膜を異方的にエッチングすることにより、
前記積層構造の一部を除去して形成される当該積層構造
の側壁部分に当該絶縁膜を残置する工程とを有するこ
と。
縁膜で被覆する工程の後、前記単結晶半導体層をエピタ
キシャル成長させる工程を行うこと。 （３） 前記積層構造の表面部分を全て絶縁膜で被覆す
る工程は、前記積層構造上に前記絶縁膜を形成する工程
と、この絶縁膜を異方的にエッチングすることにより、
前記積層構造の一部を除去して形成される当該積層構造
の側壁部分に当該絶縁膜を残置する工程とを有するこ
と。
【００１９】（４） 前記絶縁膜に覆われた前記積層構
造の領域が、前記トランジスタの素子分離領域を兼ねて
いること。 （５） 前記単結晶半導体層のエピタキシャル成長方法
として、前記半導体基板の露出表面上に選択的にエピタ
キシャルを行う選択成長法、及びアモルファス半導体層
を堆積して固相エピタキシャル成長を行う固相成長法の
少なくともいずれかの方法を用いること。
造の領域が、前記トランジスタの素子分離領域を兼ねて
いること。 （５） 前記単結晶半導体層のエピタキシャル成長方法
として、前記半導体基板の露出表面上に選択的にエピタ
キシャルを行う選択成長法、及びアモルファス半導体層
を堆積して固相エピタキシャル成長を行う固相成長法の
少なくともいずれかの方法を用いること。
【００２０】（６） 前記単結晶半導体層をパターニン
グしてトランジスタ領域を形成する工程、及び前記第二
の電極膜をパターニングする工程をさらに具備するこ
と。 （７） パターニングにより形成された前記トランジス
タ領域をマスクとして、前記第二の電極膜のパターニン
グを行うこと。
グしてトランジスタ領域を形成する工程、及び前記第二
の電極膜をパターニングする工程をさらに具備するこ
と。 （７） パターニングにより形成された前記トランジス
タ領域をマスクとして、前記第二の電極膜のパターニン
グを行うこと。
【００２１】（８） 前記半導体基板の表面は平面であ
り、この平面上に前記第一の電極膜及び誘電体膜をいず
れもエピタキシャル成長させること。 （９） 前記半導体基板の表面に、該半導体基板の構成
半導体の｛１００｝面で構成された内面を有する溝を形
成する工程をさらに具備し、この溝の内部に前記第一の
電極膜及び誘電体膜をいずれもエピタキシャル成長させ
ること。
り、この平面上に前記第一の電極膜及び誘電体膜をいず
れもエピタキシャル成長させること。 （９） 前記半導体基板の表面に、該半導体基板の構成
半導体の｛１００｝面で構成された内面を有する溝を形
成する工程をさらに具備し、この溝の内部に前記第一の
電極膜及び誘電体膜をいずれもエピタキシャル成長させ
ること。
【００２２】（１０） 前記第一の電極膜及び第二の電
極膜の少なくとも一部が、立方晶結晶の(100) 面か、又
は正方晶結晶若しくは層状ペロブスカイト結晶の(001)
面で構成されていること。
極膜の少なくとも一部が、立方晶結晶の(100) 面か、又
は正方晶結晶若しくは層状ペロブスカイト結晶の(001)
面で構成されていること。
【００２３】（１１） 前記誘電体膜の少なくとも一部
が、立方晶ペロブスカイト結晶の(100) 面か、又は正方
晶若しくは層状ペロブスカイト結晶の(001) 面で構成さ
れていること。
が、立方晶ペロブスカイト結晶の(100) 面か、又は正方
晶若しくは層状ペロブスカイト結晶の(001) 面で構成さ
れていること。
【００２４】（１２） 前記第一の電極膜及び第二の電
極膜の少なくとも一部が、一般式ＡＢＯ3 で表されるル
テニウム酸ストロンチウムやモリブデン酸ストロンチウ
ムなどのペロブスカイト型導電性酸化物、又は白金、
金、パラジウム、イリジウム、ロジウム、レニウム、ル
テニウム、これらの合金、若しくはこれらの酸化物から
なること。
極膜の少なくとも一部が、一般式ＡＢＯ3 で表されるル
テニウム酸ストロンチウムやモリブデン酸ストロンチウ
ムなどのペロブスカイト型導電性酸化物、又は白金、
金、パラジウム、イリジウム、ロジウム、レニウム、ル
テニウム、これらの合金、若しくはこれらの酸化物から
なること。
【００２５】（１３） 前記誘電体膜が、一般式ＡＢＯ
3 で表されるペロブスカイト型結晶（ＡはＢａ，Ｓｒ，
Ｃａからなる群より選ばれる少なくとも１種、ＢはＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ
1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ1/3 Ｔ
ａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ
1/2 ），（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），
（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ
1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2 Ｎ
ｂ1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）
からなる群より選ばれる少なくとも１種）からなるこ
と。
3 で表されるペロブスカイト型結晶（ＡはＢａ，Ｓｒ，
Ｃａからなる群より選ばれる少なくとも１種、ＢはＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ
1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ1/3 Ｔ
ａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ
1/2 ），（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），
（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ
1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2 Ｎ
ｂ1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）
からなる群より選ばれる少なくとも１種）からなるこ
と。
【００２６】（１４） 前記半導体基板及び前記単結晶
半導体層はシリコンからなること。また、本発明は、半
導体基板上にいずれもエピタキシャル成長した第一の電
極及び誘電体膜、並びに第二の電極から構成されたキャ
パシタと、このキャパシタ間の前記半導体基板表面から
エピタキシャル成長した単結晶半導体層に形成され、前
記キャパシタと電気的に接続されたトランジスタとを具
備することを特徴とする半導体記憶装置を提供する。
半導体層はシリコンからなること。また、本発明は、半
導体基板上にいずれもエピタキシャル成長した第一の電
極及び誘電体膜、並びに第二の電極から構成されたキャ
パシタと、このキャパシタ間の前記半導体基板表面から
エピタキシャル成長した単結晶半導体層に形成され、前
記キャパシタと電気的に接続されたトランジスタとを具
備することを特徴とする半導体記憶装置を提供する。
【００２７】かかる発明において、以下の態様が望まし
い。 （１） 前記キャパシタと前記トランジスタとを電気的
に絶縁する絶縁膜が前記キャパシタの側壁に設けられ、
当該絶縁膜は絶縁膜堆積後の異方性エッチング法により
形成されたものであること。
い。 （１） 前記キャパシタと前記トランジスタとを電気的
に絶縁する絶縁膜が前記キャパシタの側壁に設けられ、
当該絶縁膜は絶縁膜堆積後の異方性エッチング法により
形成されたものであること。
【００２８】（２） 前記キャパシタは前記トランジス
タ上に形成されていること。 （３） 前記トランジスタは、前記キャパシタのうち隣
接する２つキャパシタの間に挟まれて形成されているこ
と。
タ上に形成されていること。 （３） 前記トランジスタは、前記キャパシタのうち隣
接する２つキャパシタの間に挟まれて形成されているこ
と。
【００２９】（４） 前記半導体基板の表面は平面であ
り、この平面上に前記第一の電極及び誘電体膜がいずれ
もエピタキシャル成長していること。 （５） 前記半導体基板の表面には、該半導体基板の構
成半導体の｛１００｝面で構成された内面を有する溝が
形成され、この溝の内部に前記第一の電極及び誘電体膜
がいずれもエピタキシャル成長していること。
り、この平面上に前記第一の電極及び誘電体膜がいずれ
もエピタキシャル成長していること。 （５） 前記半導体基板の表面には、該半導体基板の構
成半導体の｛１００｝面で構成された内面を有する溝が
形成され、この溝の内部に前記第一の電極及び誘電体膜
がいずれもエピタキシャル成長していること。
【００３０】（６） 前記第二の電極は前記誘電体膜上
にエピタキシャル成長していること。 （７） 前記キャパシタ上に絶縁膜が形成され、この絶
縁膜に覆われた領域が前記トランジスタの素子分離領域
を兼ねていること。
にエピタキシャル成長していること。 （７） 前記キャパシタ上に絶縁膜が形成され、この絶
縁膜に覆われた領域が前記トランジスタの素子分離領域
を兼ねていること。
【００３１】（８） 前記第一の電極及び第二の電極の
少なくとも一部が、立方晶結晶の(100) 面か、又は正方
晶結晶若しくは層状ペロブスカイト結晶の(001) 面で構
成されていること。
少なくとも一部が、立方晶結晶の(100) 面か、又は正方
晶結晶若しくは層状ペロブスカイト結晶の(001) 面で構
成されていること。
【００３２】（９） 前記誘電体膜の少なくとも一部
が、立方晶ペロブスカイト結晶の(100) 面か、又は正方
晶若しくは層状ペロブスカイト結晶の(001) 面で構成さ
れていること。
が、立方晶ペロブスカイト結晶の(100) 面か、又は正方
晶若しくは層状ペロブスカイト結晶の(001) 面で構成さ
れていること。
【００３３】（１０） 前記第一の電極及び第二の電極
の少なくとも一部が、一般式ＡＢＯ3 で表されるルテニ
ウム酸ストロンチウムやモリブデン酸ストロンチウムな
どのペロブスカイト型導電性酸化物、又は白金、金、パ
ラジウム、イリジウム、ロジウム、レニウム、ルテニウ
ム、これらの合金、若しくはこれらの酸化物からなるこ
と。
の少なくとも一部が、一般式ＡＢＯ3 で表されるルテニ
ウム酸ストロンチウムやモリブデン酸ストロンチウムな
どのペロブスカイト型導電性酸化物、又は白金、金、パ
ラジウム、イリジウム、ロジウム、レニウム、ルテニウ
ム、これらの合金、若しくはこれらの酸化物からなるこ
と。
【００３４】（１１） 前記誘電体膜が、一般式ＡＢＯ
3 で表されるペロブスカイト型結晶（ＡはＢａ，Ｓｒ，
Ｃａからなる群より選ばれる少なくとも１種、ＢはＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ
1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ1/3 Ｔ
ａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ
1/2 ），（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），
（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ
1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2 Ｎ
ｂ1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）
からなる群より選ばれる少なくとも１種）からなるこ
と。
3 で表されるペロブスカイト型結晶（ＡはＢａ，Ｓｒ，
Ｃａからなる群より選ばれる少なくとも１種、ＢはＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ
1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ1/3 Ｔ
ａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ
1/2 ），（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），
（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ
1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2 Ｎ
ｂ1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）
からなる群より選ばれる少なくとも１種）からなるこ
と。
【００３５】（１２） 前記半導体基板及び前記単結晶
半導体層はシリコンからなること。上記した発明におい
て、代表的な製造方法としては、Ｓｉ(100) 基板の表面
に、バリア金属、下部電極、誘電体膜、上部電極、およ
びバリア金属を順にエピタキシャル成長してキャパシタ
を作成し、第１の絶縁膜で被覆し、この積層膜をパター
ニングし基板まで開口することにより、エピタキシャル
Ｓｉ層成長用の開口部を形成する。
半導体層はシリコンからなること。上記した発明におい
て、代表的な製造方法としては、Ｓｉ(100) 基板の表面
に、バリア金属、下部電極、誘電体膜、上部電極、およ
びバリア金属を順にエピタキシャル成長してキャパシタ
を作成し、第１の絶縁膜で被覆し、この積層膜をパター
ニングし基板まで開口することにより、エピタキシャル
Ｓｉ層成長用の開口部を形成する。
【００３６】次に、前記積層膜を第２の絶縁膜で覆い、
異方性エッチングによりキャパシタの側壁部以外の第２
の絶縁膜を除去し、開口部から選択成長ＣＶＤ法により
Ｓｉ単結晶層をキャパシタの上部部分まで作成し、ケミ
カル・メカニカル・ポリッシング（ＣＭＰ）法により研
磨を行って薄膜シリコン層を形成する。その後は、通常
のトランジスタプロセスにより、素子分離層、トランジ
スタ、ワード線、ビット線等を形成する。また、シリコ
ン層の下にある誘電体膜キャパシタのメモリセル毎の個
別の上部電極とトランジスタのソース／ドレイン電極の
一方とを、接続部（コンタクトプラグ）を介して電気的
に接続する。
異方性エッチングによりキャパシタの側壁部以外の第２
の絶縁膜を除去し、開口部から選択成長ＣＶＤ法により
Ｓｉ単結晶層をキャパシタの上部部分まで作成し、ケミ
カル・メカニカル・ポリッシング（ＣＭＰ）法により研
磨を行って薄膜シリコン層を形成する。その後は、通常
のトランジスタプロセスにより、素子分離層、トランジ
スタ、ワード線、ビット線等を形成する。また、シリコ
ン層の下にある誘電体膜キャパシタのメモリセル毎の個
別の上部電極とトランジスタのソース／ドレイン電極の
一方とを、接続部（コンタクトプラグ）を介して電気的
に接続する。
【００３７】なお、キャパシタの蓄積容量を大きくする
目的で、キャパシタを立体セルにする場合は、まず、シ
リコン基板に(100) 面で囲まれたトレンチを作成し、ト
レンチ内にエピタキシャル・キャパシタを作成し、それ
以降は上述と同様の方法で作成することができる。
目的で、キャパシタを立体セルにする場合は、まず、シ
リコン基板に(100) 面で囲まれたトレンチを作成し、ト
レンチ内にエピタキシャル・キャパシタを作成し、それ
以降は上述と同様の方法で作成することができる。
【００３８】このような構造により、ギガビット以上の
超高集積化したＦＲＡＭあるいはＤＲＡＭを製造工程を
複雑にすることなく実現できる。以上述べた本発明によ
れば、まず半導体基板上にエピタキシャル・キャパシタ
を作成した後に、単結晶半導体層およびトランジスタを
形成するために、以下に述べるような種々の利点があ
る。
超高集積化したＦＲＡＭあるいはＤＲＡＭを製造工程を
複雑にすることなく実現できる。以上述べた本発明によ
れば、まず半導体基板上にエピタキシャル・キャパシタ
を作成した後に、単結晶半導体層およびトランジスタを
形成するために、以下に述べるような種々の利点があ
る。
【００３９】まず第１点として、Ｓｉ基板の貼り合わせ
など確立されていない技術を使用することなく、キャパ
シタとトランジスタとを立体的に積層したり、あるいは
セルフアライン的に隣接して配置することが可能となる
ため、ギガビット以上の超高集積メモリに特に適してい
る。
など確立されていない技術を使用することなく、キャパ
シタとトランジスタとを立体的に積層したり、あるいは
セルフアライン的に隣接して配置することが可能となる
ため、ギガビット以上の超高集積メモリに特に適してい
る。
【００４０】第２点として、成長時に歪を導入したエピ
タキシャル・キャパシタをシリコン基板全面に成長させ
るために成膜が容易であり、またその後の加工において
も単結晶シリコンの成長用ノード（上記開口部に相
当。）以外のところは誘電体膜が連続して残るため、導
入した歪の緩和が生じにくいという特徴がある。
タキシャル・キャパシタをシリコン基板全面に成長させ
るために成膜が容易であり、またその後の加工において
も単結晶シリコンの成長用ノード（上記開口部に相
当。）以外のところは誘電体膜が連続して残るため、導
入した歪の緩和が生じにくいという特徴がある。
【００４１】第３点として、単結晶シリコンのエピタキ
シャル層を作成するプロセス温度として、先にトランジ
スタを作成した場合はトランジスタの耐熱温度であるお
よそ８００℃以下にする必要があるが、本発明では先に
エピタキシャル・キャパシタを作成するために、９００
℃以上のキャパシタの耐熱温度までの高温プロセスを使
用することができ、特に選択成長エピタキシャルＣＶＤ
プロセスを選んだ場合には高温ほど選択比が上がるため
に有利になる。
シャル層を作成するプロセス温度として、先にトランジ
スタを作成した場合はトランジスタの耐熱温度であるお
よそ８００℃以下にする必要があるが、本発明では先に
エピタキシャル・キャパシタを作成するために、９００
℃以上のキャパシタの耐熱温度までの高温プロセスを使
用することができ、特に選択成長エピタキシャルＣＶＤ
プロセスを選んだ場合には高温ほど選択比が上がるため
に有利になる。
【００４２】第４点として、単結晶シリコンのエピタキ
シャル層を作成する際に、先にトランジスタを作成した
場合は、２以上の大きなアスペクト比のコンタクトホー
ルを何段にも渡って選択成長で埋め込む必要があるが、
本発明ではエピタキシャル・キャパシタを先に作成し、
かつキャパシタの全厚が100nm 以下と非常に薄いため
に、アスペクト比が１以下の浅いコンタクトホールを１
段のみ埋め込むだけで良く、格段に単結晶Ｓｉ埋め込み
プロセスが容易になる。
シャル層を作成する際に、先にトランジスタを作成した
場合は、２以上の大きなアスペクト比のコンタクトホー
ルを何段にも渡って選択成長で埋め込む必要があるが、
本発明ではエピタキシャル・キャパシタを先に作成し、
かつキャパシタの全厚が100nm 以下と非常に薄いため
に、アスペクト比が１以下の浅いコンタクトホールを１
段のみ埋め込むだけで良く、格段に単結晶Ｓｉ埋め込み
プロセスが容易になる。
【００４３】第５点として、エピタキシャル・キャパシ
タを覆った絶縁層上にトランジスタをＳＯＩ構造で作成
することができ、トランジスタの高速動作も可能にな
る。第６点として、キャパシタ上にトランジスタが薄い
絶縁層を介して積層されているため、トランジスタとキ
ャパシタの上部電極の素子分離を行う場合に、同一のマ
スクを使用してパターニングすることが可能であり、位
置合せの精度という点で作成が容易になる。
タを覆った絶縁層上にトランジスタをＳＯＩ構造で作成
することができ、トランジスタの高速動作も可能にな
る。第６点として、キャパシタ上にトランジスタが薄い
絶縁層を介して積層されているため、トランジスタとキ
ャパシタの上部電極の素子分離を行う場合に、同一のマ
スクを使用してパターニングすることが可能であり、位
置合せの精度という点で作成が容易になる。
【００４４】以上述べたように、本発明によれば，エピ
タキシャル成長時に導入される歪により誘起された強誘
電体膜や高誘電率膜を使用したキャパシタとトランジス
タを高度に集積することが可能になり、信頼性の高い超
高集積化したＦＲＡＭやＤＲＡＭを作成することが可能
になる。
タキシャル成長時に導入される歪により誘起された強誘
電体膜や高誘電率膜を使用したキャパシタとトランジス
タを高度に集積することが可能になり、信頼性の高い超
高集積化したＦＲＡＭやＤＲＡＭを作成することが可能
になる。
【００４５】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ詳細に説明する。 第１の実施形態 図１(a)-(c) は、本発明の第１の実施形態による半導体
記憶装置の構成を示す図である。この図に示すように、
本実施形態の装置は平面構造キャパシタを使用し、キャ
パシタ上のエピタキシャルＳｉ層にトランジスタを作成
したＦＲＡＭの例であり、図１(a)-(c) はそれぞれＦＲ
ＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図
である。
参照しつつ詳細に説明する。 第１の実施形態 図１(a)-(c) は、本発明の第１の実施形態による半導体
記憶装置の構成を示す図である。この図に示すように、
本実施形態の装置は平面構造キャパシタを使用し、キャ
パシタ上のエピタキシャルＳｉ層にトランジスタを作成
したＦＲＡＭの例であり、図１(a)-(c) はそれぞれＦＲ
ＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図
である。
【００４６】図１に示すように、第一導電型半導体基板
１にはこれと反対導電型のプレート電極となる不純物拡
散層２２が形成され、その上には下部バリア金属層２、
下部電極３、誘電体薄膜４、上部電極５、上部バリア金
属層６がエピタキシャル成長により積層している。上部
電極５及び上部バリア金属層６はエピタキシャル成長し
ている必要はない。上部バリア金属層６上には第一の絶
縁膜７が積層され、以上の積層構造の側壁には第二の絶
縁膜９ｂが選択的に形成されている。
１にはこれと反対導電型のプレート電極となる不純物拡
散層２２が形成され、その上には下部バリア金属層２、
下部電極３、誘電体薄膜４、上部電極５、上部バリア金
属層６がエピタキシャル成長により積層している。上部
電極５及び上部バリア金属層６はエピタキシャル成長し
ている必要はない。上部バリア金属層６上には第一の絶
縁膜７が積層され、以上の積層構造の側壁には第二の絶
縁膜９ｂが選択的に形成されている。
【００４７】１１は単結晶Ｓｉ層成長用ノード（シード
部又は開口部。）であり、このノード１１からは単結晶
Ｓｉ層１２がエピタキシャル成長により上記キャパシタ
積層構造上にわたって形成されている。この単結晶Ｓｉ
層１２にはトランジスタが形成されている。１５はソー
ス／ドレイン電極、１６はゲート絶縁膜、１７ａ、１７
ｂはワード線（ゲート）を構成する導電膜であり、例え
ば１７ａは不純物添加ポリシリコン、１７ｂはメタルシ
リサイドからなる。このワード線の上にはキャップ絶縁
膜１９a が形成されており、かかるワード線（ゲート）
積層構造の側壁には絶縁膜１９ｂが選択的に形成され、
さらにワード線間には絶縁膜１９ｃが形成されている。
ソース／ドレイン電極１５にはビット線コンタクトプラ
グ１８ａが形成され、これと接続してビット線１８ｂが
トランジスタ上に配設される。このビット線上にもキャ
ップ絶縁膜２０a が形成されており、かかるビット線積
層構造の側壁には絶縁膜２０ｂが選択的に形成され、さ
らにビット線間には絶縁膜２０ｃが形成されている。
部又は開口部。）であり、このノード１１からは単結晶
Ｓｉ層１２がエピタキシャル成長により上記キャパシタ
積層構造上にわたって形成されている。この単結晶Ｓｉ
層１２にはトランジスタが形成されている。１５はソー
ス／ドレイン電極、１６はゲート絶縁膜、１７ａ、１７
ｂはワード線（ゲート）を構成する導電膜であり、例え
ば１７ａは不純物添加ポリシリコン、１７ｂはメタルシ
リサイドからなる。このワード線の上にはキャップ絶縁
膜１９a が形成されており、かかるワード線（ゲート）
積層構造の側壁には絶縁膜１９ｂが選択的に形成され、
さらにワード線間には絶縁膜１９ｃが形成されている。
ソース／ドレイン電極１５にはビット線コンタクトプラ
グ１８ａが形成され、これと接続してビット線１８ｂが
トランジスタ上に配設される。このビット線上にもキャ
ップ絶縁膜２０a が形成されており、かかるビット線積
層構造の側壁には絶縁膜２０ｂが選択的に形成され、さ
らにビット線間には絶縁膜２０ｃが形成されている。
【００４８】また、１０は隣接するトランジスタ及び隣
接するキャパシタ上部電極を電気的に分離する素子間分
離絶縁膜であり、この絶縁膜１０の両側にはトランジス
タのソース／ドレイン電極とキャパシタの上部電極とを
電気的に接続するためのコンタクトプラグ１４が形成さ
れている。コンタクトプラグ１４は接続孔１３の内部に
埋め込まれている。
接するキャパシタ上部電極を電気的に分離する素子間分
離絶縁膜であり、この絶縁膜１０の両側にはトランジス
タのソース／ドレイン電極とキャパシタの上部電極とを
電気的に接続するためのコンタクトプラグ１４が形成さ
れている。コンタクトプラグ１４は接続孔１３の内部に
埋め込まれている。
【００４９】以下、上記半導体記憶装置の製造工程を図
２及び図３の製造工程順の模式断面図を使用して説明す
る。まず図２(a) に示すように、第１導電型のSi(100)
基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を
形成した後、下部バリア金属層２として膜厚10nmの（Ｔ
ｉ，Ａｌ）Ｎ、下部電極３として膜厚20nmの SrRuO3 、
誘電体膜４としてＢａのモル分率７０％で厚さ20nmのＢ
ＳＴＯ薄膜、上部電極５として厚さ20nmのＳｒＲｕＯ3
膜、さらに上部バリア金属層６として膜厚10nmの（Ｔ
ｉ，Ａｌ）Ｎを、基板温度600 ℃でＲＦあるいはＤＣス
パッタ法により大気中に出さずに連続してエピタキシャ
ル成長し、さらに第一の絶縁膜７をTEOS（テトラエトキ
シシラン）ガスを原料としたプラズマＣＶＤ法等により
形成した。
２及び図３の製造工程順の模式断面図を使用して説明す
る。まず図２(a) に示すように、第１導電型のSi(100)
基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を
形成した後、下部バリア金属層２として膜厚10nmの（Ｔ
ｉ，Ａｌ）Ｎ、下部電極３として膜厚20nmの SrRuO3 、
誘電体膜４としてＢａのモル分率７０％で厚さ20nmのＢ
ＳＴＯ薄膜、上部電極５として厚さ20nmのＳｒＲｕＯ3
膜、さらに上部バリア金属層６として膜厚10nmの（Ｔ
ｉ，Ａｌ）Ｎを、基板温度600 ℃でＲＦあるいはＤＣス
パッタ法により大気中に出さずに連続してエピタキシャ
ル成長し、さらに第一の絶縁膜７をTEOS（テトラエトキ
シシラン）ガスを原料としたプラズマＣＶＤ法等により
形成した。
【００５０】次に図２(b) に示すように、単結晶Ｓｉ成
長用ノード１１をリソグラフィーおよびＲＩＥなどによ
るエッチングにより形成した。次に第二の絶縁膜８をコ
ンフォーマルに形成した。
長用ノード１１をリソグラフィーおよびＲＩＥなどによ
るエッチングにより形成した。次に第二の絶縁膜８をコ
ンフォーマルに形成した。
【００５１】次に図２(c) に示すように、素子間分離絶
縁膜形成部９上に図示しないマスクを形成し、このマス
クに沿って、異方性ＲＩＥにより第二の絶縁膜を除去す
ることにより、素子間分離絶縁膜形成部９及び単結晶Ｓ
ｉ成長用ノード１１の側壁部分にそれぞれ絶縁膜９ａ、
９ｂをセルフアラインにより残した。
縁膜形成部９上に図示しないマスクを形成し、このマス
クに沿って、異方性ＲＩＥにより第二の絶縁膜を除去す
ることにより、素子間分離絶縁膜形成部９及び単結晶Ｓ
ｉ成長用ノード１１の側壁部分にそれぞれ絶縁膜９ａ、
９ｂをセルフアラインにより残した。
【００５２】次に、図２(d) に示すように、Si表面の損
傷層を取り除くため、フッ化水素蒸気を使用したエッチ
ングを行った後、そのまま真空中でＣＶＤ室に搬送し、
1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTo
rrの AsH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用
ノード１１から選択エピタキシャル成長により単結晶Ｓ
ｉ層１２を形成した。さらに、絶縁膜９ａを停止層とし
てＣＭＰ法（化学的機械的研磨法）により平坦化した。
傷層を取り除くため、フッ化水素蒸気を使用したエッチ
ングを行った後、そのまま真空中でＣＶＤ室に搬送し、
1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTo
rrの AsH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用
ノード１１から選択エピタキシャル成長により単結晶Ｓ
ｉ層１２を形成した。さらに、絶縁膜９ａを停止層とし
てＣＭＰ法（化学的機械的研磨法）により平坦化した。
【００５３】次に、図３(a) に示すように、Ｓｉ層１２
をマスクとしてＲＩＥ法等により素子間分離部の絶縁膜
９ａ、絶縁膜７、上部バリア金属層６、および上部電極
５を選択的に除去し、素子間分離用溝を作成した。な
お、このときに選択的湿式エッチングなどを併用しても
良い。次に素子間分離用溝に絶縁膜を埋めこみ、ＣＭＰ
により平坦化し、素子間分離用絶縁膜１０を形成した。
なお、この時、上部バリア金属層６および上部電極５の
より完全な分離をするために、単結晶Ｓｉ成長用ノード
１１のワード線に沿った方向の幅よりも狭い幅のトラン
ジスタ領域となるように上記した選択的除去を行うこと
もできる。
をマスクとしてＲＩＥ法等により素子間分離部の絶縁膜
９ａ、絶縁膜７、上部バリア金属層６、および上部電極
５を選択的に除去し、素子間分離用溝を作成した。な
お、このときに選択的湿式エッチングなどを併用しても
良い。次に素子間分離用溝に絶縁膜を埋めこみ、ＣＭＰ
により平坦化し、素子間分離用絶縁膜１０を形成した。
なお、この時、上部バリア金属層６および上部電極５の
より完全な分離をするために、単結晶Ｓｉ成長用ノード
１１のワード線に沿った方向の幅よりも狭い幅のトラン
ジスタ領域となるように上記した選択的除去を行うこと
もできる。
【００５４】次に、図３(b) に示すように、フォトリソ
グラフィー法とＲＩＥ法などのプラズマエッチング法を
用いて、選択的にＳｉ膜１２及び絶縁膜７をエッチング
除去し、キャパシタのコンタクト用開口部１３を開口し
た。このときのエッチング条件としては、上部バリア金
属層６又は上部電極５のいずれかをストッパーとして用
いて選択的にストップさせると良い。さらに、全面に例
えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度の
膜厚で堆積し、全面をＣＭＰなどの方法でエッチバック
することにより、接続孔１３にＮ+ ポリＳｉ層からなる
コンタクトプラグ１４を形成した。
グラフィー法とＲＩＥ法などのプラズマエッチング法を
用いて、選択的にＳｉ膜１２及び絶縁膜７をエッチング
除去し、キャパシタのコンタクト用開口部１３を開口し
た。このときのエッチング条件としては、上部バリア金
属層６又は上部電極５のいずれかをストッパーとして用
いて選択的にストップさせると良い。さらに、全面に例
えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度の
膜厚で堆積し、全面をＣＭＰなどの方法でエッチバック
することにより、接続孔１３にＮ+ ポリＳｉ層からなる
コンタクトプラグ１４を形成した。
【００５５】次に、図３(c) に示すように、公知のプロ
セスを使用して、不純物拡散層１５、ゲート酸化膜１
６、ワード線１７a 、１７b からなるトランジスタ、及
びビット線コンタクトプラグ１８a 、ビット線１８b 等
を形成した。
セスを使用して、不純物拡散層１５、ゲート酸化膜１
６、ワード線１７a 、１７b からなるトランジスタ、及
びビット線コンタクトプラグ１８a 、ビット線１８b 等
を形成した。
【００５６】このような工程により、強誘電体膜を使用
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＦＲＡＭ
としての高性能な動作が確認された。
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＦＲＡＭ
としての高性能な動作が確認された。
【００５７】第２の実施形態 図４(a)-(c) は、本発明の第２の実施形態による半導体
記憶装置の構成を示す図である。この図に示すように、
本実施形態の装置は、平面構造の強誘電体キャパシタと
トランジスタを隣接して作成し、最小加工寸法をｆとす
ると単一メモリセル当たり３ｆ×３ｆの面積のメモリセ
ルを構成したＦＲＡＭの例である。図４(a)-(c) はそれ
ぞれＦＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−
Ｂ′断面図である。なお、図において同一部分には同一
の記号を付し、詳細な説明は省略する。
記憶装置の構成を示す図である。この図に示すように、
本実施形態の装置は、平面構造の強誘電体キャパシタと
トランジスタを隣接して作成し、最小加工寸法をｆとす
ると単一メモリセル当たり３ｆ×３ｆの面積のメモリセ
ルを構成したＦＲＡＭの例である。図４(a)-(c) はそれ
ぞれＦＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−
Ｂ′断面図である。なお、図において同一部分には同一
の記号を付し、詳細な説明は省略する。
【００５８】図４に示すように、第一導電型半導体基板
１にはこれと反対導電型のプレート電極となる不純物拡
散層２２が形成され、その上には下部バリア金属層４
２、下部電極４３、誘電体薄膜４４、上部電極４５、上
部バリア金属層４６がエピタキシャル成長により積層し
ている。上部電極４５及び上部バリア金属層４６はエピ
タキシャル成長している必要はない。上部バリア金属層
４６上には第一の絶縁膜４７が積層され、以上の積層構
造の側壁には第二の絶縁膜４８が選択的に形成されてい
る。
１にはこれと反対導電型のプレート電極となる不純物拡
散層２２が形成され、その上には下部バリア金属層４
２、下部電極４３、誘電体薄膜４４、上部電極４５、上
部バリア金属層４６がエピタキシャル成長により積層し
ている。上部電極４５及び上部バリア金属層４６はエピ
タキシャル成長している必要はない。上部バリア金属層
４６上には第一の絶縁膜４７が積層され、以上の積層構
造の側壁には第二の絶縁膜４８が選択的に形成されてい
る。
【００５９】４９は単結晶Ｓｉ層成長用ノード（シード
部又は開口部。）であり、このノード４９からは単結晶
Ｓｉ層５０がエピタキシャル成長により上記キャパシタ
積層構造に隣接して形成されている。この単結晶Ｓｉ層
５０にはトランジスタが形成されている。５１は隣接す
るトランジスタ及び隣接するキャパシタ上部電極を電気
的に分離する素子間分離絶縁膜である。
部又は開口部。）であり、このノード４９からは単結晶
Ｓｉ層５０がエピタキシャル成長により上記キャパシタ
積層構造に隣接して形成されている。この単結晶Ｓｉ層
５０にはトランジスタが形成されている。５１は隣接す
るトランジスタ及び隣接するキャパシタ上部電極を電気
的に分離する素子間分離絶縁膜である。
【００６０】また、キャパシタの上部バリア金属層４６
上にはトランジスタへの接続のためのコンタクトプラグ
５２が絶縁膜４７の開口部の中に埋め込まれている。こ
のコンタクトプラグ５２とトランジスタのソース／ドレ
イン電極１５との間の電気的接続はコンタクトプラグ１
８c によって行われる。このコンタクトプラグ１８cの
上には、ビット線１８ｂとの間の絶縁のために絶縁膜１
９ｃが形成されている。
上にはトランジスタへの接続のためのコンタクトプラグ
５２が絶縁膜４７の開口部の中に埋め込まれている。こ
のコンタクトプラグ５２とトランジスタのソース／ドレ
イン電極１５との間の電気的接続はコンタクトプラグ１
８c によって行われる。このコンタクトプラグ１８cの
上には、ビット線１８ｂとの間の絶縁のために絶縁膜１
９ｃが形成されている。
【００６１】以下、上記半導体記憶装置の製造工程を図
５及び図６の製造工程順の模式断面図を使用して説明す
る。まず第５図(a) に示すように、第１導電型のSi(10
0) 基板１の表面に深さ0.1μm 程度の不純物拡散層２２
を形成した後、下部バリア金属層４２として膜厚10nmの
（Ｔｉ，Ａｌ）Ｎ、下部電極４３として膜厚20nmの SrR
uO3 、誘電体膜４４としてＢａのモル分率７０％で厚さ
20nmのＢＳＴＯ薄膜、上部電極４５として厚さ20nmのＳ
ｒＲｕＯ3 膜、さらに上部バリア金属層４６として膜厚
10nmの（Ｔｉ，Ａｌ）Ｎを、基板温度600 ℃でＲＦある
いはＤＣスパッタ法により大気中に出さずに連続してエ
ピタキシャル成長し、さらに第一の絶縁膜４７をTEOSガ
スを原料としたプラズマＣＶＤ法等により形成した。
５及び図６の製造工程順の模式断面図を使用して説明す
る。まず第５図(a) に示すように、第１導電型のSi(10
0) 基板１の表面に深さ0.1μm 程度の不純物拡散層２２
を形成した後、下部バリア金属層４２として膜厚10nmの
（Ｔｉ，Ａｌ）Ｎ、下部電極４３として膜厚20nmの SrR
uO3 、誘電体膜４４としてＢａのモル分率７０％で厚さ
20nmのＢＳＴＯ薄膜、上部電極４５として厚さ20nmのＳ
ｒＲｕＯ3 膜、さらに上部バリア金属層４６として膜厚
10nmの（Ｔｉ，Ａｌ）Ｎを、基板温度600 ℃でＲＦある
いはＤＣスパッタ法により大気中に出さずに連続してエ
ピタキシャル成長し、さらに第一の絶縁膜４７をTEOSガ
スを原料としたプラズマＣＶＤ法等により形成した。
【００６２】次に図５(b) に示すように、後にＳｉ活性
領域を形成するための約１ｆ×５ｆの面積の単結晶Ｓｉ
成長用ノード４９をリソグラフィーおよびＲＩＥなどに
よるエッチングにより形成し、その上に第二の絶縁膜４
８をコンフォーマルに形成した。
領域を形成するための約１ｆ×５ｆの面積の単結晶Ｓｉ
成長用ノード４９をリソグラフィーおよびＲＩＥなどに
よるエッチングにより形成し、その上に第二の絶縁膜４
８をコンフォーマルに形成した。
【００６３】次に、図５(c) に示すように、異方性ＲＩ
Ｅにより第二の絶縁膜を除去することにより、キャパシ
タ側壁部分に絶縁膜４８をセルフアラインにより残し
た。次に、図５(d) に示すように， Si 表面の損傷層を
取り除くため、フッ化水素蒸気を使用したエッチングを
行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorr
の圧力の SiH4 ガスとドナーとして加えた0.1mTorrの A
sH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用ノード
４９から選択エピタキシャル成長により単結晶Ｓｉ層５
０を形成した。さらに、絶縁膜４７及び４８を停止層と
し、ＣＭＰ法（化学的機械的研磨法）により平坦化し
た。
Ｅにより第二の絶縁膜を除去することにより、キャパシ
タ側壁部分に絶縁膜４８をセルフアラインにより残し
た。次に、図５(d) に示すように， Si 表面の損傷層を
取り除くため、フッ化水素蒸気を使用したエッチングを
行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorr
の圧力の SiH4 ガスとドナーとして加えた0.1mTorrの A
sH3 ガスを使用して750 ℃で、単結晶Ｓｉ成長用ノード
４９から選択エピタキシャル成長により単結晶Ｓｉ層５
０を形成した。さらに、絶縁膜４７及び４８を停止層と
し、ＣＭＰ法（化学的機械的研磨法）により平坦化し
た。
【００６４】次に図６(a) に示すように、フォトリソグ
ラフィー法とＲＩＥ法などのプラズマエッチング法を用
いて、素子間分離部の絶縁膜４７、上部バリア金属層４
６および上部電極４５をＳｉに対して選択的に除去し、
素子間分離用溝を作成した。なお、このときに選択的湿
式エッチングなどを併用しても良い。さらに、素子間分
離用溝に絶縁膜を埋めこみ、ＣＭＰにより平坦化し、素
子間分離用絶縁膜５１を形成した。
ラフィー法とＲＩＥ法などのプラズマエッチング法を用
いて、素子間分離部の絶縁膜４７、上部バリア金属層４
６および上部電極４５をＳｉに対して選択的に除去し、
素子間分離用溝を作成した。なお、このときに選択的湿
式エッチングなどを併用しても良い。さらに、素子間分
離用溝に絶縁膜を埋めこみ、ＣＭＰにより平坦化し、素
子間分離用絶縁膜５１を形成した。
【００６５】次に、図６(b) に示すように、フォトリソ
グラフィー法とＲＩＥ法などのプラズマエッチング法を
用いて、キャパシタ上部の絶縁膜４７をエッチング除去
し、キャパシタのコンタクト部（開口部）を開口した。
このときのエッチング条件としては、上部バリア金属層
４６または上部電極４５のいずれかをストッパーとして
用いて選択的にストップさせると良い。さらに、全面に
例えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度
の膜厚で堆積し、全面をＣＭＰなどの方法でエッチバッ
クすることにより、上記開口部にＮ型+ ポリＳｉ層から
なるコンタクトプラグ５２を形成した。
グラフィー法とＲＩＥ法などのプラズマエッチング法を
用いて、キャパシタ上部の絶縁膜４７をエッチング除去
し、キャパシタのコンタクト部（開口部）を開口した。
このときのエッチング条件としては、上部バリア金属層
４６または上部電極４５のいずれかをストッパーとして
用いて選択的にストップさせると良い。さらに、全面に
例えばＮ+ 型不純物を含んだポリＳｉ膜を約200nm 程度
の膜厚で堆積し、全面をＣＭＰなどの方法でエッチバッ
クすることにより、上記開口部にＮ型+ ポリＳｉ層から
なるコンタクトプラグ５２を形成した。
【００６６】次に図６(c) に示すように、公知のプロセ
スを使用して、不純物拡散層１５、ゲート酸化膜１６、
ワード線１７a 、１７b からなるトランジスタ、及びビ
ット線コンタクトプラグ１８a 、ビット線１８b 、コン
タクトプラグ１８c 等を形成した。
スを使用して、不純物拡散層１５、ゲート酸化膜１６、
ワード線１７a 、１７b からなるトランジスタ、及びビ
ット線コンタクトプラグ１８a 、ビット線１８b 、コン
タクトプラグ１８c 等を形成した。
【００６７】このような工程により、強誘電体膜を使用
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＦＲＡＭ
としての高性能な動作が確認された。
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＦＲＡＭ
としての高性能な動作が確認された。
【００６８】第３の実施形態 図７(a)-(c) は、本発明の第３の実施形態による半導体
記憶装置の構成を示す図である。この図に示すように、
本実施形態の装置は、全体のレイアウトにおいて第１の
実施形態と同様であるが、平面構造の強誘電体キャパシ
タの代わりに立体構造の常誘電体キャパシタを作成した
ＤＲＡＭの例である。図７(a)-(c) はそれぞれＤＲＡＭ
の平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図であ
る。なお、図において同一部分には同一の記号を付し、
詳細な説明は省略する。
記憶装置の構成を示す図である。この図に示すように、
本実施形態の装置は、全体のレイアウトにおいて第１の
実施形態と同様であるが、平面構造の強誘電体キャパシ
タの代わりに立体構造の常誘電体キャパシタを作成した
ＤＲＡＭの例である。図７(a)-(c) はそれぞれＤＲＡＭ
の平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面図であ
る。なお、図において同一部分には同一の記号を付し、
詳細な説明は省略する。
【００６９】図７に示すように、第一導電型シリコン半
導体基板１にはこれと反対導電型のプレート電極となる
不純物拡散層２２が形成される。また、半導体基板１に
は(100) 面で囲まれたトレンチが作成され、このトレン
チ内にはエピタキシャル・キャパシタが作成されてい
る。
導体基板１にはこれと反対導電型のプレート電極となる
不純物拡散層２２が形成される。また、半導体基板１に
は(100) 面で囲まれたトレンチが作成され、このトレン
チ内にはエピタキシャル・キャパシタが作成されてい
る。
【００７０】エピタキシャル・キャパシタの構成は、ト
レンチ内に下部バリア金属層７２、下部電極７３、誘電
体薄膜７４、上部電極７５がエピタキシャル成長により
積層している。上部電極７５の上には上部バリア金属層
が積層していてもよい。上部電極７５及び上部バリア金
属層はエピタキシャル成長している必要はない。上部電
極７５上には第一の絶縁膜７６が形成されている。
レンチ内に下部バリア金属層７２、下部電極７３、誘電
体薄膜７４、上部電極７５がエピタキシャル成長により
積層している。上部電極７５の上には上部バリア金属層
が積層していてもよい。上部電極７５及び上部バリア金
属層はエピタキシャル成長している必要はない。上部電
極７５上には第一の絶縁膜７６が形成されている。
【００７１】７７は単結晶Ｓｉ層成長用ノード（シード
部又は開口部。）であり、このノード７７からは単結晶
Ｓｉ層７８がエピタキシャル成長により上記キャパシタ
積層構造上にわたって形成されている。この単結晶Ｓｉ
層７８にはトランジスタが形成されている。７９は隣接
するトランジスタ及び隣接するキャパシタ上部電極を電
気的に分離する素子間分離絶縁膜である。
部又は開口部。）であり、このノード７７からは単結晶
Ｓｉ層７８がエピタキシャル成長により上記キャパシタ
積層構造上にわたって形成されている。この単結晶Ｓｉ
層７８にはトランジスタが形成されている。７９は隣接
するトランジスタ及び隣接するキャパシタ上部電極を電
気的に分離する素子間分離絶縁膜である。
【００７２】また、絶縁膜７９の両側にはトランジスタ
のソース／ドレイン電極とキャパシタの上部電極とを電
気的に接続するためのコンタクトプラグ８０が形成され
ている。コンタクトプラグ８０は絶縁膜７６の開口部の
中に埋め込まれている。
のソース／ドレイン電極とキャパシタの上部電極とを電
気的に接続するためのコンタクトプラグ８０が形成され
ている。コンタクトプラグ８０は絶縁膜７６の開口部の
中に埋め込まれている。
【００７３】以下、上記半導体記憶装置の製造工程を図
８及び図９の製造工程順の模式断面図を使用して説明す
る。まず図８(a) に示すように、第１導電型のSi(100)
基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を
形成した後、キャパシタ作成部の溝をパターニングによ
り作成した。次に、ＭＯＣＶＤ法によりバリア金属層７
２として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタキ
シャル成長した。成膜温度は１０００℃、ソースガスと
して、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 およびＮ
Ｈ3 を使用し、膜厚は10nmとした。引き続き、ＭＯＣＶ
Ｄ法により下部電極３としてＳＲＯをコンフォーマルに
エピタキシャル成長した。成膜温度は８００℃、ソース
ガスとして、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5
Heptadionate) 、Ｒｕ（Ｃ5 Ｈ5 ）2 を使用し、酸化剤
としてＯ2 を使用した。膜厚は20nmとした。
８及び図９の製造工程順の模式断面図を使用して説明す
る。まず図８(a) に示すように、第１導電型のSi(100)
基板１の表面に深さ0.1 μm 程度の不純物拡散層２２を
形成した後、キャパシタ作成部の溝をパターニングによ
り作成した。次に、ＭＯＣＶＤ法によりバリア金属層７
２として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタキ
シャル成長した。成膜温度は１０００℃、ソースガスと
して、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 およびＮ
Ｈ3 を使用し、膜厚は10nmとした。引き続き、ＭＯＣＶ
Ｄ法により下部電極３としてＳＲＯをコンフォーマルに
エピタキシャル成長した。成膜温度は８００℃、ソース
ガスとして、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5
Heptadionate) 、Ｒｕ（Ｃ5 Ｈ5 ）2 を使用し、酸化剤
としてＯ2 を使用した。膜厚は20nmとした。
【００７４】次に、Ｂａのモル分率３０％のＢＳＴＯ薄
膜４をＭＯＣＶＤ法によりコンフォーマルにピタキシャ
ル成長した。成膜温度は８００℃、ソースガスとして、
Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、膜厚は
20nmとした。次に、ＭＯＣＶＤ法により上部電極5 とし
てＳＲＯをエピタキシャル成長させてトレンチ内を埋め
込んだ。ＳＲＯの成膜温度は８００℃、ソースガスとし
て、 Sr(THD)2 ，Ｒｕ（Ｃ5 Ｈ5 ）2 およびＯ2 を使用
し膜厚は20nmとした。
膜４をＭＯＣＶＤ法によりコンフォーマルにピタキシャ
ル成長した。成膜温度は８００℃、ソースガスとして、
Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、膜厚は
20nmとした。次に、ＭＯＣＶＤ法により上部電極5 とし
てＳＲＯをエピタキシャル成長させてトレンチ内を埋め
込んだ。ＳＲＯの成膜温度は８００℃、ソースガスとし
て、 Sr(THD)2 ，Ｒｕ（Ｃ5 Ｈ5 ）2 およびＯ2 を使用
し膜厚は20nmとした。
【００７５】次に、図８(b) に示すように、バリア金属
層７２である(Ti,Al)Nをストッパ層として上部電極5 を
化学的機械的研磨法（ＣＭＰ）により研磨し平坦化し
た。次に、図８(c) に示すように、選択的に上・下部電
極層７５、７３および誘電体薄膜７４をエッチバックし
た。エッチング法として選択的湿式エッチングを使用し
ても良いし、またＲＩＥと湿式エッチングを併用しても
良い。また、このときにキャパシタ端面におけるリーク
電流を減少させるために、電極層を誘電体薄膜より深く
エッチバックする方が好ましい。
層７２である(Ti,Al)Nをストッパ層として上部電極5 を
化学的機械的研磨法（ＣＭＰ）により研磨し平坦化し
た。次に、図８(c) に示すように、選択的に上・下部電
極層７５、７３および誘電体薄膜７４をエッチバックし
た。エッチング法として選択的湿式エッチングを使用し
ても良いし、またＲＩＥと湿式エッチングを併用しても
良い。また、このときにキャパシタ端面におけるリーク
電流を減少させるために、電極層を誘電体薄膜より深く
エッチバックする方が好ましい。
【００７６】次に、図８(d) に示すように、バリア金属
層７２も同様にエッチバックした後、第一の絶縁膜７６
をTEOSガスを原料としたプラズマＣＶＤ法等により形成
した。さらに、ＣＭＰ法によりＳｉ面をストッパとして
使用して平坦化を行った。
層７２も同様にエッチバックした後、第一の絶縁膜７６
をTEOSガスを原料としたプラズマＣＶＤ法等により形成
した。さらに、ＣＭＰ法によりＳｉ面をストッパとして
使用して平坦化を行った。
【００７７】次に、図９(a) に示すように，Si表面の損
傷層を取り除くため、フッ化水素蒸気を使用したエッチ
ングを行った。このとき、Si表面は若干膜厚エッチング
され、エッチング後のSi表面は単結晶Ｓｉ成長用ノード
７７となる。この後、上記基板をそのまま真空中でＣＶ
Ｄ室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとし
て加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単
結晶Ｓｉ成長用ノード７７から選択エピタキシャル成長
により単結晶Ｓｉ層７８を形成した。次に、ＣＭＰ法
（化学的機械的研磨法）により平坦化した。
傷層を取り除くため、フッ化水素蒸気を使用したエッチ
ングを行った。このとき、Si表面は若干膜厚エッチング
され、エッチング後のSi表面は単結晶Ｓｉ成長用ノード
７７となる。この後、上記基板をそのまま真空中でＣＶ
Ｄ室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとし
て加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単
結晶Ｓｉ成長用ノード７７から選択エピタキシャル成長
により単結晶Ｓｉ層７８を形成した。次に、ＣＭＰ法
（化学的機械的研磨法）により平坦化した。
【００７８】次に、図９(b) に示すように、パターニン
グにより素子間分離部のＳｉ層７８に素子間分離用溝を
作成した。次に、素子間分離用溝に絶縁膜を埋めこみ、
ＣＭＰにより平坦化し、素子間分離用絶縁膜７９を形成
した。さらに、フォトリソグラフィー法とＲＩＥ法など
のプラズマエッチング法を用いて、選択的にＳｉ膜７８
をエッチング除去し、キャパシタのコンタクト部（開口
部）を開口した。このときのエッチング条件として、上
部電極７５（上部バリア金属層を形成した場合は、上部
電極７５または上部バリア金属層のいずれか）をストッ
パーとして用いて選択的にストップさせると良い。次
に、全面に例えばＮ+ 型不純物を含んだポリＳｉ膜を約
200nm 程度の膜厚で堆積し、全面をＣＭＰなどの方法で
エッチバックすることにより、上記開口部にＮ+ ポリＳ
ｉ層からなるコンタクトプラグ８０を形成した。
グにより素子間分離部のＳｉ層７８に素子間分離用溝を
作成した。次に、素子間分離用溝に絶縁膜を埋めこみ、
ＣＭＰにより平坦化し、素子間分離用絶縁膜７９を形成
した。さらに、フォトリソグラフィー法とＲＩＥ法など
のプラズマエッチング法を用いて、選択的にＳｉ膜７８
をエッチング除去し、キャパシタのコンタクト部（開口
部）を開口した。このときのエッチング条件として、上
部電極７５（上部バリア金属層を形成した場合は、上部
電極７５または上部バリア金属層のいずれか）をストッ
パーとして用いて選択的にストップさせると良い。次
に、全面に例えばＮ+ 型不純物を含んだポリＳｉ膜を約
200nm 程度の膜厚で堆積し、全面をＣＭＰなどの方法で
エッチバックすることにより、上記開口部にＮ+ ポリＳ
ｉ層からなるコンタクトプラグ８０を形成した。
【００７９】次に、図９(c) に示すように、公知のプロ
セスを使用して、不純物拡散層１５、ゲート酸化膜１
６、ワード線１７a 、１７b からなるトランジスタ、及
びビット線コンタクトプラグ１８a 、ビット線１８b 等
を形成した。
セスを使用して、不純物拡散層１５、ゲート酸化膜１
６、ワード線１７a 、１７b からなるトランジスタ、及
びビット線コンタクトプラグ１８a 、ビット線１８b 等
を形成した。
【００８０】このような工程により、常誘電体膜を使用
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＤＲＡＭ
としての高性能な動作が確認された。
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＤＲＡＭ
としての高性能な動作が確認された。
【００８１】第４の実施形態 図１０(a)-(c) は、本発明の第４の実施形態による半導
体記憶装置の構成を示す図である。この図に示すよう
に、本実施形態の装置は、全体のレイアウトにおいて第
２の実施形態と同様であるが、平面構造の強誘電体キャ
パシタの代わりに立体構造の常誘電体キャパシタを作成
したＤＲＡＭの例である。図１０(a)-(c)はそれぞれＤ
ＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面
図である。なお、図において同一部分には同一の記号を
付し、詳細な説明は省略する。
体記憶装置の構成を示す図である。この図に示すよう
に、本実施形態の装置は、全体のレイアウトにおいて第
２の実施形態と同様であるが、平面構造の強誘電体キャ
パシタの代わりに立体構造の常誘電体キャパシタを作成
したＤＲＡＭの例である。図１０(a)-(c)はそれぞれＤ
ＲＡＭの平面図、Ａ−Ａ′断面図、およびＢ−Ｂ′断面
図である。なお、図において同一部分には同一の記号を
付し、詳細な説明は省略する。
【００８２】図１０に示すように、第一導電型シリコン
半導体基板１にはこれと反対導電型のプレート電極とな
る不純物拡散層２２が形成される。また、半導体基板１
には(100) 面で囲まれたトレンチが作成され、このトレ
ンチ内にはエピタキシャル・キャパシタが作成されてい
る。
半導体基板１にはこれと反対導電型のプレート電極とな
る不純物拡散層２２が形成される。また、半導体基板１
には(100) 面で囲まれたトレンチが作成され、このトレ
ンチ内にはエピタキシャル・キャパシタが作成されてい
る。
【００８３】エピタキシャル・キャパシタの構成は、ト
レンチ内に下部バリア金属層１０２、下部電極１０３、
誘電体薄膜１０４、上部電極１０５、上部バリア金属層
１０６がエピタキシャル成長により積層している。上部
電極１０５及び上部バリア金属層１０６はエピタキシャ
ル成長している必要はない。かかる積層キャパシタの上
には第一の絶縁膜１０７ｂが形成され、当該積層キャパ
シタの側壁には第二の絶縁膜１０８が選択的に形成され
ている。
レンチ内に下部バリア金属層１０２、下部電極１０３、
誘電体薄膜１０４、上部電極１０５、上部バリア金属層
１０６がエピタキシャル成長により積層している。上部
電極１０５及び上部バリア金属層１０６はエピタキシャ
ル成長している必要はない。かかる積層キャパシタの上
には第一の絶縁膜１０７ｂが形成され、当該積層キャパ
シタの側壁には第二の絶縁膜１０８が選択的に形成され
ている。
【００８４】１０９は単結晶Ｓｉ層成長用ノード（シー
ド部又は開口部。）であり、このノード１０９からは単
結晶Ｓｉ層１１０がエピタキシャル成長により上記キャ
パシタ積層構造に隣接して形成されている。この単結晶
Ｓｉ層１１０にはトランジスタが形成されている。１１
２は隣接するトランジスタを電気的に分離する素子間分
離絶縁膜である。
ド部又は開口部。）であり、このノード１０９からは単
結晶Ｓｉ層１１０がエピタキシャル成長により上記キャ
パシタ積層構造に隣接して形成されている。この単結晶
Ｓｉ層１１０にはトランジスタが形成されている。１１
２は隣接するトランジスタを電気的に分離する素子間分
離絶縁膜である。
【００８５】また、絶縁膜１０８内には上部バリア金属
層１０６上にトランジスタへの接続のためのコンタクト
プラグ１１１が埋め込まれている。このコンタクトプラ
グ１１１とトランジスタのソース／ドレイン電極１５と
の間の電気的接続はコンタクトプラグ１８c によって行
われる。このコンタクトプラグ１８c の上には、ビット
線１８ｂとの間の絶縁のために絶縁膜１９ｃが形成され
ている。
層１０６上にトランジスタへの接続のためのコンタクト
プラグ１１１が埋め込まれている。このコンタクトプラ
グ１１１とトランジスタのソース／ドレイン電極１５と
の間の電気的接続はコンタクトプラグ１８c によって行
われる。このコンタクトプラグ１８c の上には、ビット
線１８ｂとの間の絶縁のために絶縁膜１９ｃが形成され
ている。
【００８６】以下、上記半導体記憶装置の製造工程を図
１１及び図１２の製造工程順の模式断面図を使用して説
明する。まず図１１(a) に示すように，第１導電型のSi
(100) 基板１の表面に深さ0.1μm 程度の不純物拡散層
２２を形成した後、約２ｆ×２ｆの面積のキャパシタ作
成部の溝をパターニングにより作成した。次に、ＭＯＣ
ＶＤ法により下部バリア金属層１０２として（Ｔｉ，Ａ
ｌ）Ｎをコンフォーマルにエピタキシャル成長した。成
膜温度は１０００℃、ソースガスとして、Ａｌ（ＣＨ
3 ）3 、Ｔｉ（Ｃ2Ｈ5 ）2 およびＮＨ3 を使用し、膜
厚は10nmとした。引き続き、ＭＯＣＶＤ法により下部電
極１０３として、ＳＲＯをコンフォーマルにエピタキシ
ャル成長した。成膜温度は８００℃、ソースガスとし
て、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5Heptadio
nate) 、Ｒｕ（Ｃ5 Ｈ5 ）2 を使用し、酸化剤としてO2
を使用した。膜厚は20nmとした。
１１及び図１２の製造工程順の模式断面図を使用して説
明する。まず図１１(a) に示すように，第１導電型のSi
(100) 基板１の表面に深さ0.1μm 程度の不純物拡散層
２２を形成した後、約２ｆ×２ｆの面積のキャパシタ作
成部の溝をパターニングにより作成した。次に、ＭＯＣ
ＶＤ法により下部バリア金属層１０２として（Ｔｉ，Ａ
ｌ）Ｎをコンフォーマルにエピタキシャル成長した。成
膜温度は１０００℃、ソースガスとして、Ａｌ（ＣＨ
3 ）3 、Ｔｉ（Ｃ2Ｈ5 ）2 およびＮＨ3 を使用し、膜
厚は10nmとした。引き続き、ＭＯＣＶＤ法により下部電
極１０３として、ＳＲＯをコンフォーマルにエピタキシ
ャル成長した。成膜温度は８００℃、ソースガスとし
て、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5Heptadio
nate) 、Ｒｕ（Ｃ5 Ｈ5 ）2 を使用し、酸化剤としてO2
を使用した。膜厚は20nmとした。
【００８７】さらに、Ｂａのモル分率３０％のＢＳＴＯ
薄膜１０４をＭＯＣＶＤ法によりコンフォーマルにピタ
キシャル成長した。成膜温度は８００℃、ソースガスと
して、 Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、
膜厚は20nmとした。次に、ＭＯＣＶＤ法により上部電極
１０５としてＳＲＯをエピタキシャル成長した。ＳＲＯ
の成膜温度は８００℃、ソースガスとして、 Sr(THD)
2 、Ｒｕ（Ｃ5 Ｈ5 ）2およびＯ2 を使用し膜厚は20nm
とした。次に、ＭＯＣＶＤ法により上部バリア金属層１
０６として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタ
キシャル成長した。成膜温度は１０００℃、ソースガス
として、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 および
ＮＨ3 を使用し、膜厚は10nmとした。
薄膜１０４をＭＯＣＶＤ法によりコンフォーマルにピタ
キシャル成長した。成膜温度は８００℃、ソースガスと
して、 Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、
膜厚は20nmとした。次に、ＭＯＣＶＤ法により上部電極
１０５としてＳＲＯをエピタキシャル成長した。ＳＲＯ
の成膜温度は８００℃、ソースガスとして、 Sr(THD)
2 、Ｒｕ（Ｃ5 Ｈ5 ）2およびＯ2 を使用し膜厚は20nm
とした。次に、ＭＯＣＶＤ法により上部バリア金属層１
０６として（Ｔｉ，Ａｌ）Ｎをコンフォーマルにエピタ
キシャル成長した。成膜温度は１０００℃、ソースガス
として、Ａｌ（ＣＨ3 ）3 、Ｔｉ（Ｃ2 Ｈ5 ）2 および
ＮＨ3 を使用し、膜厚は10nmとした。
【００８８】次に、図１１(b) に示すように、全面に絶
縁膜１０７ａをTEOSガスを原料としたプラズマＣＶＤ法
等により形成した。さらに、ＣＭＰ法によりＳｉ面をス
トッパとして使用して、絶縁膜１０７ａ、上・下部バリ
ア金属層１０６、１０２上・下部電極層１０５、１０３
および誘電体薄膜１０４を除去して平坦化を行った。
縁膜１０７ａをTEOSガスを原料としたプラズマＣＶＤ法
等により形成した。さらに、ＣＭＰ法によりＳｉ面をス
トッパとして使用して、絶縁膜１０７ａ、上・下部バリ
ア金属層１０６、１０２上・下部電極層１０５、１０３
および誘電体薄膜１０４を除去して平坦化を行った。
【００８９】さらに、図１１(c) に示すように、上・下
部バリア金属層１０６、１０２、上・下部電極層１０
５、１０３、および誘電体薄膜１０４を端面からエッチ
バックした。エッチング法として選択的湿式エッチング
を使用しても良いし、またＲＩＥと湿式エッチングを併
用しても良い。また、このときにキャパシタ端面におけ
るリーク電流を減少させるために、電極層を誘電体薄膜
より深くエッチバックする方が好ましい。次に、エッチ
バックした端面部分に第一の絶縁膜１０７ｂをTEOSガス
を原料としたプラズマＣＶＤ法等により形成した。さら
に、ＣＭＰ法によりＳｉ面をストッパとして使用して平
坦化を行った。
部バリア金属層１０６、１０２、上・下部電極層１０
５、１０３、および誘電体薄膜１０４を端面からエッチ
バックした。エッチング法として選択的湿式エッチング
を使用しても良いし、またＲＩＥと湿式エッチングを併
用しても良い。また、このときにキャパシタ端面におけ
るリーク電流を減少させるために、電極層を誘電体薄膜
より深くエッチバックする方が好ましい。次に、エッチ
バックした端面部分に第一の絶縁膜１０７ｂをTEOSガス
を原料としたプラズマＣＶＤ法等により形成した。さら
に、ＣＭＰ法によりＳｉ面をストッパとして使用して平
坦化を行った。
【００９０】次に、図１１(d) に示すように、フォトリ
ソグラフィー法とＲＩＥ法などのプラズマエッチング法
を用いて、選択的にＳｉ膜をエッチング除去し、単結晶
Ｓｉ成長用ノード１０９およびキャパシタのコンタクト
部（上部バリア金属層１０６の表面部）を開口し、その
上に第二の絶縁膜１０８をコンフォーマルに形成した。
ソグラフィー法とＲＩＥ法などのプラズマエッチング法
を用いて、選択的にＳｉ膜をエッチング除去し、単結晶
Ｓｉ成長用ノード１０９およびキャパシタのコンタクト
部（上部バリア金属層１０６の表面部）を開口し、その
上に第二の絶縁膜１０８をコンフォーマルに形成した。
【００９１】次に図１２(a) に示すように、異方性ＲＩ
Ｅにより第二の絶縁膜１０８を除去することにより、キ
ャパシタ側壁部分に絶縁膜１０８をセルフアラインによ
り残した。さらに、Si表面の損傷層を取り除くため、フ
ッ化水素蒸気を使用したエッチングを行った後、そのま
ま真空中でＣＶＤ室に搬送し、1mTorrの圧力の SiH4ガ
スとドナーとして加えた0.1mTorrの AsH3 ガスを使用し
て750 ℃で、単結晶Ｓｉ成長用ノード１０９から選択エ
ピタキシャル成長により単結晶Ｓｉ層１１０を形成し
た。次に、条件を変えてコンフォーマルに成長させ、キ
ャパシタのコンタクトホール内に多結晶シリコン層から
なるコンタクトプラグ膜を形成した。さらに、ＣＭＰ法
（化学的機械的研磨法）により平坦化を行い、上記コン
タクトホール内に選択的にコンタクトプラグ１１１を埋
め込んだ。
Ｅにより第二の絶縁膜１０８を除去することにより、キ
ャパシタ側壁部分に絶縁膜１０８をセルフアラインによ
り残した。さらに、Si表面の損傷層を取り除くため、フ
ッ化水素蒸気を使用したエッチングを行った後、そのま
ま真空中でＣＶＤ室に搬送し、1mTorrの圧力の SiH4ガ
スとドナーとして加えた0.1mTorrの AsH3 ガスを使用し
て750 ℃で、単結晶Ｓｉ成長用ノード１０９から選択エ
ピタキシャル成長により単結晶Ｓｉ層１１０を形成し
た。次に、条件を変えてコンフォーマルに成長させ、キ
ャパシタのコンタクトホール内に多結晶シリコン層から
なるコンタクトプラグ膜を形成した。さらに、ＣＭＰ法
（化学的機械的研磨法）により平坦化を行い、上記コン
タクトホール内に選択的にコンタクトプラグ１１１を埋
め込んだ。
【００９２】次に、図１２(b) に示すように、パターニ
ングにより素子間分離部のＳｉ層に素子間分離用溝を作
成した。次に、素子間分離用溝に絶縁膜を埋めこみ、Ｃ
ＭＰにより平坦化し、素子間分離用絶縁膜１１２を形成
した。
ングにより素子間分離部のＳｉ層に素子間分離用溝を作
成した。次に、素子間分離用溝に絶縁膜を埋めこみ、Ｃ
ＭＰにより平坦化し、素子間分離用絶縁膜１１２を形成
した。
【００９３】次に図１２(c) に示すように、公知のプロ
セスを使用して、不純物拡散層１５、ゲート酸化膜１
６、ワード線１７a 、１７b からなるトランジスタ、及
びビット線コンタクトプラグ１８a 、ビット線１８b 、
コンタクトプラグ１８c 等を形成した。
セスを使用して、不純物拡散層１５、ゲート酸化膜１
６、ワード線１７a 、１７b からなるトランジスタ、及
びビット線コンタクトプラグ１８a 、ビット線１８b 、
コンタクトプラグ１８c 等を形成した。
【００９４】このような工程により、常誘電体膜を使用
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＤＲＡＭ
としての高性能な動作が確認された。
したキャパシタとトランジスタからなるメモリセルを容
易に高度に集積して作成することができ、またＤＲＡＭ
としての高性能な動作が確認された。
【００９５】なお、本発明は上記した実施形態に限定さ
れることはない。例えば、単結晶半導体層を成長させる
際のシードとなる部分は、その形状及び範囲を適宜設定
することが可能である。ワード線と平行となるように帯
状に形成することも可能である。
れることはない。例えば、単結晶半導体層を成長させる
際のシードとなる部分は、その形状及び範囲を適宜設定
することが可能である。ワード線と平行となるように帯
状に形成することも可能である。
【００９６】また、半導体基板としては、シリコンから
なる基板に限らず、ゲルマニウムを含んだシリコンゲル
マニウムからなる基板や、化合物半導体からなる基板等
を用いることが可能である。またＳＯＩ基板を用いるこ
ともできる。
なる基板に限らず、ゲルマニウムを含んだシリコンゲル
マニウムからなる基板や、化合物半導体からなる基板等
を用いることが可能である。またＳＯＩ基板を用いるこ
ともできる。
【００９７】さらにまた、平面型のＦＲＡＭ、トレンチ
型のＤＲＡＭに限らず、平面型のＤＲＡＭを作成するこ
ともできるし、トレンチ型のＦＲＡＭを作成することも
できる。その他、本発明の趣旨を逸脱しない範囲で種々
変形して実施することが可能である。
型のＤＲＡＭに限らず、平面型のＤＲＡＭを作成するこ
ともできるし、トレンチ型のＦＲＡＭを作成することも
できる。その他、本発明の趣旨を逸脱しない範囲で種々
変形して実施することが可能である。
【００９８】
【発明の効果】以上詳述したように本発明によれば、半
導体基板上にエピタキシャルキャパシタとトランジスタ
を高密度に集積したメモリセルが作成可能であり、超高
集積化したＤＲＡＭやＦＲＡＭの実現が可能となり、本
発明の工業的価値は極めて大きい。
導体基板上にエピタキシャルキャパシタとトランジスタ
を高密度に集積したメモリセルが作成可能であり、超高
集積化したＤＲＡＭやＦＲＡＭの実現が可能となり、本
発明の工業的価値は極めて大きい。
【図１】 本発明の第１の実施形態のＦＲＡＭメモリセ
ルの平面図および断面図。
ルの平面図および断面図。
【図２】 本発明の第１の実施形態のＦＲＡＭメモリセ
ルの工程断面図。
ルの工程断面図。
【図３】 本発明の第１の実施形態のＦＲＡＭメモリセ
ルの工程断面図。
ルの工程断面図。
【図４】 本発明の第２の実施形態のＦＲＡＭメモリセ
ルの平面図および断面図。
ルの平面図および断面図。
【図５】 本発明の第２の実施形態のＦＲＡＭメモリセ
ルの工程断面図。
ルの工程断面図。
【図６】 本発明の第２の実施形態のＦＲＡＭメモリセ
ルの工程断面図。
ルの工程断面図。
【図７】 本発明の第３の実施形態のＤＲＡＭメモリセ
ルの平面図および断面図。
ルの平面図および断面図。
【図８】 本発明の第３の実施形態のＤＲＡＭメモリセ
ルの工程断面図。
ルの工程断面図。
【図９】 本発明の第３の実施形態のＤＲＡＭメモリセ
ルの工程断面図。
ルの工程断面図。
【図１０】 本発明の第４の実施形態のＤＲＡＭメモリ
セルの平面図および断面図。
セルの平面図および断面図。
【図１１】 本発明の第４の実施形態のＤＲＡＭメモリ
セルの工程断面図。
セルの工程断面図。
【図１２】 本発明の第４の実施形態のＤＲＡＭメモリ
セルの工程断面図。
セルの工程断面図。
１…第一導電型半導体基板 ２…下部バリア金属層 ３…下部電極 ４…誘電体薄膜 ５…上部電極 ６…上部バリア金属層 ７…第一の絶縁膜 ８…第二の絶縁膜 ９ａ…素子間分離絶縁膜形成部の第二の絶縁膜 ９ｂ…単結晶Ｓｉ成長用ノード１１の側壁部分の第二の
絶縁膜 １０…素子間分離絶縁膜 １１…単結晶Ｓｉ層成長用ノード １２…単結晶Ｓｉ層 １３…接続孔 １４…コンタクトプラグ １５…ソース／ドレイン電極 １６…ゲート絶縁 １７ａ、１７ｂ…ワード線 １８ａ…ビット線コンタクトプラグ １８ｂ…ビット線 １９a 、１９ｂ、１９ｃ…絶縁膜 ２０a 、２０ｂ、２０ｃ…絶縁膜 ２２…不純物拡散層
絶縁膜 １０…素子間分離絶縁膜 １１…単結晶Ｓｉ層成長用ノード １２…単結晶Ｓｉ層 １３…接続孔 １４…コンタクトプラグ １５…ソース／ドレイン電極 １６…ゲート絶縁 １７ａ、１７ｂ…ワード線 １８ａ…ビット線コンタクトプラグ １８ｂ…ビット線 １９a 、１９ｂ、１９ｃ…絶縁膜 ２０a 、２０ｂ、２０ｃ…絶縁膜 ２２…不純物拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (22)
- 【請求項１】 半導体基板上に第一の電極膜及び誘電体
膜をいずれもエピタキシャル成長させる工程と、前記誘
電体膜上に第二の電極膜を形成してキャパシタとなる積
層構造を形成する工程と、この積層構造の一部を除去し
て前記半導体基板の表面を露出する工程と、この半導体
基板の露出表面から単結晶半導体層をエピタキシャル成
長させる工程と、前記単結晶半導体層にトランジスタを
形成する工程とを具備することを特徴とする半導体記憶
装置の製造方法。 - 【請求項２】 第二の電極膜の形成は、前記誘電体膜上
におけるエピタキシャル成長により行うことを特徴とす
る請求項１に記載の半導体記憶装置の製造方法。 - 【請求項３】 前記積層構造の表面部分を全て絶縁膜で
被覆する工程の後、前記単結晶半導体層をエピタキシャ
ル成長させる工程を行うことを特徴とする請求項１又は
２に記載の半導体記憶装置の製造方法。 - 【請求項４】 前記積層構造の表面部分を全て絶縁膜で
被覆する工程は、前記積層構造上に前記絶縁膜を形成す
る工程と、この絶縁膜を異方的にエッチングすることに
より、前記積層構造の一部を除去して形成される当該積
層構造の側壁部分に当該絶縁膜を残置する工程とを有す
ることを特徴とする請求項３に記載の半導体記憶装置の
製造方法。 - 【請求項５】 前記絶縁膜に覆われた前記積層構造の領
域が、前記トランジスタの素子分離領域を兼ねているこ
とを特徴とする請求項３に記載の半導体記憶装置の製造
方法。 - 【請求項６】 前記単結晶半導体層のエピタキシャル成
長方法として、前記半導体基板の露出表面上に選択的に
エピタキシャルを行う選択成長法、及びアモルファス半
導体層を堆積して固相エピタキシャル成長を行う固相成
長法の少なくともいずれかの方法を用いることを特徴と
する請求項１乃至５に記載の半導体記憶装置の製造方
法。 - 【請求項７】 前記単結晶半導体層をパターニングして
トランジスタ領域を形成する工程、及び前記第二の電極
膜をパターニングする工程をさらに具備することを特徴
とする請求項１乃至６に記載の半導体記憶装置の製造方
法。 - 【請求項８】 パターニングにより形成された前記トラ
ンジスタ領域をマスクとして、前記第二の電極膜のパタ
ーニングを行うことを特徴とする請求項７に記載の半導
体記憶装置の製造方法。 - 【請求項９】 前記半導体基板の表面は平面であり、こ
の平面上に前記第一の電極膜及び誘電体膜をいずれもエ
ピタキシャル成長させることを特徴とする請求項１乃至
８に記載の半導体記憶装置の製造方法。 - 【請求項１０】 前記半導体基板の表面に、該半導体基
板の構成半導体の｛１００｝面で構成された内面を有す
る溝を形成する工程をさらに具備し、この溝の内部に前
記第一の電極膜及び誘電体膜をいずれもエピタキシャル
成長させることを特徴とする請求項１乃至７に記載の半
導体記憶装置の製造方法。 - 【請求項１１】 前記第一の電極膜及び第二の電極膜の
少なくとも一部が、立方晶結晶の(100) 面か、又は正方
晶結晶若しくは層状ペロブスカイト結晶の(001)面で構
成されていることを特徴とする請求項１乃至１０に記載
の半導体記憶装置の製造方法。 - 【請求項１２】 前記誘電体膜の少なくとも一部が、立
方晶ペロブスカイト結晶の(100) 面か、又は正方晶若し
くは層状ペロブスカイト結晶の(001) 面で構成されてい
ることを特徴とする請求項１乃至１１に記載の半導体記
憶装置の製造方法。 - 【請求項１３】 前記第一の電極膜及び第二の電極膜の
少なくとも一部が、一般式ＡＢＯ3 で表されるペロブス
カイト型導電性酸化物、又は白金、金、パラジウム、イ
リジウム、ロジウム、レニウム、ルテニウム、これらの
合金、若しくはこれらの酸化物からなることを特徴とす
る請求項１乃至１２に記載の半導体記憶装置の製造方
法。 - 【請求項１４】 前記誘電体膜が、一般式ＡＢＯ3 で表
されるペロブスカイト型結晶（ＡはＢａ，Ｓｒ，Ｃａか
らなる群より選ばれる少なくとも１種、ＢはＴｉ，Ｚ
ｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ1/3 Ｔ
ａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ1/3 Ｔａ
2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ1/ 2 ），
（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），（Ｓｃ1/2
Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ1/2 Ｔａ
1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2Ｎｂ
1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎｂ
2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）
からなる群より選ばれる少なくとも１種）からなること
を特徴とする請求項１乃至１３に記載の半導体記憶装置
の製造方法。 - 【請求項１５】 前記半導体基板及び前記単結晶半導体
層はシリコンからなることを特徴とする請求項１乃至１
４に記載の半導体記憶装置の製造方法。 - 【請求項１６】 半導体基板上にいずれもエピタキシャ
ル成長した第一の電極及び誘電体膜、並びに第二の電極
から構成されたキャパシタと、このキャパシタ間の前記
半導体基板表面からエピタキシャル成長した単結晶半導
体層に形成され、前記キャパシタと電気的に接続された
トランジスタとを具備することを特徴とする半導体記憶
装置。 - 【請求項１７】 前記キャパシタと前記トランジスタと
を電気的に絶縁する絶縁膜が前記キャパシタの側壁に設
けられ、当該絶縁膜は絶縁膜堆積後の異方性エッチング
法により形成されたものであることを特徴とする請求項
１６に記載の半導体記憶装置。 - 【請求項１８】 前記キャパシタは前記トランジスタ上
に形成されていることを特徴とする請求項１６又は１７
に記載の半導体記憶装置。 - 【請求項１９】 前記トランジスタは、前記キャパシタ
のうち隣接する２つキャパシタの間に挟まれて形成され
ていることを特徴とする請求項１６又は１７に記載の半
導体記憶装置。 - 【請求項２０】 前記半導体基板の表面は平面であり、
この平面上に前記第一の電極及び誘電体膜がいずれもエ
ピタキシャル成長していることを特徴とする請求項１６
乃至１９に記載の半導体記憶装置。 - 【請求項２１】 前記半導体基板の表面には、該半導体
基板の構成半導体の｛１００｝面で構成された内面を有
する溝が形成され、この溝の内部に前記第一の電極及び
誘電体膜がいずれもエピタキシャル成長していることを
特徴とする請求項１６乃至１９に記載の半導体記憶装
置。 - 【請求項２２】 前記第二の電極は前記誘電体膜上にエ
ピタキシャル成長していることを特徴とする請求項１６
乃至２１に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07893998A JP4439020B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置及びその製造方法 |
| US09/276,727 US6165837A (en) | 1998-03-26 | 1999-03-26 | Semiconductor integrated memory manufacturing method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07893998A JP4439020B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274433A true JPH11274433A (ja) | 1999-10-08 |
| JP4439020B2 JP4439020B2 (ja) | 2010-03-24 |
Family
ID=13675863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07893998A Expired - Fee Related JP4439020B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置及びその製造方法 |
Country Status (2)
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