JPH11204946A - 部品内蔵形セラミック回路基板 - Google Patents
部品内蔵形セラミック回路基板Info
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- JPH11204946A JPH11204946A JP10021461A JP2146198A JPH11204946A JP H11204946 A JPH11204946 A JP H11204946A JP 10021461 A JP10021461 A JP 10021461A JP 2146198 A JP2146198 A JP 2146198A JP H11204946 A JPH11204946 A JP H11204946A
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Links
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 内層間に電気回路素子を形成し焼成した部品
内蔵形セラミック回路基板において、内蔵回路素子の特
性を安定化させ、回路基板の信頼性を向上させる。 【解決手段】 電気回路素子を形成する内層の素子領域
を少なくとも１つの連結部を残して囲む空隙が内層に形
成されている。内蔵する電気回路素子をコンデンサとす
る場合には、素子領域を含む内層を誘電体層で形成し、
この素子領域の両面に一対の電極を形成する。連結部に
は電極に接続される導体回路パターンが通るように構成
できる。
内蔵形セラミック回路基板において、内蔵回路素子の特
性を安定化させ、回路基板の信頼性を向上させる。 【解決手段】 電気回路素子を形成する内層の素子領域
を少なくとも１つの連結部を残して囲む空隙が内層に形
成されている。内蔵する電気回路素子をコンデンサとす
る場合には、素子領域を含む内層を誘電体層で形成し、
この素子領域の両面に一対の電極を形成する。連結部に
は電極に接続される導体回路パターンが通るように構成
できる。
Description
【０００１】
【発明の属する技術分野】この発明は、内層間にコンデ
ンサや抵抗器などの電気回路素子を一体的に形成し焼成
したセラミック回路基板に関するものである。
ンサや抵抗器などの電気回路素子を一体的に形成し焼成
したセラミック回路基板に関するものである。
【０００２】
【従来の技術】ＩＣやＬＳＬ、ハイブリッドＩＣの発展
に伴って、これらを搭載する回路基板も小型化が図られ
ている。特に小型化が必要とされる回路基板では、セラ
ミック基板内部に薄膜法あるいは厚膜法によって、コン
デンサ、抵抗器などの電気回路素子を内蔵させている。
に伴って、これらを搭載する回路基板も小型化が図られ
ている。特に小型化が必要とされる回路基板では、セラ
ミック基板内部に薄膜法あるいは厚膜法によって、コン
デンサ、抵抗器などの電気回路素子を内蔵させている。
【０００３】ここに従来の回路基板では、誘電体層とな
るセラミックグリーンシートに配線回路パターンや電極
となる導体材料ペーストを印刷し、積層した後焼成する
ことにより、回路パターンやコンデンサを形成する。ま
たグリーンシートに印刷した回路パターンの電極上に抵
抗材料ペーストを印刷し、焼成することにより抵抗器を
形成している。
るセラミックグリーンシートに配線回路パターンや電極
となる導体材料ペーストを印刷し、積層した後焼成する
ことにより、回路パターンやコンデンサを形成する。ま
たグリーンシートに印刷した回路パターンの電極上に抵
抗材料ペーストを印刷し、焼成することにより抵抗器を
形成している。
【０００４】
【従来技術の問題点】従来の回路基板においては、温度
変化に伴う基板の熱膨張により、コンデンサや抵抗器な
どの内蔵回路素子に応力が加わる。また回路基板に機械
的曲げ応力が加わると、同様に内蔵回路素子に応力が加
わる。
変化に伴う基板の熱膨張により、コンデンサや抵抗器な
どの内蔵回路素子に応力が加わる。また回路基板に機械
的曲げ応力が加わると、同様に内蔵回路素子に応力が加
わる。
【０００５】このように内蔵回路素子に応力が加わる
と、電気的特性が変化する。例えばコンデンサではその
容量が変化し、抵抗器ではその抵抗値が変化する。この
ため回路基板の特性が不安定となったり、信頼性が低下
するという問題があった。
と、電気的特性が変化する。例えばコンデンサではその
容量が変化し、抵抗器ではその抵抗値が変化する。この
ため回路基板の特性が不安定となったり、信頼性が低下
するという問題があった。
【０００６】
【発明の目的】この発明はこのような事情に鑑みなされ
たものであり、内蔵回路素子の特性を安定化させ、回路
基板の信頼性を向上させることができる部品内蔵形セラ
ミック回路基板を提供することを目的とする。
たものであり、内蔵回路素子の特性を安定化させ、回路
基板の信頼性を向上させることができる部品内蔵形セラ
ミック回路基板を提供することを目的とする。
【０００７】
【発明の構成】本発明によればこの目的は、内層間に電
気回路素子を形成し焼成した部品内蔵形セラミック回路
基板において、電気回路素子を形成する内層の素子領域
を少なくとも１つの連結部を残して囲む空隙が前記内層
に形成されていることを特徴とする部品内蔵形セラミッ
ク回路基板、により達成される。
気回路素子を形成し焼成した部品内蔵形セラミック回路
基板において、電気回路素子を形成する内層の素子領域
を少なくとも１つの連結部を残して囲む空隙が前記内層
に形成されていることを特徴とする部品内蔵形セラミッ
ク回路基板、により達成される。
【０００８】ここに内蔵する電気回路素子をコンデンサ
とすることができ、この場合素子領域を含む内層を誘電
体層で形成し、この素子領域の両面に一対の電極を形成
することによりコンデンサとすることができる。電気回
路素子を抵抗器とする場合には、素子領域の片面に形成
された一対の電極間に抵抗材料を架け渡すことにより形
成できる。
とすることができ、この場合素子領域を含む内層を誘電
体層で形成し、この素子領域の両面に一対の電極を形成
することによりコンデンサとすることができる。電気回
路素子を抵抗器とする場合には、素子領域の片面に形成
された一対の電極間に抵抗材料を架け渡すことにより形
成できる。
【０００９】連結部には電極に接続される導体回路パタ
ーンが通るように構成することができる。この導体回路
パターンに代えて隣接する内層に形成したビアホールが
これらの電極に接続されるようにしてもよい。連結部は
素子領域を形成する内層から互いに独立した複数の空隙
となる部分をプレス型抜きなどにより除去する時に残し
た部分によって形成することができる。
ーンが通るように構成することができる。この導体回路
パターンに代えて隣接する内層に形成したビアホールが
これらの電極に接続されるようにしてもよい。連結部は
素子領域を形成する内層から互いに独立した複数の空隙
となる部分をプレス型抜きなどにより除去する時に残し
た部分によって形成することができる。
【００１０】この連結部は空隙の間隔変化を吸収する緩
衝材で形成することができる。この緩衝材は内層と同一
材料で形成した連結部を折曲させたものとすることがで
きる。この緩衝材は内層と異なる材料としてもよい。例
えば緩衝性能に優れ焼成に耐える耐熱性の樹脂やコバー
ルなどの金属を空隙を横断するように取付け、この緩衝
材からなる連結部によって素子領域の内層材を保持する
ことが可能である。連結部を省き素子領域の全周を囲む
ように形成した空隙全体またはこの空隙の一部に別の緩
衝材を充填しておいてもよい。例えば焼成に耐える耐熱
性の樹脂を充填しておく。
衝材で形成することができる。この緩衝材は内層と同一
材料で形成した連結部を折曲させたものとすることがで
きる。この緩衝材は内層と異なる材料としてもよい。例
えば緩衝性能に優れ焼成に耐える耐熱性の樹脂やコバー
ルなどの金属を空隙を横断するように取付け、この緩衝
材からなる連結部によって素子領域の内層材を保持する
ことが可能である。連結部を省き素子領域の全周を囲む
ように形成した空隙全体またはこの空隙の一部に別の緩
衝材を充填しておいてもよい。例えば焼成に耐える耐熱
性の樹脂を充填しておく。
【００１１】
【実施態様】図１は本発明の一実施態様を示す分解斜視
図、図２はその平面図、図３は積層前（Ａ）と積層後
（Ｂ）を示すための図２におけるIII−III線断面図であ
る。この実施態様は、コンデンサを内層に形成したもの
である。
図、図２はその平面図、図３は積層前（Ａ）と積層後
（Ｂ）を示すための図２におけるIII−III線断面図であ
る。この実施態様は、コンデンサを内層に形成したもの
である。
【００１２】これらの図において符号１０，１２，１４
はそれぞれセラミック内層であり、焼成前のグリーンシ
ートである。ここで用いるグリーンシートは、９００°
Ｃ程度の低温で焼成できるセラミック材料（低温焼成セ
ラミック）が適する。下の内層１０には、電極１６およ
び導体回路パターン１８となる領域に導体材料ペースト
を印刷する。
はそれぞれセラミック内層であり、焼成前のグリーンシ
ートである。ここで用いるグリーンシートは、９００°
Ｃ程度の低温で焼成できるセラミック材料（低温焼成セ
ラミック）が適する。下の内層１０には、電極１６およ
び導体回路パターン１８となる領域に導体材料ペースト
を印刷する。
【００１３】中間の内層１２にはコンデンサの素子領域
２０を囲む空隙２２，２４がプレス型抜きなどによって
形成される。この空隙２２，２４は一対の連結部２６，
２８を残して素子領域２０のほぼ全周を囲む。ここに連
結部２６，２８は素子領域２０の外周の対称位置に形成
しておき、素子領域２０が内層１２から脱落しないよう
にするのがよい。
２０を囲む空隙２２，２４がプレス型抜きなどによって
形成される。この空隙２２，２４は一対の連結部２６，
２８を残して素子領域２０のほぼ全周を囲む。ここに連
結部２６，２８は素子領域２０の外周の対称位置に形成
しておき、素子領域２０が内層１２から脱落しないよう
にするのがよい。
【００１４】この内層１２の上面には電極３０および導
体回路パターン３２となる領域に導体材料ペーストを印
刷する。この内層１２を下の内層１０と上の内層１４と
重ね、さらに他の層（図示せず）と重ねて全体を一度に
焼成する。この結果多層セラミック回路基板ができ上が
る。内層１０，１２，１４に低温焼成セラミックのグリ
ーンシートを用いる場合には、導体材料ペーストとして
抵抗が小さい金、銀−パラジウム、銀などの一般的に厚
膜ペーストとして使用される導体材料が使用できる。ま
た内層１２に使用するグリーンシートは、コンデンサの
誘電体となるから、誘電率が大きいものとしてコンデン
サの小型化を図るのが望ましい。
体回路パターン３２となる領域に導体材料ペーストを印
刷する。この内層１２を下の内層１０と上の内層１４と
重ね、さらに他の層（図示せず）と重ねて全体を一度に
焼成する。この結果多層セラミック回路基板ができ上が
る。内層１０，１２，１４に低温焼成セラミックのグリ
ーンシートを用いる場合には、導体材料ペーストとして
抵抗が小さい金、銀−パラジウム、銀などの一般的に厚
膜ペーストとして使用される導体材料が使用できる。ま
た内層１２に使用するグリーンシートは、コンデンサの
誘電体となるから、誘電率が大きいものとしてコンデン
サの小型化を図るのが望ましい。
【００１５】この実施態様において、多層回路基板の温
度変化があったり、ここに曲げ応力などが加わると、内
層１０，１２，１４に応力が加わる。しかし素子領域２
０の周囲には空隙２２，２４があるため、基板に加わる
応力はこの空隙で吸収され、この素子領域には大きな応
力が加わることがない。このためコンデンサの特性変化
が小さくなり、基板の特性が安定化する。
度変化があったり、ここに曲げ応力などが加わると、内
層１０，１２，１４に応力が加わる。しかし素子領域２
０の周囲には空隙２２，２４があるため、基板に加わる
応力はこの空隙で吸収され、この素子領域には大きな応
力が加わることがない。このためコンデンサの特性変化
が小さくなり、基板の特性が安定化する。
【００１６】図４は内蔵する電気回路素子を抵抗器とし
た実施態様を一部省いて示す分解斜視図、図５はその分
解側断面図であり図４におけるＶ−Ｖ線で断面したもの
である。図５で５０，５２，５４は内層であり、中間の
内層５２には、素子領域５６を囲む空隙５８，６０が形
成され、素子領域５６は一対の連結部６２，６４によっ
て保持されている。
た実施態様を一部省いて示す分解斜視図、図５はその分
解側断面図であり図４におけるＶ−Ｖ線で断面したもの
である。図５で５０，５２，５４は内層であり、中間の
内層５２には、素子領域５６を囲む空隙５８，６０が形
成され、素子領域５６は一対の連結部６２，６４によっ
て保持されている。
【００１７】この内層５２の上面には、一対の電極６
６，６８と、これらの電極６６，６８に接続され連結部
６２，６４の上面を通る導体回路パターン７０，７２と
なる導体材料ペーストが印刷される。素子領域５６上に
は、両電極６６，６８をつなぐように抵抗７４となる材
料が印刷される。ここに内層５０，５２，５４に低温焼
成セラミックを用いる場合には、抵抗７４の材料は、一
般に厚膜抵抗ペーストとして使用される酸化ルテニウム
系抵抗ペーストが使用できる。この内層５２の上下面に
は他の内層５０，５４が積層され、全体が一度に焼成さ
れる。
６，６８と、これらの電極６６，６８に接続され連結部
６２，６４の上面を通る導体回路パターン７０，７２と
なる導体材料ペーストが印刷される。素子領域５６上に
は、両電極６６，６８をつなぐように抵抗７４となる材
料が印刷される。ここに内層５０，５２，５４に低温焼
成セラミックを用いる場合には、抵抗７４の材料は、一
般に厚膜抵抗ペーストとして使用される酸化ルテニウム
系抵抗ペーストが使用できる。この内層５２の上下面に
は他の内層５０，５４が積層され、全体が一度に焼成さ
れる。
【００１８】この実施態様によれば、内層５０，５２，
５４に加わる応力が空隙５８，６０で吸収され、素子領
域５６にほとんど加わらなくなる。このため抵抗７４の
特性変化が小さくなり、回路基板の特性が安定する。
５４に加わる応力が空隙５８，６０で吸収され、素子領
域５６にほとんど加わらなくなる。このため抵抗７４の
特性変化が小さくなり、回路基板の特性が安定する。
【００１９】図６は素子領域２０Ａを形成した内層１２
Ａの他の実施態様を示す斜視図である。この素子領域２
０Ａは四角形であり、その対向する２辺に空隙２２Ａ、
２４Ａを形成し、他の２辺の全長に沿って連結部２６
Ａ、２８Ａを形成したものである。この実施態様によれ
ば、空隙２２Ａ、２４Ａの幅方向に加わる応力をこれら
の空隙２２Ａ、２４Ａで十分に吸収する一方、素子領域
２０Ａをこの内層１２Ａにしっかりと保持することがで
き、焼成前の内層５２となるグリーンシートの取扱いが
容易になる。
Ａの他の実施態様を示す斜視図である。この素子領域２
０Ａは四角形であり、その対向する２辺に空隙２２Ａ、
２４Ａを形成し、他の２辺の全長に沿って連結部２６
Ａ、２８Ａを形成したものである。この実施態様によれ
ば、空隙２２Ａ、２４Ａの幅方向に加わる応力をこれら
の空隙２２Ａ、２４Ａで十分に吸収する一方、素子領域
２０Ａをこの内層１２Ａにしっかりと保持することがで
き、焼成前の内層５２となるグリーンシートの取扱いが
容易になる。
【００２０】図７は素子領域２０Ｂを形成した内層１２
Ｂの他の実施態様を示す斜視図である。この素子領域２
０Ｂはその周囲に空隙２２Ｂ、２４Ｂが形成され、一対
の連結部２６、２８Ｂは平面視波状に折曲された緩衝部
となっている。このため２つの連結部２６Ｂ、２８Ｂを
通る方向（図７で矢印Ａ方向）の応力はこれら連結部２
６Ｂ、２８Ｂの伸縮で吸収され、これに直交する方向
（図７で矢印Ｂ方向）の応力は空隙２２Ｂ、２４Ｂで吸
収され、全ての方向の応力から回路素子を十分に保護す
ることができる。
Ｂの他の実施態様を示す斜視図である。この素子領域２
０Ｂはその周囲に空隙２２Ｂ、２４Ｂが形成され、一対
の連結部２６、２８Ｂは平面視波状に折曲された緩衝部
となっている。このため２つの連結部２６Ｂ、２８Ｂを
通る方向（図７で矢印Ａ方向）の応力はこれら連結部２
６Ｂ、２８Ｂの伸縮で吸収され、これに直交する方向
（図７で矢印Ｂ方向）の応力は空隙２２Ｂ、２４Ｂで吸
収され、全ての方向の応力から回路素子を十分に保護す
ることができる。
【００２１】図８は素子領域２０Ｃを形成した内層１２
Ｃの他の実施態様を示す斜視図である。この素子領域２
０Ｃは、複数の連結部２６Ｃを等間隔に形成し、これら
連結部２６Ｃを素子領域２０Ｃの中心側から見て同方向
に傾けて緩衝部とし、またこれら連結部２６Ｃの間にそ
れぞれ空隙２２Ｃを形成したものである。ここに示した
素子領域２０Ｃは四角形であるため連結部２６Ｃや各辺
に対応して合計４個形成したものである。
Ｃの他の実施態様を示す斜視図である。この素子領域２
０Ｃは、複数の連結部２６Ｃを等間隔に形成し、これら
連結部２６Ｃを素子領域２０Ｃの中心側から見て同方向
に傾けて緩衝部とし、またこれら連結部２６Ｃの間にそ
れぞれ空隙２２Ｃを形成したものである。ここに示した
素子領域２０Ｃは四角形であるため連結部２６Ｃや各辺
に対応して合計４個形成したものである。
【００２２】この実施態様によれば、或る方向（例えば
矢印Ｃ方向）の応力が加わると連結部２６Ｃは倒れなが
らこの応力を吸収する。このため素子領域２０Ｃを連結
部２６Ｃの傾き方向すなわち矢印Ｃ１方向に回転させな
がら応力を吸収することができる。
矢印Ｃ方向）の応力が加わると連結部２６Ｃは倒れなが
らこの応力を吸収する。このため素子領域２０Ｃを連結
部２６Ｃの傾き方向すなわち矢印Ｃ１方向に回転させな
がら応力を吸収することができる。
【００２３】図９は素子領域２０Ｄを設けた内層１２Ｄ
の他の実施態様を示す斜視図、図１０はそのＸ−Ｘ線断
面図である。この実施態様は内層１２Ｄと一体の連結部
に代えて素子領域２０Ｄの全周を囲む空隙に別の緩衝材
２６Ｄを充填したものである。ここに用いる緩衝材２６
Ｄは、焼成時の高温に耐える耐熱性を有する樹脂や緩衝
作用を持つ金属などが適する。
の他の実施態様を示す斜視図、図１０はそのＸ−Ｘ線断
面図である。この実施態様は内層１２Ｄと一体の連結部
に代えて素子領域２０Ｄの全周を囲む空隙に別の緩衝材
２６Ｄを充填したものである。ここに用いる緩衝材２６
Ｄは、焼成時の高温に耐える耐熱性を有する樹脂や緩衝
作用を持つ金属などが適する。
【００２４】図６〜１０に示した素子領域２０Ａ〜２０
Ｄには、前記図１〜３に示したコンデンサを形成しても
よいし、図４，５に示した抵抗器を形成してもよい。こ
れらコンデンサや抵抗器の導体回路パターンは連結部２
６Ａ〜２６Ｃに通すことができるが、これら電気回路素
子の上下の内層１０，１２などに形成したビアホールを
用いてもよい。すなわち素子領域に形成した電極にその
上または下に積層する内層のビアホールが接続されるよ
うに、立体的に形成してもよい。
Ｄには、前記図１〜３に示したコンデンサを形成しても
よいし、図４，５に示した抵抗器を形成してもよい。こ
れらコンデンサや抵抗器の導体回路パターンは連結部２
６Ａ〜２６Ｃに通すことができるが、これら電気回路素
子の上下の内層１０，１２などに形成したビアホールを
用いてもよい。すなわち素子領域に形成した電極にその
上または下に積層する内層のビアホールが接続されるよ
うに、立体的に形成してもよい。
【００２５】なお図１〜８に示したように空隙２２，２
２Ａ〜Ｃ、２４，２４Ａ〜Ｃを形成した場合には、その
上下に別のセラミック内層１０，１２が積層されるた
め、これらの空隙が密封されることになる。このため焼
成時に積層基板に熱変形を発生させるおそれが生じ得
る。このような不都合を防ぐためには、空隙に連通する
小孔Ｈ（図３仮想線参照）を他の内層１４に形成してお
き、空隙２２，２２Ａ〜Ｃ、２４，２４Ａ〜Ｃを基板表
面に連通させておけばよい。また小孔Ｈを設けるのに代
えて、減圧雰囲気の下で各内層１０，１２，１４を積層
した後、焼成してもよい。
２Ａ〜Ｃ、２４，２４Ａ〜Ｃを形成した場合には、その
上下に別のセラミック内層１０，１２が積層されるた
め、これらの空隙が密封されることになる。このため焼
成時に積層基板に熱変形を発生させるおそれが生じ得
る。このような不都合を防ぐためには、空隙に連通する
小孔Ｈ（図３仮想線参照）を他の内層１４に形成してお
き、空隙２２，２２Ａ〜Ｃ、２４，２４Ａ〜Ｃを基板表
面に連通させておけばよい。また小孔Ｈを設けるのに代
えて、減圧雰囲気の下で各内層１０，１２，１４を積層
した後、焼成してもよい。
【００２６】
【発明の効果】請求項１の発明は以上のように、少くと
も１つの連結部を残して素子領域を囲む空隙を形成した
ものであるから、温度変化や外力により基板に加わる応
力が素子領域に直接加わらなくなる。このため内層に形
成される電気回路素子の特性が安定し、基板の信頼性が
向上する。
も１つの連結部を残して素子領域を囲む空隙を形成した
ものであるから、温度変化や外力により基板に加わる応
力が素子領域に直接加わらなくなる。このため内層に形
成される電気回路素子の特性が安定し、基板の信頼性が
向上する。
【００２７】内層に形成する電気回路素子はコンデンサ
や抵抗器とすることができ（請求項２，３）、コンデン
サとする場合は素子領域をコンデンサの誘電体層として
その両面に電極を形成する。抵抗器とする場合には素子
領域の片面に一対の電極を形成し、両電極間に抵抗材料
を架け渡せばよい。これらの電気回路素子の接続回路パ
ターンは連結部に形成することができる（請求項４）。
や抵抗器とすることができ（請求項２，３）、コンデン
サとする場合は素子領域をコンデンサの誘電体層として
その両面に電極を形成する。抵抗器とする場合には素子
領域の片面に一対の電極を形成し、両電極間に抵抗材料
を架け渡せばよい。これらの電気回路素子の接続回路パ
ターンは連結部に形成することができる（請求項４）。
【００２８】連結部は内層材と同一の材料あるいは別の
材料で作られた緩衝材で形成してもよい（請求項５）。
例えば内層材と同一材料で板ばね状に折曲した形状とし
たり、別の材料を供給してもよい。いずれにしても素子
領域は、その対称位置に少くとも一対設けた複数の連結
部で内層に連結しておけば、複数の内層を積層する際に
素子領域が脱落せず都合がよい（請求項６）。
材料で作られた緩衝材で形成してもよい（請求項５）。
例えば内層材と同一材料で板ばね状に折曲した形状とし
たり、別の材料を供給してもよい。いずれにしても素子
領域は、その対称位置に少くとも一対設けた複数の連結
部で内層に連結しておけば、複数の内層を積層する際に
素子領域が脱落せず都合がよい（請求項６）。
【００２９】連結部に代え、素子領域の全周を囲む空隙
を形成してこの空隙全体に緩衝材を充填し、この緩衝材
によって素子領域を内層に保持してもよい（請求項
７）。
を形成してこの空隙全体に緩衝材を充填し、この緩衝材
によって素子領域を内層に保持してもよい（請求項
７）。
【図１】本発明の一実施態様を示す分解斜視図
【図２】同じく電気回路素子を形成した内層を示す平面
図
図
【図３】同じく基板の分解状態と積層状態を示す側断面
図
図
【図４】他の実施態様を示す斜視図
【図５】同じくその分解側断面図
【図６】素子領域を有する内層の他の実施態様を示す斜
視図
視図
【図７】素子領域を有する内層の他の実施態様を示す斜
視図
視図
【図８】素子領域を有する内層の他の実施態様を示す斜
視図
視図
【図９】素子領域を有する内層の他の実施態様を示す斜
視図
視図
【図１０】図９におけるＸ−Ｘ線断面図
１２、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、５２ 素子領
域を持つ内層 １６、３０、６６、６８ 電極 １８、３２、７０、７２ 導体回路パターン ２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、５６ 素子領
域 ２２、２２Ａ〜Ｃ、２４、２４Ａ〜Ｃ、５８、６０ 空
隙 ２６、２６Ａ、２８、２８Ａ、６２、６４ 連結部 ２６Ｂ、２８Ｂ、２６Ｃ 緩衝部となる連結部 ２６Ｄ 緩衝材
域を持つ内層 １６、３０、６６、６８ 電極 １８、３２、７０、７２ 導体回路パターン ２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、５６ 素子領
域 ２２、２２Ａ〜Ｃ、２４、２４Ａ〜Ｃ、５８、６０ 空
隙 ２６、２６Ａ、２８、２８Ａ、６２、６４ 連結部 ２６Ｂ、２８Ｂ、２６Ｃ 緩衝部となる連結部 ２６Ｄ 緩衝材
Claims (7)
- 【請求項１】 内層間に電気回路素子を形成し焼成した
部品内蔵形セラミック回路基板において、 電気回路素子を形成する内層の素子領域を少なくとも１
つの連結部を残して囲む空隙が前記内層に形成されてい
ることを特徴とする部品内蔵形セラミック回路基板。 - 【請求項２】 電気回路素子はコンデンサであり、この
コンデンサの前記素子領域を含む内層は誘電体層で形成
され、この素子領域を両面から挟む一対の電極を有する
請求項１の部品内蔵形セラミック回路基板。 - 【請求項３】 電気回路素子は抵抗器であり、この抵抗
器は前記素子領域の片面に形成された一対の電極と、両
電極間に架け渡された抵抗材料とを有する請求項１の部
品内蔵形セラミック回路基板。 - 【請求項４】 前記電極に接続された導体回路パターン
が前記連結部を通る請求項１または２または３の部品内
蔵形セラミック回路基板。 - 【請求項５】 連結部は間隙の間隔変化を吸収する緩衝
材で形成されている請求項１〜４のいずれかの部品内蔵
形セラミック回路基板。 - 【請求項６】 連結部は素子領域の対称位置に少なくと
も一対設けられ、焼成前の内層に素子領域を保持してい
る請求項１〜５のいずれかの部品内蔵形セラミック回路
基板。 - 【請求項７】 内層間に電気回路素子を形成し焼成した
部品内蔵形セラミック回路基板において、 電気回路素子を形成する内層の素子領域の全周を囲む空
隙が前記内層に形成され、この空隙に緩衝材が充填され
ていることを特徴とする部品内蔵形セラミック回路基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021461A JPH11204946A (ja) | 1998-01-19 | 1998-01-19 | 部品内蔵形セラミック回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021461A JPH11204946A (ja) | 1998-01-19 | 1998-01-19 | 部品内蔵形セラミック回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204946A true JPH11204946A (ja) | 1999-07-30 |
Family
ID=12055630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021461A Pending JPH11204946A (ja) | 1998-01-19 | 1998-01-19 | 部品内蔵形セラミック回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017134761A1 (ja) * | 2016-02-03 | 2017-08-10 | 富士通株式会社 | キャパシタ内蔵多層配線基板及びその製造方法 |
-
1998
- 1998-01-19 JP JP10021461A patent/JPH11204946A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017134761A1 (ja) * | 2016-02-03 | 2017-08-10 | 富士通株式会社 | キャパシタ内蔵多層配線基板及びその製造方法 |
| JPWO2017134761A1 (ja) * | 2016-02-03 | 2018-11-22 | 富士通株式会社 | キャパシタ内蔵多層配線基板及びその製造方法 |
| US10362677B2 (en) | 2016-02-03 | 2019-07-23 | Fujitsu Limited | Capacitor built-in multilayer wiring substrate and manufacturing method thereof |
| US10701808B2 (en) | 2016-02-03 | 2020-06-30 | Fujitsu Limited | Capacitor built-in multilayer wiring substrate and manufacturing method thereof |
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