JPH11205143A - Ａ／ｄコンバータ - Google Patents

Ａ／ｄコンバータ

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Publication number
JPH11205143A
JPH11205143A JP10132370A JP13237098A JPH11205143A JP H11205143 A JPH11205143 A JP H11205143A JP 10132370 A JP10132370 A JP 10132370A JP 13237098 A JP13237098 A JP 13237098A JP H11205143 A JPH11205143 A JP H11205143A
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JP
Japan
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reference voltage
resistor network
series
voltage supply
series resistor
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Application number
JP10132370A
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English (en)
Inventor
Kunko Cho
君興 趙
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【課題】 同期トリガされた変換動作用のタイミング信
号を要せずに、アナログ信号をデジタル信号に変換す
る。 【解決手段】 本Ａ／Ｄコンバータは、並列のコンパレ
ータ網（４０〜４２）を含むシンプルな回路構成で、制
限された回数の波及的フィードバック動作で短い時間の
遅延間隔でアナログ信号をデジタル信号に変換する。コ
ンパレータ４０〜４２の各々は抵抗網によって対応する
基準電圧が供給される。各抵抗網は直列接続抵抗及び変
換されたデータの決定されたデータビットの状態を示す
対応するスイッチを含む。回路構成は相対的に簡単な構
造で同期クロック信号を要せずに変換されるデジタルデ
ータを短い時間間隔で決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にアナログ−
デジタル（Ａ／Ｄ）コンバータ、特に同期トリガ変換動
作用のタイミング信号を要しないＡ／Ｄコンバータに関
するもので、さらにはシンプルな回路構成を利用して、
制限された回数の波及的フィードバック動作で短時間の
遅延間隔でアナログ信号をデジタルに変換するＡ／Ｄコ
ンバータに関するものである。
【０００２】
【従来の技術】従来のＡ／Ｄコンバータは、信号のアナ
ログ−デジタル変換を実行するために３手法のうちの１
つを用いる。第１のＡ／Ｄ変換手法に基く低速のＡ／Ｄ
コンバータはデジタルカウンタを用い、このデジタルカ
ウンタは推測値の範囲を通してカウントするために使用
され、その推測値は入力アナログ信号との比較のために
デジタル−アナログ（Ｄ／Ａ）コンバータによって変換
される。一番近い比較結果となったデジタル変換された
データが変換結果として得られる第２のＡ／Ｄ変換手法
に基く相対的に高速のＡ／Ｄコンバータはその変換を実
行するために２n 個の多数のコンパレータを用いる。入
力アナログ信号の電圧は電圧を決める２n 区分に分けら
れる。さらに、その決定された電圧に基くデジタル変換
された結果を得るためにエンコーダが用いられる。
【０００３】第３のＡ／Ｄ変換手法に基く別の高速Ａ／
Ｄコンバータはデータコードをセットする論理体系を用
い、そのデータコードは、Ｄ／Ａ変換の後、入力アナロ
グデータと比較され、変換されたＡ／Ｄ結果としての出
力用のデータコード修正のために論理回路にフィードバ
ックされた比較結果と比較される。
【０００４】図１は、従来の低速Ａ／Ｄコンバータの回
路を示す図である。例えば、アップカウンタ１２は０の
初期値にプリセットされているものとする。アップカウ
ンタ１２のＱ出力に現れるカウント値はＤ／Ａコンバー
タ１１に伝達されてアナログデータに変換され、そして
コンパレータ１０でアナログ入力Ｖinと比較される。コ
ンパレータ１０での比較結果は、アップカウンタ１２が
そのカウントを止めるべきか否かを決定するために２入
力ＡＮＤゲート１３に送られる。これはＡＮＤゲート１
３によって決定され、このＡＮＤゲート１３は、クロッ
ク信号Ｃｌｋがコンパレータ１０からの論理０の出力信
号とアンドされたときに、アップカウント１２が１アッ
プカウントのためにトリガされるのを許可する。別言す
ると、コンパレータ入力の双方が等しいことを示す論理
１の出力信号をコンパレータ１０が持つとき、ＡＮＤゲ
ート１３は、さらにアップカウントするためにアップカ
ウンタ１２をトリガするようにアップカウントのクロッ
ク信号Ｃｌｋをもはや伝達しない。この場合、アップカ
ウンタ１２のＱ出力は入力アナログ信号Ｖinと等しいデ
ジタルになっている。クリア入力（Ｃｌｅａｒ）は、ア
ップカウンタ１２が別のＡ／Ｄ変換サイクル着手のため
にリセットするのを許可する。図１の回路に基くＡ／Ｄ
コンバータは、変換結果を得る場合の低速によって特徴
づけられる。１変換動作が完了するのに２n クロックサ
イクルまで必要となる場合がある。
【０００５】図２の回路は、相対的に高速で動作するＡ
／Ｄ変換用で別の従来のコンバータを示す。図１の回路
と比較して、実質的にこれは平行配列された一連のディ
スクリートのコンパレータ２０をベースにしたコンパレ
ータベースのＡ／Ｄコンバータ回路になっている。入力
信号Ｖinはコンパレータ２０の全非反転入力端子に入力
される一方、基準電源によって供給される最大入力比較
信号は、８個の抵抗Ｒ１，Ｒ２，…，Ｒ８の直列接続の
間で、対応するコンパレータ２０の反転入力端子に連続
的に入力される各部で分配される。そして各コンパレー
タは、比較動作を実行してその比較結果を優先エンコー
ダ２１の８入力の対応する１つに伝達する。これらの入
力に基いて、優先エンコーダ２１は、マッチした比較結
果を出すコンパレータにおける特定の１つを表すＱ端子
に出力を生成する。この例では、３つのＱ出力ビットＱ
2 ，Ｑ1 ，Ｑ0 が８つの入力ビット０，１，…，７を表
す必要がある。８つの間でマッチした入力が１つ以上あ
ると、エンコーダ２１は、割当てられたより高い優先権
を持つものを決定された出力として選択するように設計
されている。この回路は、図１の回路よりもかなり速く
動作することができるけれども、より多くの独立したコ
ンパレータが動作する必要がある。一般に、変換結果に
おけるｎビットの分解能に対しては合計２n 個のコンパ
レーターが必要とされる。本例では、図１の回路におけ
るものと比較して複数のコンパレータが必要とされる。
より高い分解能の要求があると、回路は規模の増大と複
雑さが要求され、結果としてコストが増大する。
【０００６】図３は、制御論理回路３２を用いる別の従
来の高速Ａ／Ｄコンバータを示す回路図で、制御論理回
路３２はスイッチユニット３３を介してＤ／Ａコンバー
タ３１に伝達される初期値を生成する。Ｄ／Ａコンバー
タ３１は制御論理回路３２によって生成されたデジタル
値をアナログ信号に変換し、次いでこのアナログ信号は
入力アナログ信号Ｖinとの比較のためにコンパレータ３
０に伝達される。このコンパレータは比較結果を制御論
理回路３２に返し、次いで制御論理回路３２は最終的に
マッチするまで別の比較サイクル用の生成された値を調
整する。２つの初期の時間遅延はこの系で起こる。一方
は制御論理回路３２での処理時間に必要とされるもの
で、他方は比較を実行するためにコンパレータ３０で必
要とされるものである。３ビットのＡ／Ｄ変換であると
すると、１００ｎｓの遅延時間が両初期の遅延の双方に
必要とされる。合計で３×１００ｎｓ×２＝６００ｎｓ
が必要とされる。変換分解能が高いとき、合計の変換時
間が比例して長くなる。
【０００７】
【発明が解決しようとする課題】このように、これら従
来のＡ／Ｄコンバータが遅い動作時間や複雑な回路構成
の一方乃至双方の不利な問題を受けることは明白であ
る。
【０００８】そこで、本発明の目的は、同期トリガされ
た変換動作用のタイミング信号を要せずに、アナログ信
号をデジタル信号に変換するＡ／Ｄコンバータを提供す
ることである。
【０００９】また、本発明の別の目的は、簡単な回路構
成を利用して制限された回数の波及的フィードバック動
作で短時間の遅延間隔でアナログ信号をデジタルに変換
するＡ／Ｄコンバータを提供することである。
【００１０】
【課題を解決するための手段】本発明は、入力アナログ
信号を、ＭＳＢ(Most Significant Bit)としてのＱn- 1
及びＬＳＢ(Least Significant Bit )としてのＱ0 を有
するバイナリのデータビットＱn-1 ，Ｑn-2 ，…，Ｑ0
によって表されるｎビットのデジタルデータに変換する
Ａ／Ｄコンバータを具備することによって上記目的を達
成する。このコンバータは、最大基準電圧Ｖmax に基い
て、対応する基準電圧Ｖrefn-1，Ｖrefn -2，…，Ｖref0
をそれぞれ生成するｎ個の基準電圧供給回路を含む。ｎ
個の各コンパレータは、アナログ入力に接続される非反
転入力と、ｎ個の基準電圧供給回路の対応する１つに接
続される反転入力とを有する。そしてｎ個のコンパレー
タの各々は、出力としてＱn-1 ，Ｑn-2 ，…，Ｑ0 の対
応するデジタルデータビットを生成する。ｎ個の基準電
圧供給回路によって生成される基準電圧は、 Ｖrefn-1＝(１/２)Ｖmax， Ｖrefn-2＝[Ｑn-1(１/２)＋(１/４)]Ｖmax， …， Ｖref0＝[Ｑn-1(１/２)＋Ｑn-2(１/４)＋…＋Ｑ1(１/２
n-1)＋１/２n]Ｖmax により決定され、デジタル出力のデータビットＱn-1 ，
Ｑn-2 ，…，Ｑ0 に関しては、入力アナログ信号の変換
されたデジタルデータを表すｎ個のデータビットのセッ
トとして決定される。デジタル出力のデータビットＱ
n-1 ，Ｑn-2 ，…，Ｑ0 の各々は、一連の時間間隔で当
該デジタル出力のデータビット決定のために基準電圧供
給回路にフィードバックされる。
【００１１】なお、前記ｎ個の基準電圧供給回路の各々
は、前記最大基準電圧とグランドとに渡って接続される
抵抗網を有し、前記ｎ個の基準電圧供給回路の第１基準
電圧供給回路は、直列接続された２個の抵抗を有する第
１直列抵抗網を含む第１抵抗網であり、前記第１直列抵
抗網の一端は前記最大基準電圧に接続され、前記第１直
列抵抗網の他端はグランドに接続され、そして前記第１
直列抵抗網における２個の抵抗間の接続点が前記第１基
準電圧Ｖrefn-1を供給する構成でもよい。
【００１２】また、前記第１直列抵抗網における２個の
抵抗は、同一の抵抗値を有するものでもよい。
【００１３】また、前記ｎ個の基準電圧供給回路の各々
は、前記最大基準電圧とグランドとに渡って接続され、
前記ｎ個の基準電圧供給回路の第１基準電圧供給回路
は、直列接続された２個の抵抗を有する第１直列抵抗網
を含む第１抵抗網であり、前記第１直列抵抗網の一端は
前記最大基準電圧に接続され、前記第１直列抵抗網の他
端はグランドに接続され、そして前記第１直列抵抗網に
おける２個の抵抗間の接続点が前記第１基準電圧Ｖref
n-1を供給し、前記ｎ個の基準電圧供給回路の第２基準
電圧供給回路は、前記第１基準電圧供給回路用の第１抵
抗網と、直列接続された２個の抵抗を有してこれらの一
端が前記第１基準電圧を供給する前記第１直列抵抗網の
接続点に接続される一方でその他端が２端子切換のスイ
ッチ手段の共通端子に接続される第２直列抵抗網とを含
む第２抵抗網であり、前記スイッチ手段の第１切換端子
はグランドに接続され、その第２切換端子は前記最大基
準電圧に接続され、前記第２直列抵抗網における２個の
抵抗間の接続点が前記第２基準電圧Ｖrefn-2を供給する
構成でもよい。
【００１４】また、前記第１直列抵抗網における２個の
抵抗は、同一の抵抗値を有し、前記第１直列抵抗網に接
続される前記第２直列抵抗網における一方の抵抗は、前
記第１直列抵抗網における各抵抗の半分の抵抗値を有
し、前記第２直列抵抗網における前記スイッチ手段に接
続される他方の抵抗は、前記第１直列抵抗網における各
抵抗と同一の抵抗値を有するものでもよい。
【００１５】また、前記ｎ個の基準電圧供給回路の各々
は、前記最大基準電圧とグランドとに渡って接続され、
前記ｎ個の基準電圧供給回路の第１基準電圧供給回路
は、直列接続された２個の抵抗を有する第１直列抵抗網
を含む第１抵抗網であり、前記第１直列抵抗網の一端は
前記最大基準電圧に接続され、前記第１直列抵抗網の他
端はグランドに接続され、そして前記第１直列抵抗網に
おける２個の抵抗間の接続点が前記第１基準電圧Ｖref
n-1を供給し、前記ｎ個の基準電圧供給回路の第２基準
電圧供給回路は、前記第１基準電圧供給回路用の第１抵
抗網と、直列接続された２個の抵抗を有してこれらの一
端が前記第１基準電圧を供給する前記第１直列抵抗網の
接続点に接続される一方でその他端が２端子切換の第１
スイッチ手段の共通端子に接続される第２直列抵抗網と
を含む第２抵抗網であり、前記第１スイッチ手段の第１
切換端子はグランドに接続され、その第２切換端子は前
記最大基準電圧に接続され、前記第２直列抵抗網におけ
る２個の抵抗間の接続点が前記第２基準電圧Ｖrefn-2を
供給し、前記ｎ個の基準電圧供給回路の第ｎ基準電圧供
給回路は、前記ｎ個の基準電圧供給回路の第ｎ−１基準
電圧供給回路用における第ｎ−１抵抗網と、直列接続さ
れた２個の抵抗を有してこれらの一端が第ｎ−１基準電
圧を供給する第ｎ−１直列抵抗網の接続点に接続される
一方でその他端が２端子切換の第ｎ−１スイッチ手段の
共通端子に接続される第ｎ直列抵抗網とを含む第ｎ抵抗
網であり、前記第ｎ−１スイッチ手段の第１切換端子は
グランドに接続され、その第２切換端子は前記最大基準
電圧に接続され、前記第ｎ直列抵抗網における２個の抵
抗間の接続点が前記第ｎ基準電圧Ｖref0を供給する構成
でもよい。
【００１６】さらに、前記第１直列抵抗網における２個
の抵抗は、同一の抵抗値を有し、前記第１直列抵抗網に
接続される前記第２直列抵抗網における一方の抵抗は、
前記第１直列抵抗網における各抵抗の半分の抵抗値を有
し、前記第２直列抵抗網における前記第１スイッチ手段
に接続される他方の抵抗は、前記第１直列抵抗網におけ
る各抵抗と同一の抵抗値を有し、前記第ｎ−１直列抵抗
網に接続される前記第ｎ直列抵抗網における一方の抵抗
は、前記第１直列抵抗網における各抵抗の半分の抵抗値
を有し、前記第ｎ直列抵抗網における前記第ｎ−１スイ
ッチ手段に接続される他方の抵抗は、前記第１直列抵抗
網における各抵抗と同一の抵抗値を有するものでもよ
い。
【００１７】
【発明の実施の形態】アナログ入力信号を３ビットの分
解能を持つデジタル表記に変換する３ビットのＡ／Ｄコ
ンバータに対して次の（数１）がある。ただし、Ｑ2 ，
Ｑ1 ，Ｑ0 はそれぞれ３つの変換された出力ビットで、
Ｑ2 はＭＳＢ、Ｑ0 はＬＳＢであり、そしてＶmax は最
大比較電圧を表す。
【００１８】
【数１】 上式に基いて、Ｑ2 が１に等しいと最終的に決定された
ならば、そのときＶin≧(１/２)Ｖmaxという状況にあ
る。これとは反対にＱ2 が０と等しければ、そのときＶ
in＜(１/２)Ｖmaxとなる。
【００１９】（数１）は次の（数２）に変形することが
できる。
【００２０】
【数２】 例えば、Ｑ1 ＝１ならば、Ｖin−Ｑ2(１/２)Ｖmax＜(１
/４)Ｖmax という関係がある。他方、Ｑ1 ＝０ならば、
Ｖin−Ｑ2(１/２)Ｖmax≧(１/４)Ｖmax となる。同様
に、次の（数３）で表現することが可能である。
【００２１】
【数３】 この式に基いて、Ｑ0 ＝１ならば、Ｖin−[Ｑ2(１/２)
＋Ｑ1(１/４)]Ｖmax ≧(１/８)Ｖmaxとなる。Ｑ0 ＝０
ならば、Ｖin−[Ｑ2(１/２)＋Ｑ1(１/４)]Ｖmax≧(１/
８)Ｖmax となる。
【００２２】このように、３つのデジタルデータビット
Ｑ2 ，Ｑ1 ，Ｑ0 は算術的な“≧”及び“＜”の関係の
セットでそれぞれ識別可能である。これは、変換された
アナログ入力データに対するＱ2 ，Ｑ1 ，Ｑ0 の値を決
定するコンパレータのセットを使用することで達成され
る。
【００２３】以下の（表１）は、３ビットＡ／Ｄコンバ
ータに対する比較条件のリストを示す。
【００２４】
【表１】 図４は本発明の一実施形態を示す回路図で、以下この図
を参照しながら説明する。本実施形態の３ビットＡ／Ｄ
コンバータは３つのコンパレータ４０，４１，４２のア
レイを含む。３つのコンパレータの全非反転入力は、互
いに連結されてデジタルデータに変換されるべき同一の
アナログ入力信号Ｖinが供給される。これら３つのコン
パレータ４０，４１，４２の反転入力４３，４４，４５
は、それぞれ対応する基準電圧が供給される。これら３
つのコンパレータ４０，４１，４２の比較された出力は
それぞれデジタル変換された出力ビットＱ2 ，Ｑ1 ，Ｑ
0として使用され、これらはＭＳＢからＬＳＢの順に並
ぶデータを表す。
【００２５】本３ビットＡ／Ｄコンバータの３つのコン
パレータ４０，４１，４２は、それぞれ対応する基準電
圧Ｖref2，Ｖref1，Ｖref0が供給される反転入力を有す
る。これら基準電圧は、非反転入力端に伝達された入力
アナログ信号Ｖinとのそれぞれの比較を実行するコンパ
レータ４０，４１，４２によって使用される。コンパレ
ータ４０，４１，４２に対する基準電圧源は、それぞれ
図５、図６及び図７の基準電圧回路で概略が示されてい
る。
【００２６】図４及び図５において、３ビットのコンパ
レータの第１コンパレータ４０は、図５に示す第１基準
電圧供給回路によって反転入力に供給される基準電圧源
Ｖref2を有する。この第１基準電圧供給回路は、ノード
４６に供給される最大基準電圧Ｖmax とシステムのグラ
ンド（ＧＮＤ）とに渡って直列接続された１対の抵抗４
７ａ，４７ｂを有する。２個の抵抗４７ａ，４７ｂが互
いに接続された接続点５０は、基準電圧Ｖref2を供給す
るノードであり、これは図４のコンパレータ４０の場合
にはノード４３になる。２個の抵抗４７ａ，４７ｂは、
それぞれ同一の抵抗値２Ｒを有している。
【００２７】図６は、図４の３ビットＡ／Ｄコンバータ
の第２コンパレータ４１への基準電圧Ｖref1供給用の第
２基準電圧供給回路を示す。この第２基準電圧供給回路
は、図５の回路に基いて構成されることが考えられる。
第１基準電圧供給回路に基いて、２端子（７１ａ，７２
ａ）切換のスイッチ６０は、抵抗値が２Ｒの抵抗４７ｃ
及び抵抗値が１Ｒの抵抗４８ａを介して、２個の抵抗４
７ａ，４７ｂの接続点ノード５０に接続されるコモン端
子を有している。第１基準電圧供給回路の場合と同様
に、２個の抵抗４７ａ，４７ｂは、最大基準電圧Ｖmax
を供給するノード４６とシステムのグランドＧＮＤとの
間に直列接続されている。抵抗４７ｃ，４８ａ間の接続
点ノード５１は、図４の第２コンパレータ４１に第２基
準電圧Ｖref1を供給するノード、すなわちノード４４で
ある。スイッチ６０の２つの切替えられる端子の第１端
子７１ａは、グランドに直接的に接続されている一方、
切替えられる第２端子７２ａは、最大基準電圧供給ノー
ドとしてのノード４６に接続されている。
【００２８】図７は、図４の３ビットＡ／Ｄコンバータ
の第３コンパレータ４２への第３基準電圧Ｖref0供給用
の第３基準電圧供給回路を示す。同様に、この第３基準
電圧供給回路は、図５の回路に基いて或はさらに図６の
回路に基いて構成されることが考えられる。第２基準電
圧供給回路に基いて、２端子（７１ｂ，７２ｂ）切換の
スイッチ６１は、抵抗値が２Ｒの抵抗４７ｄ、抵抗値が
１Ｒの抵抗４８ｂ及び第２基準電圧供給回路における抵
抗値が１Ｒの抵抗４８ａを介して、２個の抵抗４７ａ，
４７ｂの接続点ノード５０に接続されるコモン端子を有
している。第１基準電圧供給回路の場合と同様に、２個
の抵抗４７ａ，４７ｂは、最大基準電圧Ｖmax を供給す
るノード４６とシステムのグランドＧＮＤとの間に直列
接続されている。抵抗４７ｄ，４８ｂ間の接続点ノード
５２は、図４の第３コンパレータ４２に第３基準電圧Ｖ
ref0を供給するノード、すなわちノード４５である。ス
イッチ６１の２つの切替えられる端子の第１端子７１ｂ
は、グランドに直接的に接続されている一方、切替えら
れる第２端子７２ｂは、最大基準電圧供給ノードとして
のノード４６に接続されている。
【００２９】本発明のＡ／Ｄコンバータが３ビット以上
の分解能を必要とするならば、図４のコンバータに対し
て第１、第２及び第３よりも多い基準電圧供給回路が具
備される。第４基準電圧供給回路は図７の第３基準電圧
供給回路に基いて構成され、第５基準電圧供給回路は第
４基準電圧供給回路に基いて構成され、これ以外も同様
に構成され得る。ｎビットのＡ／Ｄコンバータに対して
は、ｎ個のコンパレータに加えて、基本的に図６や図７
に示したものと同様のものであって抵抗網中に搭載され
る合計ｎ−１個の２端子切換のスイッチを有する第ｎ基
準電圧供給回路が必要となる。
【００３０】以下、図４〜図７に示される３ビットＡ／
Ｄコンバータを用いてＡ／Ｄ変換について説明する。図
４に示される本コンバータのコンパレータアレイにおい
て、コンパレータ４０，４１，４２の全てに入力される
アナログ入力信号Ｖinは、ＭＳＢとしてのＱ2 とＬＳＢ
としてのＱ0 を有する３ビットＱ2 ，Ｑ1 ，Ｑ0 によっ
て表される３ビットで８種のデジタルデータに変換され
る。
【００３１】コンパレータ４０に対するノード４３の第
１基準電圧Ｖref2は、 Ｖref2＝[２Ｒ/(２Ｒ＋２Ｒ)]×Vmax ＝(１/２)Ｖmax として表される一方、ノード４４の第２基準電圧Ｖref1
は、 Ｖref1＝Ｑ2×(１/２)Ｖmax＋(１/４)Ｖmax として表される。
【００３２】入力アナログ信号が(１/２)Ｖmax以下の範
囲に降下した状態を示すＱ2 ＝０の場合には、そのとき
図６における第２基準電圧供給回路のスイッチ６０がグ
ランドＧＮＤに切替えられる。テブナンの定理に基い
て、ノード４４での第２基準電圧Ｖref1は(１/４)Ｖmax
になる。他方、Ｖin＞(１/２)Ｖmaxを表すＱ2 ＝１であ
れば、そのときスイッチ６０がノード４６のＶmax に切
替えられ、そしてノード４４での第２基準電圧Ｖref
1は、２電圧の重ね合せの理に基いて(１/２＋１/４)Ｖ
max＝(３/４)Ｖmax となる。この場合、Ｑ2 は２電圧を
重ね合わせるか否かを決定する要因になる。
【００３３】同様に、ノード４５での第３基準電圧Ｖre
f0は、 Ｖref0＝Ｑ2×(１/２)Ｖmax＋Ｑ1×(１/４)Ｖmax＋(１/
８)Ｖmax によって決定される。
【００３４】回路の初期状態では、アナログ入力信号Ｖ
inは、ノード４３，４４，４５でそれぞれ現れる対応す
る基準電圧Ｖref2，Ｖref1，Ｖref0をもって３つのコン
パレータ４０，４１，４２で同時に比較される。この状
態で、ＭＳＢのＱ2 は固定値に固定される。次いで、ア
ナログ入力信号Ｖinは、他の２ビットＱ1 ，Ｑ0 の状態
にかかわらず(１/２)Ｖmaxの値と比較される。次いで、
Ｑ1 の値が、固定されたＱ2 の値に基いて決定される。
Ｑ0 も同様にして得られる。この処理中、２ビットＱ
2 ，Ｑ1 の状態が、図６及び図７の基準電圧供給回路に
おけるスイッチ６０，６１の切替えられる位置を決め
る。
【００３５】一般に、ｎビットの変換分解能を特徴とす
る本発明のＡ／Ｄコンバータにおいて、基準電圧供給回
路段の各々での規準電圧決定用の次の関係があり、 Ｖrefn-1＝(１/２)Ｖmax， Ｖrefn-2＝[Ｑn-1(１/２)＋(１/４)]Ｖmax， …， Ｖref0＝[Ｑn-1(１/２)＋Ｑn-2(１/４)＋…＋Ｑ1(１/２
n-1)＋１/２n]Ｖmax そして、デジタル出力ビットＱn-1 ，Ｑn-2 ，…，Ｑ0
が、入力アナログ信号の変換されたデジタルデータを表
すｎ個のデータビットのセットとして決定される。
【００３６】次の段落で述べられる変換処理では、デジ
タル出力ビットＱn-1 ，Ｑn-2 ，…，Ｑ0 の各々は、一
連の時間間隔における出力デジタルビットの決定用の基
準電圧供給回路にフィードバックされる。
【００３７】一例として、デジタルデータビットＱ2 ，
Ｑ1 ，Ｑ0 を得るタイミングシーケンスの概略が示され
ている図８のタイミングチャートを用いて説明する。ア
ナログ入力信号Ｖinが時間間隔Ｔ１の終了時点で瞬時に
０から２．２Ｖに増大したとすると、Ｑ2 ，Ｑ1 ，Ｑ0
列は０００から１００（１０進数の４）に変化する。入
力アナログ電圧が０から２．２Ｖに増大するので、ノー
ド４３での第１基準電圧Ｖref2が２Ｖ、すなわち(１/
２)Ｖmax＝(１/２)×４Ｖ＝２Ｖ になる。この瞬間にＭ
ＳＢのＱ2 が１に等しくなる。次いで、ノード４４での
第２基準電圧Ｖref1は、Ｑ2×(１/２)Ｖmax＋(１/４)Ｖ
max ＝１×(１/２)×４Ｖ＋(１/４)×４Ｖ＝３Ｖである
ことから３Ｖであると決定される。そして、このときビ
ットＱ1 は０にセットされる。最後に、Ｑ0 に対してノ
ード４５での第３基準電圧Ｖref0は、Ｑ2×(１/２)Ｖ
max＋Ｑ1×(１/４)Ｖmax＋(１/８)Ｖmax ＝１×(１/２)
×４Ｖ＋０×(１/４)×４Ｖ＋(１/８)×４Ｖ＝２．５Ｖ
であることから２．５Ｖであると決定される。このと
き、ＬＳＢのＱ0 は０であると決定される。従って、
２．２Ｖのアナログ入力信号の変換されたデジタルデー
タは、Ｑ2Ｑ1Ｑ0＝１００（１０進数の４）として表さ
れる。
【００３８】図８において、Ｖinは時間の関数として表
現された入力アナログ信号を表す。時間間隔Ｔ１では、
Ｖinは０Ｖの状態にあり、これに対応する安定状態のデ
ジタル表記Ｑ2Ｑ1Ｑ0 は０００（０）となっている。時
間間隔Ｔ２では、入力アナログ信号Ｖinは０から２．２
Ｖに増大している。この期間中、コンパレータでの処理
遅延のため、Ｑ2Ｑ1Ｑ0 出力はまだ０００のままであ
る。この段階で、Ｑ2 ，Ｑ1 ，Ｑ0 列の値決定用の処理
が開始される。すなわち、ノード４３での第１基準電圧
Ｖref2が２Ｖに等しいことが分り、ノード４４での第２
基準電圧Ｖref1が１Ｖに等しいことが分り、そしてノー
ド４５での第３基準電圧Ｖref0が０．５Ｖに等しいこと
が分る。このように、コンパレータでのＴ２期間の処理
遅延の後、Ｔ３に進んでＶin＞Ｖref2＞Ｖref1＞Ｖref0
の関係があることが立証され、これにより、Ｑ2＝１，
Ｑ1＝１，Ｑ0＝１ の途中結果が存在することになる。
この途中結果のセットに基いて、時間がＴ４に進むの
で、時間間隔Ｔ３中にＶref2＝２Ｖ，Ｖref1＝３Ｖ，Ｖ
ref0＝３．５Ｖであることが決定される。これはＱ1 ，
Ｑ 0 がそれぞれ０，０に変更されることを示す。これは
Ｖref0を２．５Ｖに変更してＱ0 を０に保持する。Ｔ４
期間の終りのタイミングチャートに示されているよう
に、Ｑ2Ｑ1Ｑ0 ＝１００の最終結果をもってＡ／Ｄコン
バータの処理が終了する。
【００３９】このように、処理遅延時間が従来技術回路
によって必要とされるものよりもかなり短いことは明白
である。例えば３ビットＡ／Ｄコンバータにおいて各処
理段での遅延時間が１００ｎｓであるとすれば、必要と
なる合計処理時間は１００ｎｓ×３＝３００ｎｓにな
る。これは従来技術回路によって必要とされるほぼ半分
に過ぎない。一般に、本発明のＡ／Ｄコンバータによっ
て必要とされる総処理時間は、コンパレータの数、すな
わちコンバータに用いられるデータビットの数にリニア
に比例する。
【００４０】一方、好適な高速処理時間に加えて、複雑
な制御論理回路が本発明のＡ／Ｄ変換動作を実行するた
めに必要とされることはないというさらなる効果があ
る。
【００４１】さらに、本発明のＡ／Ｄコンバータの回路
は、処理動作に同期するタイミングクロック回路を必要
としない。
【００４２】これら有利な点の全ては、従来技術と比較
したとき本発明のＡ／Ｄコンバータのコスト削減に貢献
するものとなる。
【００４３】本発明は、好適な実施形態によって例とし
て記載されているとはいえ、開示された実施形態に制限
されるものではなく、請求項の意図するところ及び範囲
内に含まれる様々な修正と同様な構成をカバーするもの
であり、その範囲はそのような修正及び同様の構成の全
てを包含するように可能な限り広く解釈されるべきもの
である。
【００４４】
【発明の効果】以上のことから明らかなように、請求項
１〜７記載の発明によれば、同期トリガされた変換動作
用のタイミング信号を要せずに、アナログ信号をデジタ
ル信号に変換することが可能になる。また、簡単な回路
構成を利用して制限された回数の波及的フィードバック
動作で短時間の遅延間隔でアナログ信号をデジタルに変
換することが可能になる。
【図面の簡単な説明】
【図１】従来の低速Ａ／Ｄコンバータの回路を示す図で
ある。
【図２】高速で動作するＡ／Ｄ変換用で別の従来のＡ／
Ｄコンバータを示す回路図である。
【図３】制御論理回路を用いる別の従来の高速Ａ／Ｄコ
ンバータを示す回路図である。
【図４】本発明の一実施形態を示す回路図である。
【図５】基準電圧供給回路を示す図である。
【図６】基準電圧供給回路を示す図である。
【図７】基準電圧供給回路を示す図である。
【図８】デジタルデータビットを得るタイミングシーケ
ンスの概略を示す図である。
【符号の説明】
４０〜４２ コンパレータ ４３〜４５ 反転入力（端子） ４７ａ，４７ｂ，４７ｃ，４８ａ，４８ｂ，４７ｄ 抵
抗 ６０，６１ スイッチ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力アナログ信号を、ＭＳＢとしてのＱ
    n-1 及びＬＳＢとしてのＱ0 を有するバイナリのデータ
    ビットＱn-1 ，Ｑn-2 ，…，Ｑ0 によって表されるｎビ
    ットのデジタルデータに変換するＡ／Ｄコンバータであ
    って、このＡ／Ｄコンバータは、 最大基準電圧Ｖmax に基いて、対応する基準電圧Ｖref
    n-1，Ｖrefn-2，…，Ｖref0をそれぞれ生成するｎ個の
    基準電圧供給回路と、 前記アナログ信号の入力に接続される非反転入力及び前
    記ｎ個の基準電圧供給回路の対応する１つに接続される
    反転入力をそれぞれが有するｎ個のコンパレータとを備
    え、 前記ｎ個のコンパレータの各々は、出力としてＱn-1 ，
    Ｑn-2 ，…，Ｑ0 の対応するデジタルデータビットを生
    成し、 前記ｎ個の基準電圧供給回路によって生成される基準電
    圧は、 Ｖrefn-1＝(１/２)Ｖmax， Ｖrefn-2＝[Ｑn-1(１/２)＋(１/４)]Ｖmax， …， Ｖref0＝[Ｑn-1(１/２)＋Ｑn-2(１/４)＋…＋Ｑ1(１/２
    n-1)＋１/２n]Ｖmax によって決定され、 デジタル出力の前記データビットＱn-1 ，Ｑn-2 ，…，
    Ｑ0 は、前記入力アナログ信号の変換されたデジタルデ
    ータを表すｎ個のデータビットのセットとして決定さ
    れ、 前記デジタル出力のデータビットＱn-1 ，Ｑn-2 ，…，
    Ｑ0 の各々は、一連の時間間隔で当該デジタル出力のデ
    ータビット決定のために前記基準電圧供給回路にフィー
    ドバックされることを特徴とするＡ／Ｄコンバータ。
  2. 【請求項２】 前記ｎ個の基準電圧供給回路の各々は、
    前記最大基準電圧とグランドとに渡って接続される抵抗
    網を有し、 前記ｎ個の基準電圧供給回路の第１基準電圧供給回路
    は、直列接続された２個の抵抗を有する第１直列抵抗網
    を含む第１抵抗網であり、前記第１直列抵抗網の一端は
    前記最大基準電圧に接続され、前記第１直列抵抗網の他
    端はグランドに接続され、そして前記第１直列抵抗網に
    おける２個の抵抗間の接続点が前記第１基準電圧Ｖref
    n-1を供給することを特徴とする請求項１記載のＡ／Ｄ
    コンバータ。
  3. 【請求項３】 前記第１直列抵抗網における２個の抵抗
    は、同一の抵抗値を有することを特徴とする請求項２記
    載のＡ／Ｄコンバータ。
  4. 【請求項４】 前記ｎ個の基準電圧供給回路の各々は、
    前記最大基準電圧とグランドとに渡って接続され、 前記ｎ個の基準電圧供給回路の第１基準電圧供給回路
    は、直列接続された２個の抵抗を有する第１直列抵抗網
    を含む第１抵抗網であり、前記第１直列抵抗網の一端は
    前記最大基準電圧に接続され、前記第１直列抵抗網の他
    端はグランドに接続され、そして前記第１直列抵抗網に
    おける２個の抵抗間の接続点が前記第１基準電圧Ｖref
    n-1を供給し、 前記ｎ個の基準電圧供給回路の第２基準電圧供給回路
    は、前記第１基準電圧供給回路用の第１抵抗網と、直列
    接続された２個の抵抗を有してこれらの一端が前記第１
    基準電圧を供給する前記第１直列抵抗網の接続点に接続
    される一方でその他端が２端子切換のスイッチ手段の共
    通端子に接続される第２直列抵抗網とを含む第２抵抗網
    であり、前記スイッチ手段の第１切換端子はグランドに
    接続され、その第２切換端子は前記最大基準電圧に接続
    され、前記第２直列抵抗網における２個の抵抗間の接続
    点が前記第２基準電圧Ｖrefn-2を供給することを特徴と
    する請求項１記載のＡ／Ｄコンバータ。
  5. 【請求項５】 前記第１直列抵抗網における２個の抵抗
    は、同一の抵抗値を有し、前記第１直列抵抗網に接続さ
    れる前記第２直列抵抗網における一方の抵抗は、前記第
    １直列抵抗網における各抵抗の半分の抵抗値を有し、前
    記第２直列抵抗網における前記スイッチ手段に接続され
    る他方の抵抗は、前記第１直列抵抗網における各抵抗と
    同一の抵抗値を有することを特徴とする請求項４記載の
    Ａ／Ｄコンバータ。
  6. 【請求項６】 前記ｎ個の基準電圧供給回路の各々は、
    前記最大基準電圧とグランドとに渡って接続され、 前記ｎ個の基準電圧供給回路の第１基準電圧供給回路
    は、直列接続された２個の抵抗を有する第１直列抵抗網
    を含む第１抵抗網であり、前記第１直列抵抗網の一端は
    前記最大基準電圧に接続され、前記第１直列抵抗網の他
    端はグランドに接続され、そして前記第１直列抵抗網に
    おける２個の抵抗間の接続点が前記第１基準電圧Ｖref
    n-1を供給し、 前記ｎ個の基準電圧供給回路の第２基準電圧供給回路
    は、前記第１基準電圧供給回路用の第１抵抗網と、直列
    接続された２個の抵抗を有してこれらの一端が前記第１
    基準電圧を供給する前記第１直列抵抗網の接続点に接続
    される一方でその他端が２端子切換の第１スイッチ手段
    の共通端子に接続される第２直列抵抗網とを含む第２抵
    抗網であり、前記第１スイッチ手段の第１切換端子はグ
    ランドに接続され、その第２切換端子は前記最大基準電
    圧に接続され、前記第２直列抵抗網における２個の抵抗
    間の接続点が前記第２基準電圧Ｖrefn-2を供給し、 前記ｎ個の基準電圧供給回路の第ｎ基準電圧供給回路
    は、前記ｎ個の基準電圧供給回路の第ｎ−１基準電圧供
    給回路用における第ｎ−１抵抗網と、直列接続された２
    個の抵抗を有してこれらの一端が第ｎ−１基準電圧を供
    給する第ｎ−１直列抵抗網の接続点に接続される一方で
    その他端が２端子切換の第ｎ−１スイッチ手段の共通端
    子に接続される第ｎ直列抵抗網とを含む第ｎ抵抗網であ
    り、前記第ｎ−１スイッチ手段の第１切換端子はグラン
    ドに接続され、その第２切換端子は前記最大基準電圧に
    接続され、前記第ｎ直列抵抗網における２個の抵抗間の
    接続点が前記第ｎ基準電圧Ｖref0を供給することを特徴
    とする請求項１記載のＡ／Ｄコンバータ。
  7. 【請求項７】 前記第１直列抵抗網における２個の抵抗
    は、同一の抵抗値を有し、前記第１直列抵抗網に接続さ
    れる前記第２直列抵抗網における一方の抵抗は、前記第
    １直列抵抗網における各抵抗の半分の抵抗値を有し、前
    記第２直列抵抗網における前記第１スイッチ手段に接続
    される他方の抵抗は、前記第１直列抵抗網における各抵
    抗と同一の抵抗値を有し、前記第ｎ−１直列抵抗網に接
    続される前記第ｎ直列抵抗網における一方の抵抗は、前
    記第１直列抵抗網における各抵抗の半分の抵抗値を有
    し、前記第ｎ直列抵抗網における前記第ｎ−１スイッチ
    手段に接続される他方の抵抗は、前記第１直列抵抗網に
    おける各抵抗と同一の抵抗値を有することを特徴とする
    請求項６記載のＡ／Ｄコンバータ。
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