JPH0612879B2 - 並列比較型アナログ・ディジタル変換器 - Google Patents
並列比較型アナログ・ディジタル変換器Info
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- JPH0612879B2 JPH0612879B2 JP63054046A JP5404688A JPH0612879B2 JP H0612879 B2 JPH0612879 B2 JP H0612879B2 JP 63054046 A JP63054046 A JP 63054046A JP 5404688 A JP5404688 A JP 5404688A JP H0612879 B2 JPH0612879 B2 JP H0612879B2
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- 238000006243 chemical reaction Methods 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/367—Non-linear conversion
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- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば、高速変換が要求される画像処理用
のアナログ・ディジタル変換器（以下、ＡＤＣと略称す
る）として用いて好適な並列比較型ＡＤＣに係り、特
に、その比較器の個数を大幅に減少させることができる
並列比較型ＡＤＣに関するものである。
のアナログ・ディジタル変換器（以下、ＡＤＣと略称す
る）として用いて好適な並列比較型ＡＤＣに係り、特
に、その比較器の個数を大幅に減少させることができる
並列比較型ＡＤＣに関するものである。
「従来の技術」 従来、高速変換が可能なｎビット出力の並列比較型ＡＤ
Ｃは、第２図に示すように構成されていた。この図にお
いて、５は抵抗値R/2とＲの２種類の抵抗６と７を複数
個直列接続してなる区分基準電圧発生回路であり、その
両端の端子ＴａとＴｂには、正側基準電圧ＶRHと負側基
準電圧ＶRLが各々印加され、その中央の端子Ｔｃには、
中心電圧ＶRMが印加される。この中心電圧ＶRMは、正側
基準電圧ＶRHと負側基準電圧ＶRLとの中間電位であり、
交流的な零電位に相当する。そして、区分基準電圧発生
回路５の各端子Ｔａ，Ｔｂ間は、抵抗６，７，…によっ
て２ｎ等分割されており、各抵抗６，７，…の接続点、
すなわちｍ′（＝２ｎ−１）個の基準電圧接点Ｐ１〜Ｐ
ｍ′からは、一定の電圧差を有するｍ′種類の区分基準
電圧Ｖ１〜Ｖｍ′が各々出力される。これらの各区分基
準電圧Ｖ１〜Ｖｍ′は、比較器Ｃ１〜Ｃｍ′の一方の入
力端に各々供給され、また各比較器Ｃ１〜Ｃｍ′の他方
の入力端には、入力端子Ｔinを介して被変換対象となる
アナログ入力電圧Ｖinが各々供給される。これにより、
全ての比較器Ｃ１〜Ｃｍ′は、アナログ入力電圧Ｖinと
各区分基準電圧Ｖ１〜Ｖｍ′とを各々同時に比較し、そ
の比較結果をエンコーダ８へ供給する。このエンコーダ
８は、比較器Ｃ１〜Ｃｍ′から出力されるｍ′ビットの
ビットパターンを、ｎビットのバイナリコードに変換す
る。以上により、入力端子Ｔinに入力されたアナログ入
力電圧Ｖinが、高速でｎビットとディジタル・データに
変換され、出力端子Ｔoutから出力される。
Ｃは、第２図に示すように構成されていた。この図にお
いて、５は抵抗値R/2とＲの２種類の抵抗６と７を複数
個直列接続してなる区分基準電圧発生回路であり、その
両端の端子ＴａとＴｂには、正側基準電圧ＶRHと負側基
準電圧ＶRLが各々印加され、その中央の端子Ｔｃには、
中心電圧ＶRMが印加される。この中心電圧ＶRMは、正側
基準電圧ＶRHと負側基準電圧ＶRLとの中間電位であり、
交流的な零電位に相当する。そして、区分基準電圧発生
回路５の各端子Ｔａ，Ｔｂ間は、抵抗６，７，…によっ
て２ｎ等分割されており、各抵抗６，７，…の接続点、
すなわちｍ′（＝２ｎ−１）個の基準電圧接点Ｐ１〜Ｐ
ｍ′からは、一定の電圧差を有するｍ′種類の区分基準
電圧Ｖ１〜Ｖｍ′が各々出力される。これらの各区分基
準電圧Ｖ１〜Ｖｍ′は、比較器Ｃ１〜Ｃｍ′の一方の入
力端に各々供給され、また各比較器Ｃ１〜Ｃｍ′の他方
の入力端には、入力端子Ｔinを介して被変換対象となる
アナログ入力電圧Ｖinが各々供給される。これにより、
全ての比較器Ｃ１〜Ｃｍ′は、アナログ入力電圧Ｖinと
各区分基準電圧Ｖ１〜Ｖｍ′とを各々同時に比較し、そ
の比較結果をエンコーダ８へ供給する。このエンコーダ
８は、比較器Ｃ１〜Ｃｍ′から出力されるｍ′ビットの
ビットパターンを、ｎビットのバイナリコードに変換す
る。以上により、入力端子Ｔinに入力されたアナログ入
力電圧Ｖinが、高速でｎビットとディジタル・データに
変換され、出力端子Ｔoutから出力される。
「発明が解決しようとする課題」 ところで、上述した従来のｎビット出力の並列比較型Ａ
ＤＣのおいては、正側基準電圧ＶRHと負側基準電圧ＶRL
との間を２ｎ等分割して区分基準電圧Ｖ１〜Ｖｍ′を設
定していたので、これらの各区分基準電圧Ｖ１〜Ｖｍ′
と同数の２ｎ−１個の比較器が必要であり、出力ビット
数ｎを増加させようとすると、膨大な数の高精度比較器
を必要とし、またエンコーダ８の構成も非常に複雑とな
り、これが、集積化等、製造コストの低減を阻害する要
因となっていた。
ＤＣのおいては、正側基準電圧ＶRHと負側基準電圧ＶRL
との間を２ｎ等分割して区分基準電圧Ｖ１〜Ｖｍ′を設
定していたので、これらの各区分基準電圧Ｖ１〜Ｖｍ′
と同数の２ｎ−１個の比較器が必要であり、出力ビット
数ｎを増加させようとすると、膨大な数の高精度比較器
を必要とし、またエンコーダ８の構成も非常に複雑とな
り、これが、集積化等、製造コストの低減を阻害する要
因となっていた。
この発明は、上述した事情に鑑みてなされたもので、比
較器の個数を大幅に減少させることができる並列比較型
ＡＤＣを提供することを目的としている。
較器の個数を大幅に減少させることができる並列比較型
ＡＤＣを提供することを目的としている。
「課題を解決するための手段」 この発明は、基準電圧全体を「２」のべき乗である指数
スケールで分割し部分基準電圧を得ると共にこれら部分
基準電圧を各々「２１」（但しｉは自然数）等分割する
電圧節点を有し、前記各電圧接点において得らえる区分
基準電圧を各々出力する区分基準電圧発生回路と、変換
対象として供給されるアナログ入力電圧と前記各区分基
準電圧とを各々比較する比較器と、これら比較器の出力
に基づいてリニアなバイナリコードを出力するエンコー
ダとを具備することを特徴としている。
スケールで分割し部分基準電圧を得ると共にこれら部分
基準電圧を各々「２１」（但しｉは自然数）等分割する
電圧節点を有し、前記各電圧接点において得らえる区分
基準電圧を各々出力する区分基準電圧発生回路と、変換
対象として供給されるアナログ入力電圧と前記各区分基
準電圧とを各々比較する比較器と、これら比較器の出力
に基づいてリニアなバイナリコードを出力するエンコー
ダとを具備することを特徴としている。
「作用」 基準電圧全体を、従来のように単に等分割するのではな
く、指数スケールで分割し、さらに分割された各基準電
圧を各々等分割し、これにより各区分基準電圧を得るよ
うにしたので、比較器の個数を従来と比較して大幅に減
少させることができる。
く、指数スケールで分割し、さらに分割された各基準電
圧を各々等分割し、これにより各区分基準電圧を得るよ
うにしたので、比較器の個数を従来と比較して大幅に減
少させることができる。
「実施例」 以下、図面を参照し、この発明の実施例について説明す
る。
る。
第１図はこの発明の一実施例の構成を示す図である。こ
の図において、１はＲ−２Ｒラダー抵抗網によって構成
される区分基準電圧発生回路であり、抵抗値R/2i（ｉは
整数）の抵抗２ａを２ｉ個直列接続してなる抵抗群２
と、抵抗値２Ｒの抵抗３とを複数個組み合わせることに
よって構成されている。この場合、Ｒ−２Ｒラダー抵抗
網によって、端子ＴａとＴｃに各々印加される正側基準
電圧ＶRHと中心電圧ＶRM、および端子ＴｂとＴｃに各々
印加される負側基準電圧ＶRLと中心電圧ＶRMが、２
ｊ（ｊ＝ｎ−１，ｎ−２，…，ｉ）の指数スケールで分
割されており、また各抵抗群２によって、分割された各
基準電圧が各々２ｉ等分割されている。これにより、上
記区分基準電圧発生回路１における電圧節点Ｐ１〜Ｐｍ
の数ｍは、２ｉ＋１×（ｎ−ｉ）となる。
の図において、１はＲ−２Ｒラダー抵抗網によって構成
される区分基準電圧発生回路であり、抵抗値R/2i（ｉは
整数）の抵抗２ａを２ｉ個直列接続してなる抵抗群２
と、抵抗値２Ｒの抵抗３とを複数個組み合わせることに
よって構成されている。この場合、Ｒ−２Ｒラダー抵抗
網によって、端子ＴａとＴｃに各々印加される正側基準
電圧ＶRHと中心電圧ＶRM、および端子ＴｂとＴｃに各々
印加される負側基準電圧ＶRLと中心電圧ＶRMが、２
ｊ（ｊ＝ｎ−１，ｎ−２，…，ｉ）の指数スケールで分
割されており、また各抵抗群２によって、分割された各
基準電圧が各々２ｉ等分割されている。これにより、上
記区分基準電圧発生回路１における電圧節点Ｐ１〜Ｐｍ
の数ｍは、２ｉ＋１×（ｎ−ｉ）となる。
そして、各電圧節点Ｐ１〜Ｐｍから各々出力されたｍ種
類の区分基準電圧Ｖ１〜Ｖｍは、比較器Ｃ１〜Ｃｍの一
方の入力端に各々供給され、これにより、全ての比較器
Ｃ１〜Ｃｍが、入力端子Ｔinを介して供給されるアナロ
グ入力電圧Ｖinと各区分基準電圧Ｖ１〜Ｖｍとを各々同
時に比較し、その比較結果をエンコーダ４へ供給する。
このエンコーダ４は、比較器Ｃ１〜Ｃｍから出力される
ｍビットのビットパターンを、ｎビットのバイナリコー
ドに変換し、これにより、入力端子Ｔinに入力されたア
ナログ入力電圧Ｖinが、高速でｎビットのリニアなディ
ジタル・データに変換され、出力端子Ｔoutから出力さ
れる。
類の区分基準電圧Ｖ１〜Ｖｍは、比較器Ｃ１〜Ｃｍの一
方の入力端に各々供給され、これにより、全ての比較器
Ｃ１〜Ｃｍが、入力端子Ｔinを介して供給されるアナロ
グ入力電圧Ｖinと各区分基準電圧Ｖ１〜Ｖｍとを各々同
時に比較し、その比較結果をエンコーダ４へ供給する。
このエンコーダ４は、比較器Ｃ１〜Ｃｍから出力される
ｍビットのビットパターンを、ｎビットのバイナリコー
ドに変換し、これにより、入力端子Ｔinに入力されたア
ナログ入力電圧Ｖinが、高速でｎビットのリニアなディ
ジタル・データに変換され、出力端子Ｔoutから出力さ
れる。
ここで、ｎ＝９ビットで、ｉ＝４（２４＝１６分割）と
した場合における基準電圧節点Ｐ１〜Ｐｍおよび比較器
Ｃ１〜Ｃｍの個数ｍについて説明する。
した場合における基準電圧節点Ｐ１〜Ｐｍおよび比較器
Ｃ１〜Ｃｍの個数ｍについて説明する。
まず、９ビットの２進数では、０〜２９−１までのアナ
ログ値が表現でき、正負の表現にすると、−２５６〜０
〜＋２５５までのアナログ値が表現でき、また、正負の
アナログ値の内、一方のみを考えると、約２９−１＝２
８のアナログ値が表現できることになる。
ログ値が表現でき、正負の表現にすると、−２５６〜０
〜＋２５５までのアナログ値が表現でき、また、正負の
アナログ値の内、一方のみを考えると、約２９−１＝２
８のアナログ値が表現できることになる。
そして、上述した一実施例においては、正側基準電圧Ｖ
RHをアナログ値＋２８（＝２ｎ−１）に対応させ、中心
電圧ＶＲＭをアナログ値±０に対応させている。また、
正側基準電圧ＶRHをアナログ値２８に対応させると共
に、中心電圧ＶRMを基準としてアナログ値２７，２６，
２５，２４（＝２ｉ）に対応する指数スケールで、電圧
節点を設け、さらに、上記各節点間を、１６（＝２ｉ＝
２４）等分割している。すると、正側での電圧節点数
は、２ｉ×（ｎ−ｉ）＝８０となり、正負両側では、２
ｉ＋１×（ｎ−ｉ）＝１６０となる。したがって、ｎ＝
９ビットで、ｉ＝４の場合、基準電圧節点Ｐ１〜Ｐｍお
よび比較器Ｃ１〜Ｃｍの個数ｍは、１６０となる。
RHをアナログ値＋２８（＝２ｎ−１）に対応させ、中心
電圧ＶＲＭをアナログ値±０に対応させている。また、
正側基準電圧ＶRHをアナログ値２８に対応させると共
に、中心電圧ＶRMを基準としてアナログ値２７，２６，
２５，２４（＝２ｉ）に対応する指数スケールで、電圧
節点を設け、さらに、上記各節点間を、１６（＝２ｉ＝
２４）等分割している。すると、正側での電圧節点数
は、２ｉ×（ｎ−ｉ）＝８０となり、正負両側では、２
ｉ＋１×（ｎ−ｉ）＝１６０となる。したがって、ｎ＝
９ビットで、ｉ＝４の場合、基準電圧節点Ｐ１〜Ｐｍお
よび比較器Ｃ１〜Ｃｍの個数ｍは、１６０となる。
同様にして、 ｎ＝９ビットで、ｉ＝５の場合、ｍ＝２５６個 ｎ＝９ビットで、ｉ＝６の場合、ｍ＝３８４個 となる。
これに対し、従来の９ビット出力の並列比較型ＡＤＣに
おいては、２９−１＝５１１個の比較器を必要とした訳
であるから、上述した実施例によれば、比較器の個数を
大幅に削減することができることになる。
おいては、２９−１＝５１１個の比較器を必要とした訳
であるから、上述した実施例によれば、比較器の個数を
大幅に削減することができることになる。
「発明の効果」 以上説明したように、この発明によれば、基準電圧全体
を、従来のように単に等分割するのではなく、指数スケ
ールで分割し、さらに分割された各基準電圧を各々等分
割し、これにより各区分基準電圧を得るようにしたの
で、比較器の個数を従来と比較して大幅に減少させるこ
とができ、この結果、小規模の回路構成で出力ビット数
を増加させることができ、集積度を向上させて製造コス
トの低減を図ることが可能となるという効果が得られ、
特に、指数関数的な特性を有する人間の視感度に関係す
る映像信号を取り扱う画像処理回路等に用いて好適であ
る。
を、従来のように単に等分割するのではなく、指数スケ
ールで分割し、さらに分割された各基準電圧を各々等分
割し、これにより各区分基準電圧を得るようにしたの
で、比較器の個数を従来と比較して大幅に減少させるこ
とができ、この結果、小規模の回路構成で出力ビット数
を増加させることができ、集積度を向上させて製造コス
トの低減を図ることが可能となるという効果が得られ、
特に、指数関数的な特性を有する人間の視感度に関係す
る映像信号を取り扱う画像処理回路等に用いて好適であ
る。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は従来の並列比較型ＡＤＣの構成を示すブロック
図である。 １……区分基準電圧発生回路、 ２……抵抗群（抵抗値Ｒ）、 ２ａ……抵抗（抵抗値R/2i）、 ３……抵抗（抵抗値２Ｒ）、 Ｐ１〜Ｐｍ……電圧節点、 Ｖ１〜Ｖｍ……区分基準電圧、 Ｃ１〜Ｃｍ……比較器。
第２図は従来の並列比較型ＡＤＣの構成を示すブロック
図である。 １……区分基準電圧発生回路、 ２……抵抗群（抵抗値Ｒ）、 ２ａ……抵抗（抵抗値R/2i）、 ３……抵抗（抵抗値２Ｒ）、 Ｐ１〜Ｐｍ……電圧節点、 Ｖ１〜Ｖｍ……区分基準電圧、 Ｃ１〜Ｃｍ……比較器。
Claims (1)
- 【請求項１】基準電圧全体を「２」のべき乗である指数
スケールで分割し部分基準電圧を得ると共にこれら部分
基準電圧を各々「２ｉ」（但しｉは自然数）等分割する
電圧節点を有し、前記各電圧節点において得られる区分
基準電圧を各々出力する区分基準電圧発生回路と、 変換対象として供給されるアナログ入力電圧と前記各区
分基準電圧とを各々比較する比較器と、 これら比較器の出力に基づいてリニアなバイナリコード
を出力するエンコーダと を具備することを特徴とする並列比較型アナログ・ディ
ジタル変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054046A JPH0612879B2 (ja) | 1988-03-08 | 1988-03-08 | 並列比較型アナログ・ディジタル変換器 |
| EP89103933A EP0332118B1 (en) | 1988-03-08 | 1989-03-06 | Parallel analog-to-digital converter |
| DE68926719T DE68926719T2 (de) | 1988-03-08 | 1989-03-06 | Paralleler Analog-Digitalwandler |
| SG1996004578A SG47822A1 (en) | 1988-03-08 | 1989-03-06 | Parallel analog-to-digital converter |
| US07/319,621 US4990917A (en) | 1988-03-08 | 1989-03-07 | Parallel analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054046A JPH0612879B2 (ja) | 1988-03-08 | 1988-03-08 | 並列比較型アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01228223A JPH01228223A (ja) | 1989-09-12 |
| JPH0612879B2 true JPH0612879B2 (ja) | 1994-02-16 |
Family
ID=12959661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054046A Expired - Fee Related JPH0612879B2 (ja) | 1988-03-08 | 1988-03-08 | 並列比較型アナログ・ディジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4990917A (ja) |
| EP (1) | EP0332118B1 (ja) |
| JP (1) | JPH0612879B2 (ja) |
| DE (1) | DE68926719T2 (ja) |
| SG (1) | SG47822A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983973A (en) * | 1989-05-22 | 1991-01-08 | Brooktree Corporation | Non-linear analog-to-digital converter |
| JPH042220A (ja) * | 1990-04-18 | 1992-01-07 | Mitsubishi Electric Corp | 参照電圧発生回路 |
| US5059978A (en) * | 1990-12-20 | 1991-10-22 | Vlsi Technology, Inc. | Resistor-string digital to analog converters with auxiliary coarse ladders |
| JP3372555B2 (ja) * | 1991-06-21 | 2003-02-04 | キヤノン株式会社 | 光電変換装置 |
| FR2691026B1 (fr) * | 1992-05-07 | 1997-01-03 | Thomson Csf | Convertisseur analogique-numerique et boucle d'asservissement utilisant un tel convertisseur. |
| US5610604A (en) * | 1994-12-07 | 1997-03-11 | Panasonic Technologies, Inc. | Analog to digital converter providing varying digital resolution |
| US5659313A (en) * | 1995-03-31 | 1997-08-19 | Panasonic Technologies, Inc. | System and method for reducing noise during analog to digital conversion |
| KR0174499B1 (ko) * | 1995-10-13 | 1999-04-01 | 김광호 | 비교기의 입력 바이어스전류가 보상된 아날로그 디지탈 변환기 |
| US5815106A (en) * | 1996-10-09 | 1998-09-29 | International Business Machines Corporation | Split flash analog to digital converter differential driver |
| US5736952A (en) * | 1996-10-09 | 1998-04-07 | International Business Machines Corporation | Current boost for differential flash analog to digital converter driver |
| US6462693B1 (en) * | 2001-06-06 | 2002-10-08 | Agilent Technologies, Inc. | Analog to digital signal conversion method and apparatus |
| US6429799B1 (en) | 2001-07-14 | 2002-08-06 | Agilent Technologies, Inc. | Method and apparatus for analog to digital conversion using time-varying reference signal |
| US6717540B1 (en) * | 2002-10-10 | 2004-04-06 | Agilent Technologies, Inc. | Signal preconditioning for analog-to-digital conversion with timestamps |
| DE60321215D1 (de) | 2002-12-04 | 2008-07-03 | Nxp Bv | A/d-umsetzern des flash-typs |
| JP2007135099A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | Ａｄ変換装置及び映像表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1593017A (ja) * | 1968-09-11 | 1970-05-25 | ||
| US3688221A (en) * | 1971-03-02 | 1972-08-29 | Krone Gmbh | Two-stage pcm coder with compression characteristic |
| FR2155877B1 (ja) * | 1971-10-13 | 1974-05-31 | Anvar | |
| US3736586A (en) * | 1972-03-22 | 1973-05-29 | Sfim | Analogue-to-digital voltage converter |
-
1988
- 1988-03-08 JP JP63054046A patent/JPH0612879B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-06 DE DE68926719T patent/DE68926719T2/de not_active Expired - Fee Related
- 1989-03-06 EP EP89103933A patent/EP0332118B1/en not_active Expired - Lifetime
- 1989-03-06 SG SG1996004578A patent/SG47822A1/en unknown
- 1989-03-07 US US07/319,621 patent/US4990917A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01228223A (ja) | 1989-09-12 |
| EP0332118A3 (en) | 1992-10-21 |
| SG47822A1 (en) | 1998-04-17 |
| EP0332118A2 (en) | 1989-09-13 |
| DE68926719T2 (de) | 1996-10-31 |
| EP0332118B1 (en) | 1996-06-26 |
| US4990917A (en) | 1991-02-05 |
| DE68926719D1 (de) | 1996-08-01 |
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