JPH11213659A - リフレッシュ間隔制御装置及び方法、並びにコンピュータ - Google Patents

リフレッシュ間隔制御装置及び方法、並びにコンピュータ

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JPH11213659A
JPH11213659A JP10013586A JP1358698A JPH11213659A JP H11213659 A JPH11213659 A JP H11213659A JP 10013586 A JP10013586 A JP 10013586A JP 1358698 A JP1358698 A JP 1358698A JP H11213659 A JPH11213659 A JP H11213659A
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Abstract

(57)【要約】 【課題】意味ある情報を記憶した、データ保持のために
リフレッシュを必要とするＤＲＡＭなど記憶装置のリフ
レッシュ間隔を、スリープ状態において最適化するこ
と。 【解決手段】リフレッシュを必要とする記憶装置１３の
リフレッシュ間隔をスリープ状態において制御する装置
は、二重誤り訂正以上の訂正が可能な符号に符号化する
符号化回路３及び誤り訂正及び復号を実施する復号化回
路５と、スリープ状態移行後、記憶装置１３に保持され
且つ符号化回路３によって符号化されたデータを用い
て、リフレッシュ間隔の変更を、復号化回路５による訂
正不可能な誤り行がなく且つ訂正可能な誤り行の数が所
定数以内であり且つ記憶装置のリフレッシュを実行する
リフレッシュ実行回路１５が対応可能であってリフレッ
シュ間隔が最も長くなるまで実施し、リフレッシュ間隔
の変更が終了した後は、当該変更終了時のリフレッシュ
間隔で記憶装置１３のリフレッシュを実行するようにリ
フレッシュ実行回路１５を設定するリフレッシュ間隔変
更回路７とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）のリフレッシュに関し、より
詳しくは、スリープ状態においてＤＲＡＭのリフレッシ
ュ間隔を制御する方法及び装置に関する。
【０００２】
【従来の技術】ＤＲＡＭは、高速、大容量且つ安価な記
憶装置として、コンピュータのメインメモリ等に用いら
れている。但し、ＤＲＡＭのセル内に記憶されたデータ
を保持し続けるためには、リフレッシュを定期的に実施
しなければならない。リフレッシュの実施はデータの保
持に必要な消費電力を増大させるため、消費電力を低減
するような技術が開発されてきた。
【０００３】例えば、温度によりリフレッシュ・レート
を変更する技術（米国特許５２７８７９６号公報）、サ
スペンド時に固定の低いリフレッシュ・レートに移行す
る技術（米国特許５４６５３６７号公報）、リフレッシ
ュ特性の悪いメモリセルを余分なメモリセルにより置き
換え、リフレッシュ特性のよいメモリセルに対する、低
いリフレッシュ・レートによりリフレッシュを実施する
技術（米国特許５１５７６３４号公報）、有効なデータ
のみを記憶したメモリセルだけをリフレッシュする技術
（米国特許５４６９５５９号公報）等がある。
【０００４】また、メモリ・システムにおける誤り訂正
符号に関する技術が存在している。主にソフト・エラー
に起因する誤りを防止するため、１ビット誤り訂正可
能、２ビット誤り訂正可能、４ビットのバースト誤り検
出可能な７２ビット符号がサーバ等のメモリ・コントロ
ーラで使用されている。これらの方式は、高速で、ソフ
ト・エラーに対しては十分な誤り訂正能力があるが、通
信やＨＤＤ（Hard DiskDrive）等で用いられている手法
に比べると、比較的弱い誤り訂正能力しか持ち合わせて
いない。また、ＤＲＡＭにオンチップで誤り訂正符号化
及び復号化回路を搭載する研究もなされている（米国特
許５２３３６１４号公報、米国特許４２４９２５３号公
報等を参照のこと）。さらに米国特許４６１７６６０号
公報では、エラー訂正回路によりメモリのハード・エラ
ーを検出し、ハード・エラーを生じたセルの情報を、訂
正の後に他のメモリに記憶する技術が開示されている。
【０００５】ＤＲＡＭのリフレッシュと誤り訂正符号技
術を関連付けて述べている文献には、米国特許４７５８
９９２号公報がある。この米国特許では、ソフトエラー
対策のため、オンチップのエラー検査訂正回路を含むダ
イナミック半導体記憶装置において、エラー検査訂正回
路の動作を伴わないリフレッシュ動作と、伴うリフレッ
シュ動作を、選択可能にする技術を開示している。しか
し、ソフトエラー対策のエラー検査訂正回路であるか
ら、エラー訂正能力は低く、またそれがオンチップであ
るので単純なＤＲＡＭチップより高価で且つＤＲＡＭチ
ップと独立にシステム設計者側の要求に従ってエラー訂
正能力の変更／選択が不可能であるという欠点がある。
さらに、本米国特許では、本技術を実施する時期につい
ては特に指定がなく、且つリフレッシュ動作とエラー検
出訂正動作の同期のみが考慮されている。
【０００６】また他の文献として、米国特許４９３５９
００号公報がある。この米国特許は、リフレッシュ中に
エラー検出訂正動作を行い、エラー検出により、リフレ
ッシュ用のクロックを調整する技術を開示している。し
かし、リフレッシュ動作とエラー検出訂正動作の同期の
みが考慮され、且つ本技術を実施する時期については特
に指定がない。リフレッシュ動作とエラー検出訂正動作
が常に同期するので、たとえリフレッシュ間隔が長くな
ることにより消費電力が低減されても、エラー検出訂正
動作分の消費電力が増加する。逆に、リフレッシュ動作
とエラー検出訂正動作が常に同期するので、高速に処理
でき且つエラー訂正能力が低いものを前提としていると
も考えられる。さらに、エラー検出訂正動作を実行する
回路がＤＲＡＭに内蔵されており、単純なＤＲＡＭチッ
プより高価で且つＤＲＡＭチップと独立にシステム設計
者側の要求に従ってエラー訂正能力の変更／選択が不可
能であるという欠点がある。本米国特許全体では、最大
限リフレッシュ間隔を延長すると通常の状態よりエラー
が生じやすいので、エラー検出訂正をリフレッシュごと
に実行しないとエラーが蓄積されてデータを回復できな
くなるという考え方の下、必要に迫られてリフレッシュ
ごとにエラー検出訂正動作を実行しているものと考えら
れる。言い換えれば、リフレッシュを長くすることと、
エラー検出訂正動作をリフレッシュ毎に行わない事は、
信頼性の観点から相いれないものとされてきた。このた
め、常にリフレッシュによる電力の低減とエラー検出を
行うことによる電力の増加が問題となった。エラー検出
訂正回路をＤＲＡＭに内蔵することは、この観点から必
須であったが、一方標準的なＤＲＡＭを用いることがで
きないという欠点が生じた。
【０００７】さらに他の文献として、特開平４−６０９
８８号公報がある。本公報は、環境条件を測定し、その
結果を利用して、リフレッシュ時にメモリ・エラーが発
生しないようリフレッシュ回数を減少させる技術を開示
する。さらに、適当な時間ごとに周期的にリフレッシュ
回数の設定を実施する事項についても記載している。し
かし、エラー訂正については何等記載されておらず、Ｄ
ＲＡＭの使用開始時期がメモリ・エラーが発生しなくな
ってからとなっており、且つ適当な時間ごとに周期的に
リフレッシュ回数の設定を実施する際にＤＲＡＭ内に記
憶されたデータを外部記憶装置に退避させるということ
が記載されていので、本公報において最初にリフレッシ
ュ回数を減少させる時期は、コンピュータの電源を投入
した直後であることが分かる。よって、ＤＲＡＭ内に意
味のある情報が記憶されている場合には、本公報記載の
技術をそのまま適用することは不可能である。さらに、
適当な時間ごとに周期的にリフレッシュ回数の設定を実
施する際にＤＲＡＭ内に記憶されたデータを外部記憶装
置に退避させなければならないので、余計な電力消費が
生ずるという欠点もある。
【０００８】さらに他の文献としては、ＩＢＭ Techni
cal Disclosure Bulletin Vol.34 No. 10B pp217-218,
March 1992 （以下、ＴＤＢ１という）がある。このＴ
ＤＢ１は、システムの電源投入時にテストを行い、エラ
ー訂正コードにて訂正できる範囲で最も長いリフレッシ
ュ時間に設定することを開示する。しかし、当該テスト
にはＳＲＡＭ（Static Random Access Memory）に記憶
されたテスト・パターンを用いるので、余分なハードウ
エアが必要であるという欠点がある。さらに、電源投入
時におけるテストを元にリフレッシュ時間を設定するの
で、ＤＲＡＭに意味のある情報が記憶されている場合に
は、ＴＤＢ１記載の技術をそのまま実行することはでき
ない。
【０００９】さらに他の文献としては、ＩＢＭ Techni
cal Disclosure Bulletin Vol. 40No.6 pp31-32, June
1997 （以下、ＴＤＢ２という）がある。このＴＤＢ２
には、以下のような開示がなされている。高密度、ロー
コスト、バッテリーバックアップメモリシステムを達成
するため、オンチップのエラー訂正／チェック及び圧縮
回路を伴う適応的ＤＲＡＭリフレッシュ・スキームが採
用され、サスペンド・モードにおいて、次の動作を行
う。（１）オンチップのロジック回路は、格納されたデ
ータの、エラー・コーディング（チェック及び訂正）及
び圧縮を行う。この動作は、全メモリに対して１回、又
はメモリを多数のセグメントに分けた後多数回行い得
る。（２）タイマーは、あるセグメントに対してエラー
チェックのみを伴うリフレッシュ動作を開始させる。エ
ラーがなければ、そのセグメントに対する次のリフレッ
シュはより長くされたリフレッシュサイクルで行われ
る。（３）ＳＲＡＭが必要である。これは、リフレッシ
ュ・サイクルのインターバルを、異なるセグメントに対
して行うためである。同様に、エラー・チェックのため
及び圧縮動作のための動作期間中、テンポラリのデータ
を貯めるためである。
【００１０】ＴＤＢ２に開示の技術は、以下のような欠
点がある。すなわち、他のいくつかの従来技術と同じ
く、エラー訂正／チェック及び圧縮回路がオンチップに
なっているので、単純なＤＲＡＭチップを用いるより高
価であり且つエラー訂正能力の変更／選択が不可能であ
る。さらに、リフレッシュごとにエラー・チェックのみ
同時に行うこと、及びエラーなしでしかリフレッシュ・
サイクルが延長されないということから、リフレッシュ
時間を十分延ばすには、ＤＲＡＭを複数の領域に分け
て、領域ごとにリフレッシュ・サイクルを変更する必要
があった。さらに、領域ごとに異なるリフレッシュ・サ
イクルを信頼性高く記憶するために、ＳＲＡＭが必要と
なり、さらにコストが上昇する。
【００１１】以上のような従来技術では、意味ある情報
を記憶したＤＲＡＭに対する、より長いリフレッシュ間
隔を達成し、その結果信頼性が高く且つ低消費電力での
情報保持を行うことは困難である。例えば、以下のよう
な用途には使用しずらい。 （１）サーバーやワークステーションにおいて、停電時
に、より少ないバッテリ容量でメモリ内容を保存する。 （２）ＰＣにおいて、スリープ状態（ここでは、広くＤ
ＲＡＭ等の記憶保持にリフレッシュを必要とする記憶装
置への外部からの読み出し又は書き込みアクセスがない
状態を言う。）移行後、ＤＲＡＭのメモリ内容を保存す
る。主電源をＯＦＦした後も、ＤＲＡＭの内容を少ない
電力で保持することにより、再び主電源をＯＮした時に
短時間にシステムを使用可能にする。これにより、メイ
ンメモリの内容を磁気ディスクに格納する処理を不要に
する。 （３）ネットワーク・コンピュータや小型携帯情報機器
等において、フラッシュ・メモリ等の不揮発性メモリを
置換する。 （４）デジタル・カメラ等のための小型メモリカードに
おいて、フラッシュ・メモリなどの不揮発性メモリを置
換する。
【００１２】
【発明が解決しようとする課題】以上のように、意味あ
る情報を記憶したＤＲＡＭのリフレッシュ間隔を十分に
延長することは従来技術では困難である。
【００１３】よって、本願発明の目的は、意味ある情報
を記憶したＤＲＡＭのリフレッシュ間隔を、十分に延長
することを目的とする。
【００１４】意味ある情報を記憶した、データ保持のた
めにリフレッシュを必要とするＤＲＡＭなど記憶装置の
リフレッシュ間隔を、スリープ状態において十分に延長
することも目的である。
【００１５】意味ある情報を記憶した、データ保持のた
めにリフレッシュを必要とするＤＲＡＭなど記憶装置の
リフレッシュ間隔を、スリープ状態において最適化する
ことも目的である。
【００１６】意味ある情報を記憶した、データ保持のた
めにリフレッシュを必要とするＤＲＡＭなど記憶装置の
リフレッシュ間隔をスリープ状態において最適化し、記
憶装置周辺の環境変化にも十分対応可能なメモリシステ
ムを提供することも目的である。
【００１７】強力な誤り訂正機能や誤りを生じ易い部分
を代替領域に移し替える等の技術を用いて、信頼性の高
いメモリ・システムを提供することも目的である。
【００１８】標準的なＤＲＡＭチップを可能な限り用い
ることにより、より安価で簡便なコンピュータを提供す
ることも目的である。
【００１９】
【課題を解決するための手段】本願発明に係る、リフレ
ッシュを必要とする記憶装置のリフレッシュ間隔をスリ
ープ状態において制御する装置は、二重誤り訂正以上の
訂正が可能な符号に符号化する符号化回路及び誤り訂正
及び復号を実施する復号化回路と、スリープ状態移行
後、記憶装置に保持され且つ符号化回路によって符号化
されたデータを用いて、リフレッシュ間隔の変更を、復
号化回路による訂正不可能な誤り行がなく且つ訂正可能
な誤り行の数が所定数以内であり且つ記憶装置のリフレ
ッシュを実行するリフレッシュ実行回路が対応可能であ
ってリフレッシュ間隔が最も長くなるまで実施し、リフ
レッシュ間隔の変更が終了した後は、当該変更終了時の
リフレッシュ間隔で記憶装置のリフレッシュを実行する
ようにリフレッシュ実行回路を設定するリフレッシュ間
隔変更回路とを有する。このようにすると、より長いリ
フレッシュ間隔を記憶装置に合わせて設定できるので、
信頼性の高いメモリシステムが構築できる。なお、二重
誤り訂正以上の訂正を行うのは、より「所定数」を大き
な値にするためである。符号化には圧縮処理を含んでも
よい。スリープ状態移行後符号化回路を動作させるよう
にしてもよい。リフレッシュ間隔の変更をリフレッシュ
実行回路が対応可能な範囲に限定するのは、リフレッシ
ュ実行回路に設定できるリフレッシュ間隔が省電力にと
って最適な範囲とは無関係だからである。なお、実施例
では、リフレッシュ間隔の変更はリフレッシュ間隔で実
施するとしているが、リフレッシュ間隔変更終了後にお
いては、リフレッシュに同期して復号化回路を動作させ
る必要はない。
【００２０】上記リフレッシュ間隔変更回路を、外部か
らスリープ状態の終了を命じられた後に、通常のリフレ
ッシュ間隔をリフレッシュ実行回路に設定し、記憶装置
に保持されたデータが使用される前に、当該データの必
要な部分又は全部に対して復号化回路を動作させるよう
に構成することも可能である。符号化の種類にもよる
が、スリープ状態の終了後も復号化処理を実施しない場
合も考えられる。
【００２１】上記リフレッシュ間隔変更回路を、データ
の必要な部分又は全部に対して復号化回路を動作させた
後に、符号化回路及び復号化回路の作動を禁止するよう
に構成することも可能である。
【００２２】リフレッシュ間隔変更終了後、符号化回路
及び復号化回路はリフレッシュに同期して動作しないよ
うに構成することも可能である。上記リフレッシュ間隔
変更回路はリフレッシュ実行回路を内蔵するようにして
も、リフレッシュ間隔変更回路外の回路（例えばＤＲＡ
Ｍ内）に含まれるようにしてもよい。
【００２３】上記リフレッシュ間隔変更回路は、前記変
更終了後、実行されるリフレッシュとは非同期に、リフ
レッシュ間隔の変更を実施するように構成することも可
能である。これにより前記変更終了後の環境変化にも対
応することができる。この「非同期」は、前記変更終了
後のリフレッシュ間隔を変更する処理の終期と実施され
るはずであったリフレッシュの終期とが非同期である場
合をも含む。さらに、「非同期」は非同期の間隔であっ
ても、外部からのイベントに応答する（例えば環境変化
に応じて出力される変化信号に応答する）ようにしても
よい。
【００２４】なお、「非同期の間隔」である場合には、
リフレッシュ間隔の変更を実施する際に検出される誤り
行の数に応じて変更される場合もある。これにより、大
きなサイクルでの環境の変化にも対応することができ、
さらに消費電力を削減できる。
【００２５】非同期に実施される上記リフレッシュ間隔
の変更は、復号化回路による訂正不可能な誤り行がなく
且つ訂正可能な誤り行の数が所定数以内であり且つリフ
レッシュ実行回路が対応可能であってリフレッシュ間隔
が最も長くなるまで実施される場合もある。リフレッシ
ュ間隔の変更は、単に単位時間リフレッシュ間隔を短く
又は長くするようにしてもよい。
【００２６】復号化回路により検出された訂正可能な誤
りを含む誤り行の正しい内容を他の場所にコピーする回
路をさらに含むようにすることも考えられる。これによ
り、より長いリフレッシュ間隔を選択することができ且
つ信頼性が高くなる。
【００２７】以上は、リフレッシュ間隔制御回路として
説明したが、本発明をこのリフレッシュ間隔制御回路を
有するコンピュータとして実施すること、及び上記リフ
レッシュ間隔制御回路の動作を処理ステップとして把握
すること、及び処理ステップをプログラムにて実施する
ことは以下の実施例を理解した当業者が通常行うことで
ある。
【００２８】
【発明の実施の形態】Ａ．実施例１ 実施例１は、ＤＲＡＭチップがセルフリフレッシュ機能
を含まない場合及びセルフリフレッシュ機能を含むがセ
ルフリフレッシュの間隔を変更できない場合の例であ
る。図１は、本発明のメモリシステムを含むコンピュー
タ１のブロック図である。ＤＲＡＭｓ１３（ｓはＤＲＡ
Ｍチップが複数用いられていることを示す）は、メモリ
・コントローラ及びＣＰＵ（図示せず）と、エラー訂正
符号化回路３及びエラー訂正復号化回路５と、リフレッ
シュ実行回路１５とに接続されている。また、エラー訂
正符号化回路３及びエラー訂正復号化回路５には、スリ
ープＯＮ又はＯＦＦ信号が入力される。リフレッシュ間
隔制御回路７は、エラー訂正復号化回路５と、タイマ２
（９）と、温度センサ１１とに接続されている。また、
リフレッシュ間隔制御回路７にもスリープＯＮ又はＯＦ
Ｆ信号が入力される。リフレッシュ実行回路１５は、リ
フレッシュ間隔制御回路７と、タイマ１（１７）に接続
されている。タイマ２（９）及び温度センサ１１の存在
は任意である。
【００２９】図１に示したメモリシステムの動作を図２
を用いて説明する。図２の縦軸は、リフレッシュ頻度を
示し、横軸は時間を示す。通常状態からスリープ状態に
移行する際には、メモリ・コントローラなどからスリー
プＯＮ信号が、エラー訂正符号化回路３に入力される。
エラー訂正符号化回路３は、例えばReed-Solomon（以
下、ＲＳと省略する）符号による符号化を実施する回路
であり、スリープＯＮ信号を受信すると、ＤＲＡＭｓ１
３に格納されたメモリの内容を符号化し、生成した符号
をＤＲＡＭｓ１３に書き込む（図２のＡの部分）。符号
の種類はＲＳ符号に限定されるものではなく、例えば、
ＢＣＨコード（Bose-Chaudhuri-Hocquenghem code）な
どでもよい。これらの符号は、二重誤り以上の誤り訂正
能力を効率よく持たせることができる。さらに、メモリ
の圧縮を同時に行うような回路が付加されていてもよ
い。また、符号化するのは、ＤＲＡＭｓ１３内の意味あ
る情報のみでよい。
【００３０】その後、リフレッシュ間隔制御回路７がＤ
ＲＡＭｓ１３のリフレッシュ頻度を下げる（リフレッシ
ュ間隔を延ばす）ように、リフレッシュ実行回路１５を
設定する。最初にどの程度リフレッシュ頻度を下げるか
は、リフレッシュ間隔制御回路７に接続された温度セン
サ１１の出力を用いて決定してもよいが、スリープ状態
に入った直後に実施されるリフレッシュ間隔ということ
で予め決めておいてもよい。そして、リフレッシュのタ
イミングで、エラー訂正復号化回路５を用いて誤り検出
及び誤り訂正を行う。訂正されたデータは再度ＤＲＡＭ
ｓ１３に書き込まれる。この期間はエラー訂正復号化に
よりデータが頻繁にアクセスされるため、リフレッシュ
動作は別に行う必要はない。ここで、エラー訂正復号化
回路５により検出された誤り行数は、リフレッシュ間隔
制御回路７に出力される。リフレッシュ間隔制御回路７
は、エラー訂正復号化回路５による訂正不可能な誤り行
がなく且つ訂正可能な誤り行の数が所定数以内であるか
どうか判断し、この条件が満たされる場合には、リフレ
ッシュ頻度をさらに下げる。これを繰り返し、上記条件
が満たされなくなった場合には、リフレッシュ頻度を上
げ、理想的には、上記条件が満たされ且つリフレッシュ
頻度が最低になるようにリフレッシュ間隔をリフレッシ
ュ実行回路１５に設定する（図２のＢの部分）。上記
「所定数」は、エラー訂正符号の能力から決定されるも
のである。この処理において、エラーの発生した行につ
いては、別の行に内容をコピーする処理を行ってもよ
い。なお、実施例１では、リフレッシュ実行回路１５及
びタイマ１（１７）がＤＲＡＭｓ１３に内蔵されていな
いので、タイマ１（１７）にどのような値を設定するこ
とも可能であるということを前提としている。しかし、
何等かの理由で、タイマ１（１７）に設定する値に制限
がある場合には、当該制限内においてリフレッシュ間隔
を設定する。
【００３１】上記条件を満たす最低のリフレッシュ頻度
（最大のリフレッシュ間隔）が決定された場合には、リ
フレッシュ間隔制御回路７は、当該リフレッシュ間隔を
タイマ１（１７）に設定する。リフレッシュ実行回路１
５は、タイマ１（１７）により、設定された値がカウン
トされた場合に、リフレッシュ（ここではＣＡＳ Ｂｅ
ｆｏｒｅ ＲＡＳリフレッシュ）を実行する。そして、
このリフレッシュ動作を繰り返す。但し、エラー訂正符
号化回路３及びエラー訂正復号化回路５及びリフレッシ
ュ間隔制御回路７は動作させず、タイマ１（１７）及び
リフレッシュ実行回路１５のみでリフレッシュを実行す
る。これにより消費電力を下げる。
【００３２】このようにリフレッシュ実行回路１５とタ
イマ１（１７）のみを用いてリフレッシュの実行をスリ
ープ状態から脱するまで繰り返してもよい。しかし、何
等かの理由で温度上昇が発生したり、スリープ状態であ
るから、さらなる温度下降が生じる等、環境の変化が発
生する場合もある。温度上昇があれば、リフレッシュ頻
度を上げないと、上記の条件を満たすことができなくな
る場合も生じる。さらに、温度下降が生じると、もう少
しリフレッシュ間隔を延ばすことができるかもしれな
い。よって、リフレッシュ間隔とは無関係の間隔（例え
ばタイマ２（９）によりカウントされる間隔）、又は温
度センサ１１により通報された所定温度以上の温度上昇
又は下降に応答して、再度リフレッシュ間隔の調整を行
う（図２のＢ'の部分）。この時には、再度リフレッシ
ュ間隔を延長及び短縮して上記条件に合致する最適なリ
フレッシュ間隔を探索してもよい。また、単なる温度上
昇であれば、所定の時間リフレッシュ間隔を短くした
り、単なる温度下落であれば所定の時間リフレッシュ間
隔を長くしたりする調整であってもよい。これらの処理
をリフレッシュ間隔制御回路７により行う。
【００３３】リフレッシュ間隔の調整が行われた後は、
新たにタイマ１（１７）に設定された間隔でリフレッシ
ュ実行回路１５がリフレッシュを実行する。
【００３４】そして、スリープＯＦＦ信号を受信した場
合には、エラー訂正復号化回路５により誤り訂正及び復
号化を実施する（図２のＣの部分）。この誤り訂正及び
復号化の実施の後に、通常のリフレッシュ頻度に戻し、
通常の処理を実行するようになる。
【００３５】次に、リフレッシュ間隔制御回路７のＢ
（図２）におけるタイマ１（９）設定の動作フローの一
例を図３に示す。エラー訂正符号化回路３の動作が終了
すると、リフレッシュ間隔制御回路７の動作が開始され
（ステップ１００）、リフレッシュごとにエラー訂正復
号化回路５にエラー検出及び訂正を実施させる（ステッ
プ１０２）。そして、エラーが発生した場合には（ステ
ップ１０４）、リフレッシュ間隔制御回路７はエラー訂
正復号化回路５にレポートさせ、誤り行を他の場所にコ
ピーさせる（ステップ１０６）。そして、誤り行数が所
定数Ｍａｘ１を超えているか判断する（ステップ１０
８）。もし、エラーが発生していない場合（ステップ１
０４）、又は誤り行数がＭａｘ１を超えていない場合、
リフレッシュ間隔をｋ1倍して、そのリフレッシュ間隔
でリフレッシュを行う（ステップ１１０）。ｋ1倍する
ような場合は、さらにリフレッシュ間隔を延長できる可
能性があるので、ステップ１０２に戻る。一方、ステッ
プ１０８で誤り行数がＭａｘ１を超えている場合には、
リフレッシュ間隔の変更を終了する（ステップ１１
２）。
【００３６】図３の動作フローは一例であって、例え
ば、誤り行をコピーしなくともよい。誤り行を他の場所
にコピーすれば、採用した誤り訂正符号で訂正できない
ような誤りを生じても代替行からデータを復元すること
により誤り訂正可能となるので、よりリフレッシュ間隔
を延ばせるという効果が生じる。この場合、誤りが生じ
ている行と代替行との対応付けは、誤りが生じた行のア
ドレスを用いる、又は誤りが生じた行のデータそのもの
でマッチングを取ることにより検出する等の方法によ
り、代替行の存在を示す更なる冗長ビットを省略するこ
とは可能である。
【００３７】また、ステップ１０８の後に、一旦リフレ
ッシュ間隔を短くするステップを含め、ｋ1をｋ1より小
さいｋ2に置き換えてステップ１０２に戻り、再度ステ
ップ１０８で誤り行数がＭａｘ１を超えた場合に処理を
終了するように変形することも可能である。さらに、繰
り返しｋ2をｋ3に置換するような処理を実施するように
してもよい。この際には、短くする量も、小さくしてい
くとよい。
【００３８】さらに、図３の処理はＢ'（図２）の時に
実施してもよい。
【００３９】Ｂ'（図２）のタイミングは、上で述べた
ように、外部（例えば温度センサ１１）からの環境の変
化を示す信号に応答してもよいし、タイマ２に設定され
た間隔のようにタイマ１とは非同期の間隔で実施しても
よい。タイマ２の間隔が固定である場合には、図３の処
理をＢ'の時に実施することも考えられる。さらに、タ
イマ２の値を適応的に変更することも考えられる。これ
は、Ｂ'における処理は、ＤＲＡＭｓ１３内のデータの
信頼性の観点からは必要であるが、消費電力は余分にか
かることになるので、なるべく少ない回数に留めておく
ことが好ましいからである。
【００４０】図４に適応的なタイマ２（９）の設定処理
方法の一例を示す。最初に図４の処理が起動されるの
は、タイマ２（９）の初期値がカウントされた後であ
る。最初にリフレッシュ間隔制御回路７はエラー訂正復
号化回路３にエラー検出訂正を実施させ、誤り行数をレ
ポートさせる（ステップ１２２）。そして、誤り行数が
所定のＭａｘ２より小さければ、タイマ２（９）の設定
値をｋ2倍する（ステップ１２６）。そして、このｋ2倍
された設定値がタイマ２（９）によりカウントされる
と、ステップ１２２に戻る。一方、誤り行数がＭａｘ２
を超えている場合には、タイマ２（９）の現在の設定値
が、タイマ２（９）の最低の設定値より大きいかどうか
を判断する（ステップ１２８）。もし、タイマ２（９）
の設定値がタイマ２（９）の最低の設定値より大きい場
合には、タイマ２（９）の設定値は、ほぼ最適な値とな
っているので処理を終了する（ステップ１３２）。一
方、誤り行数はＭａｘ２より多いにもかかわらず、タイ
マ２（９）の設定値がタイマ２（９）の最低の設定値よ
り小さい場合には、リフレッシュ間隔そのものが長過ぎ
ると考えられるので、リフレッシュ間隔を１／ｋ1倍す
る（ステップ１３０）。そして、タイマ２（９）の現在
の設定値がカウントされた後に、ステップ１２２に戻
る。
【００４１】なお、ステップ１２８及び１３０の実施は
任意であり、実施しなくともよい。実施する場合は、図
４の処理を実施した後、図３の処理を実施する等、タイ
マ１（１７）の設定の調整を行う必要がある。
【００４２】Ｂ．実施例２ 実施例２は、セルフリフレッシュ機能を有し且つセルフ
リフレッシュの間隔を変更することができるＤＲＡＭチ
ップを用いる場合の例である。図５に実施例２の構成を
示しているが、実施例１と同じ構成のものは同じ参照番
号を付している。
【００４３】実施例２におけるＤＲＡＭチップ２１は、
コンピュータ１内において複数用いられている。各ＤＲ
ＡＭチップ２１は、ＤＲＡＭコア２３の部分と、セルフ
リフレッシュ実行回路２５の部分と、タイマ１（２７）
の部分を含む。ＤＲＡＭコア２３は、セルフリフレッシ
ュ機能と関係の無い部分であり、実施例１（図１）のＤ
ＲＡＭｓ１３と同様の機能を有している。リフレッシュ
間隔制御回路７は、例えば図３のような処理によりリフ
レッシュ間隔を設定する際に、タイマ１（２７）の対応
できる範囲においてその値を設定する。設定の仕方とし
ては、例えばＤＲＡＭチップ２１にリフレッシュ間隔設
定用のレジスタを用意しておき、リフレッシュ間隔制御
回路７は、このレジスタに所定の値を設定する。
【００４４】セルフリフレッシュ実行回路２５は、各Ｄ
ＲＡＭチップ２１ごとに用意されるので、リフレッシュ
間隔の設定（例えば図３の処理）もＤＲＡＭチップ２１
ごとに行う。また、ＤＲＡＭチップ２１ごとに設定する
リフレッシュ間隔が異なる場合も生じえる。
【００４５】一旦リフレッシュ間隔を設定した後は、タ
イマ２（９）又は温度センサ１１からの信号に応答して
各ＤＲＡＭチップ２１のリフレッシュ間隔とは非同期
に、リフレッシュ間隔の見直しを一斉に実施する。各Ｄ
ＲＡＭチップ２１ごとにリフレッシュ間隔の見直しを実
施してもよいが、リフレッシュ間隔制御回路７及びエラ
ー訂正復号化回路５の動作期間が増えるので、消費電力
が増加する。タイマ２（９）の設定処理は、図４のまま
実施してもよい。
【００４６】以上本発明の実施例を述べたが、以上述べ
た以外の変更も可能である。例えば、誤り行のコピー
は、同じメモリの他の場所を前提としていたが、磁気デ
ィスクをコンピュータ１が有している場合には、その領
域を用いてもよい。さらに、コンピュータ１にバッテリ
センサを含ませ、バッテリの残量が所定値以下となった
場合には、ＤＲＡＭ内のデータを、接続されたネットワ
ークのサーバ内の磁気ディスクやローカルに磁気ディス
クを有している場合にはその磁気ディスクに退避させる
ことも考えられる。それらが無い場合には、ユーザに警
告表示又は警告音を出力する等の処置も考えられる。さ
らに、スリープＯＦＦ信号が入力された後直ぐにエラー
訂正復号化回路５によりエラー訂正及び復号を実施する
ということを述べたが、直ぐに実行しないでもＤＲＡＭ
が使用される直前にエラー訂正及び復号を実施するよう
にしてもよい。さらに、最初の符号化処理も、スリープ
ＯＮ信号に応答せずとも、それより前にエラー訂正符号
化の処理が実施されている場合も考えられる。
【００４７】
【効果】意味ある情報を記憶したＤＲＡＭのリフレッシ
ュ間隔を、十分に延長することができた。
【００４８】意味ある情報を記憶した、データ保持のた
めにリフレッシュを必要とするＤＲＡＭなど記憶装置の
リフレッシュ間隔を、スリープ状態において十分に延長
することができた。
【００４９】意味ある情報を記憶した、データ保持のた
めにリフレッシュを必要とするＤＲＡＭなど記憶装置の
リフレッシュ間隔を、スリープ状態において最適化する
こともできた。
【００５０】意味ある情報を記憶した、データ保持のた
めにリフレッシュを必要とするＤＲＡＭなど記憶装置の
リフレッシュ間隔をスリープ状態において最適化し、記
憶装置周辺の環境変化にも十分対応可能なメモリシステ
ムを提供することもできた。 #dリフレッシュを長くさせながら、エラー訂正の頻度も
それ以上に長くする事により、エラー訂正による電力の
増加が、リフレッシュを長くすることによる電力の減少
に比べて十分少なくする事ができた。
【００５１】強力な誤り訂正機能や誤りを生じ易い部分
を代替領域に移し替える等の技術を用いて、信頼性の高
いメモリ・システムを提供することもできた。
【００５２】標準的なＤＲＡＭチップを可能な限り用い
ることにより、より安価で簡便なコンピュータを提供す
ることもできた。
【図面の簡単な説明】
【図１】本発明の実施例１の機能ブロック図である。
【図２】本発明のタイムフローを示す図である。
【図３】リフレッシュ間隔制御回路７によるタイマ１
（１７）の設定処理を表す図である。
【図４】リフレッシュ間隔制御回路７によるタイマ２
（９）の設定処理を表す図である。
【図５】本発明の実施例２の機能ブロック図である。
【符号の説明】
１ コンピュータ ３ エラー訂正符号化回路 ５ エラー訂正復号化回路 ７ リフレッシュ間隔制御回路 ９ タイマ２ １１ 温度センサ １３ ＤＲＡＭｓ １５ リフレッシュ実行回路 １７ タイマ１ ２１ ＤＲＡＭチップ ２３ ＤＲＡＭコア ２５ セルフリフレッシュ実行回路 ２７ タイマ１
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 茂則 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 東京基礎研究所 内

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】データを保持し続けるためにリフレッシュ
    を必要とする記憶装置のリフレッシュ間隔を、前記記憶
    装置への外部からの読み出し又は書き込みアクセスがな
    いスリープ状態において制御する装置であって、 二重誤り訂正以上の訂正が可能な符号に符号化する符号
    化回路及び誤り訂正及び復号を実施する復号化回路と、 前記スリープ状態移行後、前記記憶装置に保持され且つ
    前記符号化回路によって符号化されたデータを用いて、
    リフレッシュ間隔の変更を、前記復号化回路による訂正
    不可能な誤り行がなく且つ訂正可能な誤り行の数が所定
    数以内であり且つ前記記憶装置のリフレッシュを実行す
    るリフレッシュ実行回路が対応可能であってリフレッシ
    ュ間隔が最も長くなるまで実施し、前記リフレッシュ間
    隔の変更が終了した後は、当該変更終了時のリフレッシ
    ュ間隔で前記記憶装置のリフレッシュを実行するように
    前記リフレッシュ実行回路を設定するリフレッシュ間隔
    変更回路と、 を有するリフレッシュ間隔制御装置。
  2. 【請求項２】前記リフレッシュ間隔変更回路が、 外部から前記スリープ状態の終了を命じられた後に、通
    常のリフレッシュ間隔を前記リフレッシュ実行回路に設
    定し、前記記憶装置に保持されたデータが使用される前
    に、当該データの必要な部分又は全部に対して前記復号
    化回路を動作させる、請求項１記載のリフレッシュ間隔
    制御装置。
  3. 【請求項３】前記リフレッシュ間隔変更回路が、 前記データの必要な部分又は全部に対して前記復号化回
    路を動作させた後に、前記符号化回路及び復号化回路の
    作動を禁止する、請求項２記載のリフレッシュ間隔制御
    装置。
  4. 【請求項４】前記変更終了後、前記符号化回路及び復号
    化回路はリフレッシュに同期して動作しないことを特徴
    とする請求項１記載のリフレッシュ間隔制御装置。
  5. 【請求項５】前記リフレッシュ間隔変更回路が前記リフ
    レッシュ実行回路を内蔵する、請求項１記載のリフレッ
    シュ間隔制御装置。
  6. 【請求項６】前記リフレッシュ間隔変更回路が、 前記変更終了後、実行されるリフレッシュとは非同期
    に、リフレッシュ間隔の変更を実施する、 請求項１記載のリフレッシュ間隔制御装置。
  7. 【請求項７】前記変更終了後、後続の、リフレッシュ間
    隔を変更する処理が、当該リフレッシュ間隔を変更する
    処理の終期とリフレッシュの終期とが非同期となるよう
    に実施される、 請求項１記載のリフレッシュ間隔制御装置。
  8. 【請求項８】前記リフレッシュ間隔変更回路が、 前記変更終了後、当該変更終了時に設定したリフレッシ
    ュ間隔とは非同期の間隔で、リフレッシュ間隔の変更を
    実施する、 請求項１記載のリフレッシュ間隔制御装置。
  9. 【請求項９】前記非同期の間隔が、リフレッシュ間隔の
    変更を実施する際に検出される誤り行の数に応じて変更
    されることを特徴とする請求項８記載のリフレッシュ間
    隔制御装置。
  10. 【請求項１０】前記記憶装置の環境の変化を検出し、変
    化信号を出力する回路をさらに有し、 前記リフレッシュ間隔変更回路が、 前記変更終了後、前記変化信号に応答してリフレッシュ
    間隔の変更を実施する、 請求項１記載のリフレッシュ間隔制御装置。
  11. 【請求項１１】前記リフレッシュ間隔の変更が、前記復
    号化回路による訂正不可能な誤り行がなく且つ訂正可能
    な誤り行の数が所定数以内であり且つ前記リフレッシュ
    実行回路が対応可能であってリフレッシュ間隔が最も長
    くなるまで実施されることを特徴とする請求項６、８、
    ９又は１０のいずれか記載のリフレッシュ間隔制御装
    置。
  12. 【請求項１２】前記復号化回路により検出された訂正可
    能な誤りを含む誤り行の正しい内容を他の場所にコピー
    する回路をさらに含む請求項１、２、４、６、８又は１
    ０のいずれか記載のリフレッシュ間隔制御回路。
  13. 【請求項１３】前記リフレッシュ実行回路が前記記憶装
    置に内蔵される、請求項１記載のリフレッシュ間隔制御
    回路。
  14. 【請求項１４】データを保持し続けるためにリフレッシ
    ュを必要とする記憶装置と、 前記記憶装置のリフレッシュを実行するリフレッシュ実
    行回路と、 二重誤り訂正以上の訂正が可能な符号に符号化する符号
    化回路及び誤り訂正及び復号を実施する復号化回路と、 前記記憶装置への外部からの読み出し又は書き込みアク
    セスがないスリープ状態移行後、前記記憶装置に保持さ
    れ且つ前記符号化回路によって符号化されたデータを用
    いて、リフレッシュ間隔の変更を、前記復号化回路によ
    る訂正不可能な誤り行がなく且つ訂正可能な誤り行の数
    が所定数以内であり且つ前記リフレッシュ実行回路が対
    応可能であってリフレッシュ間隔が最も長くなるまで実
    施し、前記リフレッシュ間隔の変更が終了した後は、当
    該変更終了時のリフレッシュ間隔で前記記憶装置のリフ
    レッシュを実行するように前記リフレッシュ実行回路を
    設定するリフレッシュ間隔変更回路と、 を有するコンピュータ。
  15. 【請求項１５】データを保持し続けるためにリフレッシ
    ュを必要とし、当該リフレッシュを実行するリフレシュ
    実行回路を有する記憶装置と、 二重誤り訂正以上の訂正が可能な符号に符号化する符号
    化回路及び誤り訂正及び復号を実施する復号化回路と、 前記記憶装置への外部からの読み出し又は書き込みアク
    セスがないスリープ状態移行後、前記記憶装置に保持さ
    れ且つ前記符号化回路によって符号化されたデータを用
    いて、リフレッシュ間隔の変更を、前記復号化回路によ
    る訂正不可能な誤り行がなく且つ訂正可能な誤り行の数
    が所定数以内であり且つ前記リフレッシュ実行回路が対
    応可能であってリフレッシュ間隔が最も長くなるまで実
    施し、前記リフレッシュ間隔の変更が終了した後は、当
    該変更終了時のリフレッシュ間隔で前記記憶装置のリフ
    レッシュを実行するように前記リフレッシュ実行回路を
    設定するリフレッシュ間隔変更回路と、 を有するコンピュータ。
  16. 【請求項１６】前記リフレッシュ間隔変更回路が、 前記変更終了後、実行されるリフレッシュとは非同期
    に、リフレッシュ間隔の変更を実施する、 請求項１４又は１５のいずれか記載のコンピュータ。
  17. 【請求項１７】データを保持し続けるためにリフレッシ
    ュを必要とする記憶装置と、二重誤り訂正以上の訂正が
    可能な符号に符号化する符号化回路及び誤り訂正及び復
    号を実施する復号化回路とを有するコンピュータにおい
    て、前記記憶装置のリフレッシュ間隔を、前記記憶装置
    への外部からの読み出し又は書き込みアクセスがないス
    リープ状態において制御する方法であって、 前記記憶装置に保持され且つ前記符号化回路によって符
    号化されたデータを用いて、リフレッシュ間隔の変更
    を、前記復号化回路による訂正不可能な誤り行がなく且
    つ訂正可能な誤り行の数が所定数以内であり且つ前記記
    憶装置のリフレッシュを実行するリフレッシュ実行回路
    が対応可能であってリフレッシュ間隔が最も長くなるま
    で実施するステップと、 前記リフレッシュ間隔の変更が終了した後は、当該変更
    終了時のリフレッシュ間隔で前記記憶装置のリフレッシ
    ュを実行するように前記リフレッシュ実行回路を設定す
    るステップと、 を含むリフレッシュ間隔制御方法。
  18. 【請求項１８】外部から前記スリープ状態の終了を命じ
    られた後に、通常のリフレッシュ間隔を前記リフレッシ
    ュ実行回路に設定するステップと、 前記記憶装置に保持されたデータが使用される前に、当
    該データの必要な部分又は全部に対して前記復号化回路
    を動作させるステップと、 をさらに含む請求項１７記載のリフレッシュ間隔制御方
    法。
  19. 【請求項１９】前記変更終了後、実行されるリフレッシ
    ュとは非同期に、リフレッシュ間隔の変更を実施するス
    テップ、 をさらに含む請求項１７記載のリフレッシュ間隔制御方
    法。
  20. 【請求項２０】前記変更終了後、当該変更終了時に設定
    したリフレッシュ間隔とは非同期の間隔で、リフレッシ
    ュ間隔の変更を実施するステップと、 をさらに含む請求項１７記載のリフレッシュ間隔制御方
    法。
  21. 【請求項２１】前記非同期の間隔が、リフレッシュ間隔
    の変更を実施する際に検出される誤り行の数に応じて変
    更されることを特徴とする請求項２０記載のリフレッシ
    ュ間隔制御方法。
  22. 【請求項２２】前記コンピュータが、前記記憶装置の環
    境の変化を検出し、変化信号を出力する回路をさらに有
    し、 前記変更終了後、前記変化信号に応答してリフレッシュ
    間隔の変更を実施するステップをさらに含む請求項１７
    記載のリフレッシュ間隔制御方法。
  23. 【請求項２３】前記リフレッシュ間隔の変更が、前記復
    号化回路による訂正不可能な誤り行がなく且つ訂正可能
    な誤り行の数が所定数以内であり且つ前記リフレッシュ
    実行回路が対応可能であってリフレッシュ間隔が最も長
    くなるまで実施されることを特徴とする請求項１９乃至
    ２２のいずれか記載のリフレッシュ間隔制御方法。
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