JPH03262155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03262155A JPH03262155A JP2061546A JP6154690A JPH03262155A JP H03262155 A JPH03262155 A JP H03262155A JP 2061546 A JP2061546 A JP 2061546A JP 6154690 A JP6154690 A JP 6154690A JP H03262155 A JPH03262155 A JP H03262155A
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- JP
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- region
- mask
- oxide film
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- type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り１特にツインウェルを有す
る半導体装置の製造方法に関し一導電型ウェルとそれに
隣接する反対導電型ウェルの上面の高さを揃える製造方
法の提供を目的とし 半導体基板の一導電型ウェルを形成する第１の領域を露
出し、前記第１の領域に隣接し反対導電型ウェルを形成
する第２の領域を覆う第１のマスクを形成し、前記第１
のマスクをマスク心こして前記第１の領域に一導電型の
不純物を導入した後前記第１の領域を選択的に熱酸化し
て第１の酸化膜を形成する工程と、前記第１の酸化膜を
マスクにして前記第２の領域に反対導電型の不純物を導
入した後前記第１のマスクを除去し、つづいて前記第１
の領域及び前記第２の領域にエピタキシャル成長層を成
長する工程と、前記エピタキシャル成長層の前記第１の
領域を覆い、前記第２の領域を露出する第２のマスクを
形成し、前記第２のマスクをマスクにして前記第２の領
域に反対導電型の不純物を導入した後、前記第２の領域
を選択的に熱酸化して第２の酸化膜を形成する工程と、
前記第２の酸化膜をマスク乙こして、前記第１の領域に
一導電型の不純物を導入した後前記第２の酸化膜を除去
する工程とを有し、一導電型ウェルと反対導電型ウェル
の高さを揃える半導体装置の製造方法により構成する。
る半導体装置の製造方法に関し一導電型ウェルとそれに
隣接する反対導電型ウェルの上面の高さを揃える製造方
法の提供を目的とし 半導体基板の一導電型ウェルを形成する第１の領域を露
出し、前記第１の領域に隣接し反対導電型ウェルを形成
する第２の領域を覆う第１のマスクを形成し、前記第１
のマスクをマスク心こして前記第１の領域に一導電型の
不純物を導入した後前記第１の領域を選択的に熱酸化し
て第１の酸化膜を形成する工程と、前記第１の酸化膜を
マスクにして前記第２の領域に反対導電型の不純物を導
入した後前記第１のマスクを除去し、つづいて前記第１
の領域及び前記第２の領域にエピタキシャル成長層を成
長する工程と、前記エピタキシャル成長層の前記第１の
領域を覆い、前記第２の領域を露出する第２のマスクを
形成し、前記第２のマスクをマスクにして前記第２の領
域に反対導電型の不純物を導入した後、前記第２の領域
を選択的に熱酸化して第２の酸化膜を形成する工程と、
前記第２の酸化膜をマスク乙こして、前記第１の領域に
一導電型の不純物を導入した後前記第２の酸化膜を除去
する工程とを有し、一導電型ウェルと反対導電型ウェル
の高さを揃える半導体装置の製造方法により構成する。
本発明は半導体装置の製造方法に係り、特にツインウェ
ルを有する半導体装置の製造方法に関する。
ルを有する半導体装置の製造方法に関する。
第２図はツインウェルを説明するための図である。半導
体基板に形成されたＮ型ウェル（第１の領域）とＰ型ウ
ェル（第２の領域）が交互に並んでおり、そこにＣＭＯ
３，Ｂ ｉ ＣＭＯ３等のデバイスが形成される。
体基板に形成されたＮ型ウェル（第１の領域）とＰ型ウ
ェル（第２の領域）が交互に並んでおり、そこにＣＭＯ
３，Ｂ ｉ ＣＭＯ３等のデバイスが形成される。
第３図（ａ）乃至（ｇ）はツインウェルを形成する従来
例の工程を示す断面図であり、以下、従来例について説
明する。
例の工程を示す断面図であり、以下、従来例について説
明する。
Ｐ型基板１を熱酸化して酸化膜２を形成し、第１の領域
を露出し、それに隣接する第２の領域を覆うマスク３を
形成する（第３図（ａ）参照）。
を露出し、それに隣接する第２の領域を覆うマスク３を
形成する（第３図（ａ）参照）。
マスク３をマスクにして、第１の領域にひ素（Ａｓ’
）をイオン注入した後、第１の領域を選択的に熱酸化し
て酸化膜４を形成する（第３図（ｂ）及び（ｃ）参照）
。
）をイオン注入した後、第１の領域を選択的に熱酸化し
て酸化膜４を形成する（第３図（ｂ）及び（ｃ）参照）
。
酸化膜４をマスクにして、第２の領域にほう素（Ｂ゛）
をイオン注入する（第３図（ｄ）参照）。
をイオン注入する（第３図（ｄ）参照）。
酸化膜２，４を除去した後拡散処理を行って。
Ｎ゛型埋込み層５ａ、Ｐ”型埋込み層６を形成する（第
３図（ｅ）参照）。
３図（ｅ）参照）。
表面ノタメージ層を除去した後、エピタキシャル成長層
７を成長する（第３図（ｆ）参照）。
７を成長する（第３図（ｆ）参照）。
薄い酸化膜を成長した後、第１の領域を開口するレジス
トマスクを形成し、りん（Ｐ′）をイオン注入し、レジ
ストマスクを除去する。次に、第２の領域を開口するレ
ジストマスクを形成し、はう素（Ｂ１）をイオン注入し
、レジストマスクを除去する。その後、 １１００’Ｃ
，６０分のウェル拡散処理を施し、Ｎ型ウェル１２．Ｐ
型ウェル１０ａを形成する（第３図（ｇ）参照）。
トマスクを形成し、りん（Ｐ′）をイオン注入し、レジ
ストマスクを除去する。次に、第２の領域を開口するレ
ジストマスクを形成し、はう素（Ｂ１）をイオン注入し
、レジストマスクを除去する。その後、 １１００’Ｃ
，６０分のウェル拡散処理を施し、Ｎ型ウェル１２．Ｐ
型ウェル１０ａを形成する（第３図（ｇ）参照）。
ところで、この従来法ではＮ型ウェル１２七Ｐ型ウェル
１３の上面の高さが異なり段差を生じる。この段差はそ
の後の微細パターン形成においてフォーカスずれを生し
、マスクの開口幅が同じでもＮ型ウェル１２に形成され
るパターンの幅とＰ型ウェル１０ａに形成されるパター
ンの幅が異なってしまうといった問題を生していた。
１３の上面の高さが異なり段差を生じる。この段差はそ
の後の微細パターン形成においてフォーカスずれを生し
、マスクの開口幅が同じでもＮ型ウェル１２に形成され
るパターンの幅とＰ型ウェル１０ａに形成されるパター
ンの幅が異なってしまうといった問題を生していた。
本発明は、Ｎ型ウェル１２とＰ型ウェル１３の上面の高
さを揃え、その後の微細パターン形成を両ウェルで同等
の精度で容易に行うことができる方法を提供することを
目的とする。
さを揃え、その後の微細パターン形成を両ウェルで同等
の精度で容易に行うことができる方法を提供することを
目的とする。
［課題を解決するための手段］
上記課題は、半導体基板１の一導電型ウェルを形成する
第１の領域を露出し、前記第１の領域に隣接し反対導電
型ウェルを形成する第２の領域を覆う第１のマスク３を
形成し、前記第１のマスク３をマスクにして前記第１の
領域に一導電型の不純物を導入した後、前記第１の領域
を選択的に熱酸化して第１の酸化膜４を形成する工程と
、前記第１の酸化膜４をマスクにして前記第２の領域に
反対導電型の不純物を導入した後前記第１のマスり３を
除去し２つづいて前記第１の領域及び前記第２の領域に
エピタキシャル成長層７を成長する工程と、前記エピタ
キシャル成長層７の前記第１の領域を覆い、前記第２の
領域を露出する第２のマスク９を形成し、前記第２のマ
スク９をマスクにして前記第２の領域に反対導電型の不
純物を導入した後、前記第２の領域を選択的に熱酸化し
て第２の酸化膜１１を形成する工程と、前記第２の酸化
膜１１をマスクにして、前記第１の領域に一導電型の不
純物を導入した後前記第２の酸化膜１１を除去する工程
とを有し、前記第１の領域に形成される一導電型ウェル
１２と前記第２の領域に形成される反対導電型ウェル１
０ａの上面の高さを揃える半導体装置の製造方法によっ
て解決される。
第１の領域を露出し、前記第１の領域に隣接し反対導電
型ウェルを形成する第２の領域を覆う第１のマスク３を
形成し、前記第１のマスク３をマスクにして前記第１の
領域に一導電型の不純物を導入した後、前記第１の領域
を選択的に熱酸化して第１の酸化膜４を形成する工程と
、前記第１の酸化膜４をマスクにして前記第２の領域に
反対導電型の不純物を導入した後前記第１のマスり３を
除去し２つづいて前記第１の領域及び前記第２の領域に
エピタキシャル成長層７を成長する工程と、前記エピタ
キシャル成長層７の前記第１の領域を覆い、前記第２の
領域を露出する第２のマスク９を形成し、前記第２のマ
スク９をマスクにして前記第２の領域に反対導電型の不
純物を導入した後、前記第２の領域を選択的に熱酸化し
て第２の酸化膜１１を形成する工程と、前記第２の酸化
膜１１をマスクにして、前記第１の領域に一導電型の不
純物を導入した後前記第２の酸化膜１１を除去する工程
とを有し、前記第１の領域に形成される一導電型ウェル
１２と前記第２の領域に形成される反対導電型ウェル１
０ａの上面の高さを揃える半導体装置の製造方法によっ
て解決される。
１作用］
本発明では、エピタキシャル成長後節１の領域を覆い、
第２の領域を露出する第２のマスク９を用いて第２の領
域を選択的に熱酸化して第２の酸化膜１１を形成し、そ
の後節２の酸化膜１１を除去することにより、エピタキ
シャル成長層７に生した段差を緩和している。
第２の領域を露出する第２のマスク９を用いて第２の領
域を選択的に熱酸化して第２の酸化膜１１を形成し、そ
の後節２の酸化膜１１を除去することにより、エピタキ
シャル成長層７に生した段差を緩和している。
第１の酸化膜３の厚さと第２の酸化膜１１の厚さを等し
くすれば、一導電型ウェル１２と反対導電型ウェル１０
ａの上面の高さを完全に揃えることができる。
くすれば、一導電型ウェル１２と反対導電型ウェル１０
ａの上面の高さを完全に揃えることができる。
第１図（ａ）乃至（ｋ）は本発明の詳細な説明するため
の工程を示す断面図で、以下、これらの図を参照しなが
ら説明する。
の工程を示す断面図で、以下、これらの図を参照しなが
ら説明する。
第１図（ａ）参照
半導体基板１として抵抗１０ΩｃｍのＰ型（１００）Ｓ
ｉ基板を用い、９５０°Ｃで塩酸酸化して表面に厚さ２
００人の酸化膜２を形成する。
ｉ基板を用い、９５０°Ｃで塩酸酸化して表面に厚さ２
００人の酸化膜２を形成する。
低圧ＣＶＤ法により厚さ１５００人のシリコン窒化膜を
形成する。Ｎ゛゛埋込み層とさらにその」二にＮ型ウェ
ルを形成する予定の第１の領域を開口しその第１の領域
に隣接するＰ型ウェルを形成する予定の第２の領域を覆
うレジストマスクを形成し反応性イオンエンチング（Ｒ
ＩＥ）によりシリコン窒化膜をエツチングして第１のマ
スク３を形成する。。
形成する。Ｎ゛゛埋込み層とさらにその」二にＮ型ウェ
ルを形成する予定の第１の領域を開口しその第１の領域
に隣接するＰ型ウェルを形成する予定の第２の領域を覆
うレジストマスクを形成し反応性イオンエンチング（Ｒ
ＩＥ）によりシリコン窒化膜をエツチングして第１のマ
スク３を形成する。。
第１図（ｂ）参照
第１のマスク３をマスクにして、ひ素（Ａｓ’ ）をイ
オン注入する。注入条件は７０ｋｅＶ、ドーズ量４ Ｅ
１５ｃｍ−２である。これにより、第１の領域にＮ型
注入領域が形成される。
オン注入する。注入条件は７０ｋｅＶ、ドーズ量４ Ｅ
１５ｃｍ−２である。これにより、第１の領域にＮ型
注入領域が形成される。
第１図（ｃ）参照
レジストを除去し第１のマスク３をマスクにし”４．９
００°Ｃのウェット酸化により第１の領域を選択酸化し
、厚さ４０００人の第１の酸化膜４を形成する。第１の
酸化膜４の下部にＮ゛型領領域５形成される。
００°Ｃのウェット酸化により第１の領域を選択酸化し
、厚さ４０００人の第１の酸化膜４を形成する。第１の
酸化膜４の下部にＮ゛型領領域５形成される。
第１図（ｃｌ）参照
第１のマスク３をウェットエッチにより除去する。第１
の酸化膜４をマスクにして、第２の領域にほう素（Ｂ゛
）をイオン注入する。注入条件は４０ｋｅＶ、ドーズ量
Ｉ Ｅ １３ｃｍ−２である。これにより、第２の領域
にＰ型注入領域が形成される。
の酸化膜４をマスクにして、第２の領域にほう素（Ｂ゛
）をイオン注入する。注入条件は４０ｋｅＶ、ドーズ量
Ｉ Ｅ １３ｃｍ−２である。これにより、第２の領域
にＰ型注入領域が形成される。
第１図（ｅ）参照
第１の酸化膜４をウェットエッチにより除去した後、９
５０°Ｃで塩酸酸化して表面に厚さ２００人の酸化膜を
形成する。次ムこ、窒素中１１５０°Ｃ１９０分の埋込
み層拡散処理を施し、Ｎ゛゛埋込み層５ａＰ゛型埋込み
層６を形成する。その後９表面の酸化膜を除去する。
５０°Ｃで塩酸酸化して表面に厚さ２００人の酸化膜を
形成する。次ムこ、窒素中１１５０°Ｃ１９０分の埋込
み層拡散処理を施し、Ｎ゛゛埋込み層５ａＰ゛型埋込み
層６を形成する。その後９表面の酸化膜を除去する。
第１図（ｆ）参照
Ｎ゛゛埋込み層５ａ、 Ｐ’型埋込み層６上にエピタ
キシャル成長を行い、厚さ１．５ μｍのノンドブのエ
ピタキシャル成長層７を成長する。
キシャル成長を行い、厚さ１．５ μｍのノンドブのエ
ピタキシャル成長層７を成長する。
第１図（ｇ）参照
９５０°Ｃで塩酸酸化して表面に厚さ２００人の酸化膜
８を形成する。
８を形成する。
低圧ＣＶＤ法により厚さ１５００人のシリコン窒化膜を
形成する。第２の領域を開口するレジストマスクを形成
し、ＲＩＥによりシリコン窒化膜をエツチングして第２
のマスク９を形成する。
形成する。第２の領域を開口するレジストマスクを形成
し、ＲＩＥによりシリコン窒化膜をエツチングして第２
のマスク９を形成する。
第２のマスク９をマスクにして、はう素（Ｂ゛）をイオ
ン注入する。注入条件は１８０ ｋｅＶドーズ量２ Ｅ
１２ｃｍ−２である。これにより、第２の領域にＰ型
注入領域が形成される。
ン注入する。注入条件は１８０ ｋｅＶドーズ量２ Ｅ
１２ｃｍ−２である。これにより、第２の領域にＰ型
注入領域が形成される。
第１図（ｈ）参照
レジストを除去し第２のマスク９をマスクにして ９０
０°Ｃのウェット酸化により第２の領域を選択酸化し、
厚さ４０００人の第２の酸化膜１１を形成する。第２の
酸化膜１１の下部にＰ″型領領域１０形成される。
０°Ｃのウェット酸化により第２の領域を選択酸化し、
厚さ４０００人の第２の酸化膜１１を形成する。第２の
酸化膜１１の下部にＰ″型領領域１０形成される。
第１図（ｉ）参照
第２のマスク９をウェットエッチにより除去する。第２
の酸化膜１１をマスクにして、第１の領域にりん（Ｐ゛
）をイオン注入する。注入条件は１８０ ｋｅＶ、ドー
ズ量３ Ｅ １２ｃｍ−２である。これにより、第１の
領域にＮ型注入領域が形成される。
の酸化膜１１をマスクにして、第１の領域にりん（Ｐ゛
）をイオン注入する。注入条件は１８０ ｋｅＶ、ドー
ズ量３ Ｅ １２ｃｍ−２である。これにより、第１の
領域にＮ型注入領域が形成される。
第１図（ｊ）参照
第２の酸化膜１１をウェットエッチにより除去する。９
５０″Ｃで塩酸酸化して表面に厚さ２００人の酸化膜を
形成する。次に、窒素中１１００°Ｃ１６０分のウェル
拡散処理を施し、Ｎ型ウェル１２．Ｐ型ウェル１０ａを
形成する。その後表面の酸化膜を除去する。Ｎ型ウェル
Ｉ２とＰ型ウェル１０の上面は同し高さになる。
５０″Ｃで塩酸酸化して表面に厚さ２００人の酸化膜を
形成する。次に、窒素中１１００°Ｃ１６０分のウェル
拡散処理を施し、Ｎ型ウェル１２．Ｐ型ウェル１０ａを
形成する。その後表面の酸化膜を除去する。Ｎ型ウェル
Ｉ２とＰ型ウェル１０の上面は同し高さになる。
第１図（ｋ）参照
上面の高さが等しいＮ型ウェル１２とＰ型ウェル１０に
７通常の方法によりＣＭＯ３を形成する例を示し、１３
はフィールド酸化膜、 １４．１８はゲート酸化膜、
１５．１９はゲート電極、 １６．２０はソース、 ＋
７２１はドレインを表す。
７通常の方法によりＣＭＯ３を形成する例を示し、１３
はフィールド酸化膜、 １４．１８はゲート酸化膜、
１５．１９はゲート電極、 １６．２０はソース、 ＋
７２１はドレインを表す。
第１の領域にはＰチャネルＭＯ３ＦＥＴ、 第２の領域
にはＮチャネルＭＯ３ＦＥＴが形成される。
にはＮチャネルＭＯ３ＦＥＴが形成される。
両者の寸法精度は同等である。
本実施例ではＰ型基板を用いたが、Ｎ型基板を用いても
前記の工程をそのまま適用することができる。
前記の工程をそのまま適用することができる。
また１本発明はＣＭＯ３に限らず、ツインウェルに形成
されるデバイスであれば、Ｂ１ＣＭＯＳバイポーラトラ
ンジスタ等にも適用できることは明らかである。
されるデバイスであれば、Ｂ１ＣＭＯＳバイポーラトラ
ンジスタ等にも適用できることは明らかである。
１
〔発明の効果〕
以上説明したように、本発明によれば、ツインウェルを
もつデバイスに微細なパターンを精度よく形成すること
ができ、かかる半導体装置の高集積化に寄与するところ
が大きい。
もつデバイスに微細なパターンを精度よく形成すること
ができ、かかる半導体装置の高集積化に寄与するところ
が大きい。
第１図（ａ）乃至（ｋ）は実施例を説明するための工程
を示す断面図。 第２図はツインウェルを説明するための口笛３図（ａ）
乃至（ｇ）は従来例を説明するための工程を示す断面図 である。 図において ■は半導体基板であってＰ型基板 ２は酸化膜 ３はマスクであって第１のマスク ４は酸化膜であって第１の酸化膜。 ５はＮ゛型領領域 ５ａはＮ゛゛埋込み層 ２ ６はＰ“型埋込み層 ７はエピタキシャル成長層 ８は酸化膜 ９は第２のマスク １０はＰ１型領域 １０ａはＰ型ウェル。 １１は第２の酸化膜 １２はＮ型ウェル １３はフィールド酸化膜 １４、１８はゲート酸化膜。 １５、１９はゲート電極 １６、２０はソース １７、２１はドレイン ヘ ｑ〕 杖 ［９ へ ぼ ｉ−ＬＡヤ 寸 −Ｌ／′Ｉ−＋− ← ＼ｔし負 Ｃつへ Ｃ＼
を示す断面図。 第２図はツインウェルを説明するための口笛３図（ａ）
乃至（ｇ）は従来例を説明するための工程を示す断面図 である。 図において ■は半導体基板であってＰ型基板 ２は酸化膜 ３はマスクであって第１のマスク ４は酸化膜であって第１の酸化膜。 ５はＮ゛型領領域 ５ａはＮ゛゛埋込み層 ２ ６はＰ“型埋込み層 ７はエピタキシャル成長層 ８は酸化膜 ９は第２のマスク １０はＰ１型領域 １０ａはＰ型ウェル。 １１は第２の酸化膜 １２はＮ型ウェル １３はフィールド酸化膜 １４、１８はゲート酸化膜。 １５、１９はゲート電極 １６、２０はソース １７、２１はドレイン ヘ ｑ〕 杖 ［９ へ ぼ ｉ−ＬＡヤ 寸 −Ｌ／′Ｉ−＋− ← ＼ｔし負 Ｃつへ Ｃ＼
Claims (1)
- 【特許請求の範囲】 半導体基板（１）の一導電型ウェルを形成する第１の
領域を露出し、前記第１の領域に隣接し反対導電型ウェ
ルを形成する第２の領域を覆う第１のマスク（３）を形
成し、前記第１のマスク（３）をマスクにして前記第１
の領域に一導電型の不純物を導入した後、前記第１の領
域を選択的に熱酸化して第１の酸化膜（４）を形成する
工程と、 前記第１の酸化膜（４）をマスクにして前記第２の領域
に反対導電型の不純物を導入した後前記第１のマスク（
３）を除去し、つづいて前記第１の領域及び前記第２の
領域にエピタキシャル成長層（７）を成長する工程と、 前記エピタキシャル成長層（７）の前記第１の領域を覆
い、前記第２の領域を露出する第２のマスク（９）を形
成し、前記第２のマスク（９）をマスクにして前記第２
の領域に反対導電型の不純物を導入した後、前記第２の
領域を選択的に熱酸化して第２の酸化膜（１１）を形成
する工程と、 前記第２の酸化膜（１１）をマスクにして、前記第１の
領域に一導電型の不純物を導入した後前記第２の酸化膜
（１１）を除去する工程とを有し、前記第１の領域に形
成される一導電型ウェル（１２）と前記第２の領域に形
成される反対導電型ウェル（１０ａ）の上面の高さを揃
えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061546A JPH03262155A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061546A JPH03262155A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262155A true JPH03262155A (ja) | 1991-11-21 |
Family
ID=13174230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2061546A Pending JPH03262155A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417038B1 (en) * | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
| JP2009164295A (ja) * | 2007-12-28 | 2009-07-23 | Canon Inc | 光電変換装置の製造方法、半導体装置の製造方法、光電変換装置、及び撮像システム |
-
1990
- 1990-03-13 JP JP2061546A patent/JPH03262155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417038B1 (en) * | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
| JP2009164295A (ja) * | 2007-12-28 | 2009-07-23 | Canon Inc | 光電変換装置の製造方法、半導体装置の製造方法、光電変換装置、及び撮像システム |
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