JPH11214638A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11214638A JPH11214638A JP10016646A JP1664698A JPH11214638A JP H11214638 A JPH11214638 A JP H11214638A JP 10016646 A JP10016646 A JP 10016646A JP 1664698 A JP1664698 A JP 1664698A JP H11214638 A JPH11214638 A JP H11214638A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- control circuit
- memory block
- memory
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルの動作制御を行なう制御回路部を
中央部に集中させた半導体記憶装置において、放熱特性
や歩留りを向上させ、高性能化する。 【解決手段】 メモリセルの動作制御を行なう制御回路
部３を中央に集中させ、その上に接着剤４を介して放熱
板５を取付ける。また、制御回路部３上に、ＭＰＵ等の
機能をもった半導体集積回路をバンプ電極を介して搭載
する。また、制御回路部とメモリブロックをそれぞれ別
個のチップに形成する。
中央部に集中させた半導体記憶装置において、放熱特性
や歩留りを向上させ、高性能化する。 【解決手段】 メモリセルの動作制御を行なう制御回路
部３を中央に集中させ、その上に接着剤４を介して放熱
板５を取付ける。また、制御回路部３上に、ＭＰＵ等の
機能をもった半導体集積回路をバンプ電極を介して搭載
する。また、制御回路部とメモリブロックをそれぞれ別
個のチップに形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来から、半導体記憶装置の一例として
ＤＲＡＭ（Dynamic Random Access Memory）は広く知ら
れている。ＤＲＡＭは、一般に記憶素子であるメモリセ
ルが形成されるメモリブロックと、メモリセルの動作制
御を行なう周辺回路が形成される周辺回路部とを備え
る。従来のＤＲＡＭでは、たとえば４つのメモリブロッ
クが設けられる場合には、周辺回路部は十字型の形状を
有していた。そのため、各メモリブロックと周辺回路部
との間の信号遅延が不均一となるという問題があった。
ＤＲＡＭ（Dynamic Random Access Memory）は広く知ら
れている。ＤＲＡＭは、一般に記憶素子であるメモリセ
ルが形成されるメモリブロックと、メモリセルの動作制
御を行なう周辺回路が形成される周辺回路部とを備え
る。従来のＤＲＡＭでは、たとえば４つのメモリブロッ
クが設けられる場合には、周辺回路部は十字型の形状を
有していた。そのため、各メモリブロックと周辺回路部
との間の信号遅延が不均一となるという問題があった。
【０００３】上記の問題を解消すべく、周辺回路部を複
数のメモリブロックの中央に集中させたレイアウトが提
案されている。その一例が図１０に示されている。
数のメモリブロックの中央に集中させたレイアウトが提
案されている。その一例が図１０に示されている。
【０００４】図１０を参照して、チップ（ＤＲＡＭ）１
は、半導体基板２の主表面上に形成された８つのメモリ
ブロック７ａ〜７ｈと、これらに囲まれるように中央部
に配置された制御回路部３とを備える。この制御回路部
３が、上記の周辺回路部に相当する。このように制御回
路部３の周囲にメモリブロック７ａ〜７ｈを設けること
により、信号配線の長さを均一に揃えることが容易とな
るので、制御回路部３とメモリブロック７ａ〜７ｈ間の
信号遅延を均一とすることが可能となる。
は、半導体基板２の主表面上に形成された８つのメモリ
ブロック７ａ〜７ｈと、これらに囲まれるように中央部
に配置された制御回路部３とを備える。この制御回路部
３が、上記の周辺回路部に相当する。このように制御回
路部３の周囲にメモリブロック７ａ〜７ｈを設けること
により、信号配線の長さを均一に揃えることが容易とな
るので、制御回路部３とメモリブロック７ａ〜７ｈ間の
信号遅延を均一とすることが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、図１０
に示されるＤＲＡＭにも次に説明するような問題があっ
た。
に示されるＤＲＡＭにも次に説明するような問題があっ
た。
【０００６】従来のＤＲＡＭでは、放熱部材を積極的に
設けることが必要なほどの高速動作が要求されていなか
った。そのため、パッケージやリードフレームからの放
熱で十分対応できていた。しかし、近年のＭＰＵの動作
周波数向上に伴って１００ＭＨｚ以上の高周波で動作す
るＤＲＡＭが要求されるようになってきた。この場合
に、発熱の多い回路を含む制御回路部３がチップ１の中
央部に集中することにより、チップ１の中央部で単位面
積あたりの発熱が従来より大きくなり、その結果放熱が
追いつかず熱破壊を起こすという問題が生じ得る。
設けることが必要なほどの高速動作が要求されていなか
った。そのため、パッケージやリードフレームからの放
熱で十分対応できていた。しかし、近年のＭＰＵの動作
周波数向上に伴って１００ＭＨｚ以上の高周波で動作す
るＤＲＡＭが要求されるようになってきた。この場合
に、発熱の多い回路を含む制御回路部３がチップ１の中
央部に集中することにより、チップ１の中央部で単位面
積あたりの発熱が従来より大きくなり、その結果放熱が
追いつかず熱破壊を起こすという問題が生じ得る。
【０００７】また、チップ１の形成後に、ＭＰＵ，Ｃａ
ｃｈｅ，ＢＩＳＴ（Built In SelfTest）回路，パリテ
ィ用ＤＲＡＭ等の機能を付加することができれば、単一
種類のチップ１に対してさまざまな機能を追加すること
ができる。しかしながら、図１０に示される構造では、
上記のような機能をチップ１上に選択的に追加すること
は、チップ１がチップ間配線のためのパッドを持たない
ため不可能であった。
ｃｈｅ，ＢＩＳＴ（Built In SelfTest）回路，パリテ
ィ用ＤＲＡＭ等の機能を付加することができれば、単一
種類のチップ１に対してさまざまな機能を追加すること
ができる。しかしながら、図１０に示される構造では、
上記のような機能をチップ１上に選択的に追加すること
は、チップ１がチップ間配線のためのパッドを持たない
ため不可能であった。
【０００８】さらに、各メモリブロック７ａ〜７ｈには
冗長救済手段がそれぞれ設けられている。しかし、メモ
リブロック７ａ〜７ｈのうちのいずれか１つに冗長救済
手段によって救済し得ない不良が存在した場合、残りの
メモリブロックが良品であったとしてもチップ１全体が
不良品と判定されていた。もし、救済不可能なメモリブ
ロックを良品と置換えることができれば、チップ１を冗
長救済して歩留りを向上できるが、従来はチップ１全体
が単一の半導体チップに形成されていたため、それが不
可能であった。そのため、歩留りが低下するという問題
もあった。
冗長救済手段がそれぞれ設けられている。しかし、メモ
リブロック７ａ〜７ｈのうちのいずれか１つに冗長救済
手段によって救済し得ない不良が存在した場合、残りの
メモリブロックが良品であったとしてもチップ１全体が
不良品と判定されていた。もし、救済不可能なメモリブ
ロックを良品と置換えることができれば、チップ１を冗
長救済して歩留りを向上できるが、従来はチップ１全体
が単一の半導体チップに形成されていたため、それが不
可能であった。そのため、歩留りが低下するという問題
もあった。
【０００９】この発明は、上記のような課題を解決する
ためになされたものである。この発明の１つの目的は、
メモリブロックに囲まれるように制御回路部を配置した
場合に、制御回路部の放熱を効率的に行なうことが可能
となる半導体記憶装置を提供することにある。
ためになされたものである。この発明の１つの目的は、
メモリブロックに囲まれるように制御回路部を配置した
場合に、制御回路部の放熱を効率的に行なうことが可能
となる半導体記憶装置を提供することにある。
【００１０】この発明の他の目的は、ＭＰＵ等の機能を
選択的に追加することが可能となる半導体記憶装置を提
供することにある。
選択的に追加することが可能となる半導体記憶装置を提
供することにある。
【００１１】この発明のさらに他の目的は、歩留りを向
上させることが可能となる半導体記憶装置を提供するこ
とにある。
上させることが可能となる半導体記憶装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、１つの局面では、複数のメモリブロックと、
制御回路部と、放熱部材とを備える。メモリブロック内
には複数のメモリセルが形成される。制御回路部は、複
数のメモリブロックに囲まれ、メモリセルの動作制御を
行なう制御回路が内部に形成される。放熱部材は、制御
回路部の表面上と裏面上の少なくとも一方に選択的に設
けられ、制御回路部で発生した熱を放散する機能を有す
る。なお、上記の制御回路部は、各メモリブロックとの
信号遅延が均一となるように配置されればよい。
憶装置は、１つの局面では、複数のメモリブロックと、
制御回路部と、放熱部材とを備える。メモリブロック内
には複数のメモリセルが形成される。制御回路部は、複
数のメモリブロックに囲まれ、メモリセルの動作制御を
行なう制御回路が内部に形成される。放熱部材は、制御
回路部の表面上と裏面上の少なくとも一方に選択的に設
けられ、制御回路部で発生した熱を放散する機能を有す
る。なお、上記の制御回路部は、各メモリブロックとの
信号遅延が均一となるように配置されればよい。
【００１３】上記のように、制御回路部の表面上と裏面
上の少なくとも一方に選択的に放熱部材を設けることに
より、発熱量が多い部分から外部に熱を放散することが
可能となる。それにより、効率的に放熱が行なえるばか
りでなく、チップの表面上全体に放熱部材を設ける場合
と比べてコスト削減も可能となる。
上の少なくとも一方に選択的に放熱部材を設けることに
より、発熱量が多い部分から外部に熱を放散することが
可能となる。それにより、効率的に放熱が行なえるばか
りでなく、チップの表面上全体に放熱部材を設ける場合
と比べてコスト削減も可能となる。
【００１４】上記半導体記憶装置は、パッケージを備え
てもよい。この場合、放熱部材は、パッケージを貫通し
て外部に露出することが好ましい。なお、上記パッケー
ジとは、本願明細書では、チップを気密封止するための
絶縁部材のことを称する。
てもよい。この場合、放熱部材は、パッケージを貫通し
て外部に露出することが好ましい。なお、上記パッケー
ジとは、本願明細書では、チップを気密封止するための
絶縁部材のことを称する。
【００１５】上記のように放熱部材がパッケージを貫通
することにより、制御回路部で発生した熱をパッケージ
の外部に直接放散することが可能となる。それにより、
効率的な放熱が行なえる。
することにより、制御回路部で発生した熱をパッケージ
の外部に直接放散することが可能となる。それにより、
効率的な放熱が行なえる。
【００１６】この発明に係る半導体記憶装置は、他の局
面では、第１と第２のチップを備える。第１のチップ
は、複数のメモリブロックと、制御回路部とを含む。複
数のメモリブロックの各々には複数のメモリセルが形成
される。制御回路部は複数のメモリブロックに囲まれ、
その内部にメモリセルの動作制御を行なう制御回路が形
成される。バンプ電極は、制御回路の周囲に形成され
る。第２のチップは、バンプ電極を介して第１のチップ
と接続され、制御回路部上に配置される。
面では、第１と第２のチップを備える。第１のチップ
は、複数のメモリブロックと、制御回路部とを含む。複
数のメモリブロックの各々には複数のメモリセルが形成
される。制御回路部は複数のメモリブロックに囲まれ、
その内部にメモリセルの動作制御を行なう制御回路が形
成される。バンプ電極は、制御回路の周囲に形成され
る。第２のチップは、バンプ電極を介して第１のチップ
と接続され、制御回路部上に配置される。
【００１７】第１のチップと別チップである上記の第２
のチップにＭＰＵ，Ｃａｃｈｅ，ＢＩＳＴ回路，パリテ
ィ用ＤＲＡＭ等の機能を選択的に付与することは容易で
ある。この第２のチップをバンプ電極を介して第１のチ
ップと接続することにより、半導体記憶装置がたとえば
ＤＲＡＭである場合にＭＰＵ等の上記の機能を選択的に
追加することが可能となる。
のチップにＭＰＵ，Ｃａｃｈｅ，ＢＩＳＴ回路，パリテ
ィ用ＤＲＡＭ等の機能を選択的に付与することは容易で
ある。この第２のチップをバンプ電極を介して第１のチ
ップと接続することにより、半導体記憶装置がたとえば
ＤＲＡＭである場合にＭＰＵ等の上記の機能を選択的に
追加することが可能となる。
【００１８】上記の第２のチップ表面にはボンディング
パッドが形成されてもよい。また、第２のチップの表面
上と制御回路部の裏面上との少なくとも一方に、制御回
路部あるいは第２のチップで発生した熱を放散するため
の放熱部材が設けられてもよい。
パッドが形成されてもよい。また、第２のチップの表面
上と制御回路部の裏面上との少なくとも一方に、制御回
路部あるいは第２のチップで発生した熱を放散するため
の放熱部材が設けられてもよい。
【００１９】上記のように第２のチップを設けることに
より、その表面上にボンディングパッドを形成すること
が可能となる。それにより、ボンディングパッド形成領
域の確保が容易となる。また、第２のチップの表面上と
制御回路部の裏面上との少なくとも一方に放熱部材を設
けることにより、効率的に放熱を行なうことが可能とな
る。
より、その表面上にボンディングパッドを形成すること
が可能となる。それにより、ボンディングパッド形成領
域の確保が容易となる。また、第２のチップの表面上と
制御回路部の裏面上との少なくとも一方に放熱部材を設
けることにより、効率的に放熱を行なうことが可能とな
る。
【００２０】この発明のさらに他の局面では、半導体記
憶装置は、複数のメモリブロックチップと、制御回路チ
ップとを備える。各々のメモリブロックチップには、複
数のメモリセルが形成される。制御回路チップは、メモ
リブロックチップに囲まれ、メモリセルの動作制御を行
なう制御回路が内部に形成される。
憶装置は、複数のメモリブロックチップと、制御回路チ
ップとを備える。各々のメモリブロックチップには、複
数のメモリセルが形成される。制御回路チップは、メモ
リブロックチップに囲まれ、メモリセルの動作制御を行
なう制御回路が内部に形成される。
【００２１】上記のようにメモリブロックチップと制御
回路チップとをそれぞれ設けることにより、たとえば１
つのメモリブロックチップが不良であると判断された場
合に、不良のメモリブロックチップのみを良品のメモリ
ブロックチップと置換することが可能となる。それによ
り、不良品として破棄しなくてはならないチップを不良
のメモリブロックチップのみに留めることができ、結果
として従来より歩留りを向上させることが可能となる。
また、制御回路チップの機能に合わせて任意の数のメモ
リブロックチップを制御回路チップと接続でき、任意の
容量の半導体記憶装置を得ることもできる。なお、メモ
リブロックチップと制御回路チップとは、たとえばマル
チチップモジュール技術により一体化可能である。
回路チップとをそれぞれ設けることにより、たとえば１
つのメモリブロックチップが不良であると判断された場
合に、不良のメモリブロックチップのみを良品のメモリ
ブロックチップと置換することが可能となる。それによ
り、不良品として破棄しなくてはならないチップを不良
のメモリブロックチップのみに留めることができ、結果
として従来より歩留りを向上させることが可能となる。
また、制御回路チップの機能に合わせて任意の数のメモ
リブロックチップを制御回路チップと接続でき、任意の
容量の半導体記憶装置を得ることもできる。なお、メモ
リブロックチップと制御回路チップとは、たとえばマル
チチップモジュール技術により一体化可能である。
【００２２】上記の制御回路チップは、複数のメモリブ
ロックチップ内の不良ロウ／コラムを救済するための冗
長プログラム回路を含んでもよい。
ロックチップ内の不良ロウ／コラムを救済するための冗
長プログラム回路を含んでもよい。
【００２３】上記のように冗長プログラム回路を制御回
路チップ内に設けることにより、たとえば１つのメモリ
ブロックチップ内における不良ロウ／コラムを他のメモ
リブロックチップ内の冗長ロウ／コラムと置換すること
が可能となる。また、制御回路チップ内に冗長ロウ／コ
ラムを設けた場合には、各メモリブロックチップ内の不
良ロウ／コラムと、制御回路チップ内の冗長ロウ／コラ
ムとを置換することが可能となる。それにより、不良発
生率の高いメモリブロックチップが存在していたとして
も、それを救済することが可能となる。このことも半導
体記憶装置の歩留り向上に寄与し得る。
路チップ内に設けることにより、たとえば１つのメモリ
ブロックチップ内における不良ロウ／コラムを他のメモ
リブロックチップ内の冗長ロウ／コラムと置換すること
が可能となる。また、制御回路チップ内に冗長ロウ／コ
ラムを設けた場合には、各メモリブロックチップ内の不
良ロウ／コラムと、制御回路チップ内の冗長ロウ／コラ
ムとを置換することが可能となる。それにより、不良発
生率の高いメモリブロックチップが存在していたとして
も、それを救済することが可能となる。このことも半導
体記憶装置の歩留り向上に寄与し得る。
【００２４】また、上記冗長プログラム回路は、冗長ロ
ウ／コラムのアドレスを記憶するアドレスプログラム部
と、アドレスプログラム部の出力により冗長ロウ／コラ
ムアクセス指示を検出し、メモリブロックチップを不活
性化するメモリブロックチップ不活性化信号発生回路と
を含んでもよい。そして、アドレスプログラム部は、記
憶アドレスと与えられたアドレスの一致／不一致を示す
信号をメモリブロックチップ不活性化信号発生回路へ与
える。
ウ／コラムのアドレスを記憶するアドレスプログラム部
と、アドレスプログラム部の出力により冗長ロウ／コラ
ムアクセス指示を検出し、メモリブロックチップを不活
性化するメモリブロックチップ不活性化信号発生回路と
を含んでもよい。そして、アドレスプログラム部は、記
憶アドレスと与えられたアドレスの一致／不一致を示す
信号をメモリブロックチップ不活性化信号発生回路へ与
える。
【００２５】上記のようにアドレスプログラム部とメモ
リブロックチップ不活性化信号発生回路とを設けること
により、１つのメモリブロックチップ内で救済し得ない
不良ロウ／コラムを、他のメモリブロックチップあるい
は制御回路チップ内の冗長ロウ／コラムと置換すること
が可能となる。それにより、従来救済し得なかった不良
を有するメモリブロックを救済することができ、半導体
記憶装置の歩留り向上に効果的に寄与し得る。
リブロックチップ不活性化信号発生回路とを設けること
により、１つのメモリブロックチップ内で救済し得ない
不良ロウ／コラムを、他のメモリブロックチップあるい
は制御回路チップ内の冗長ロウ／コラムと置換すること
が可能となる。それにより、従来救済し得なかった不良
を有するメモリブロックを救済することができ、半導体
記憶装置の歩留り向上に効果的に寄与し得る。
【００２６】また、上述のように制御回路チップは、冗
長ロウ／コラムを含んでもよい。このように制御回路チ
ップ内に冗長ロウ／コラムを設けることにより、この冗
長ロウ／コラムと各メモリブロックチップ内における不
良ロウ／コラムとを置換することが可能となる。それに
より、たとえば各メモリブロックチップ内の冗長ロウ／
コラムを使い果たした場合においても、その制御回路チ
ップ内の冗長ロウ／コラムとメモリブロックチップ内の
不良ロウ／コラムとを置換えることが可能となる。それ
により、さらに半導体記憶装置の不良発生率を低下させ
ることができ、歩留り向上が図れる。
長ロウ／コラムを含んでもよい。このように制御回路チ
ップ内に冗長ロウ／コラムを設けることにより、この冗
長ロウ／コラムと各メモリブロックチップ内における不
良ロウ／コラムとを置換することが可能となる。それに
より、たとえば各メモリブロックチップ内の冗長ロウ／
コラムを使い果たした場合においても、その制御回路チ
ップ内の冗長ロウ／コラムとメモリブロックチップ内の
不良ロウ／コラムとを置換えることが可能となる。それ
により、さらに半導体記憶装置の不良発生率を低下させ
ることができ、歩留り向上が図れる。
【００２７】なお、不良ロウ／コラムのプログラムを、
電気的に書込可能なアンチヒューズ素子等を用いて行な
ってもよい。
電気的に書込可能なアンチヒューズ素子等を用いて行な
ってもよい。
【００２８】それにより、冗長救済においてレーザトリ
ミングが不要となり、生産性を向上させることが可能と
なる。
ミングが不要となり、生産性を向上させることが可能と
なる。
【００２９】また、制御回路チップの表面上と裏面上の
少なくとも一方に、制御回路チップで発生した熱を放散
するための放熱部材が設けられてもよい。
少なくとも一方に、制御回路チップで発生した熱を放散
するための放熱部材が設けられてもよい。
【００３０】上記のように放熱部材を設けることによ
り、前述の各局面の場合と同様に、効率的に放熱を行な
うことが可能となる。
り、前述の各局面の場合と同様に、効率的に放熱を行な
うことが可能となる。
【００３１】
【発明の実施の形態】以下、図１〜図９を用いて、この
発明の実施の形態について説明する。
発明の実施の形態について説明する。
【００３２】（実施の形態１）まず図１と図２とを用い
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＤＲＡＭを模式的
に示す斜視図である。
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＤＲＡＭを模式的
に示す斜視図である。
【００３３】図１を参照して、半導体基板２の主表面に
はメモリブロック７ａ〜７ｈと、制御回路部３とが形成
される。メモリブロック７ａ〜７ｈ内には、それぞれ複
数のメモリセルが形成される。制御回路部３内には、メ
モリセルの動作制御を行なう制御回路が形成される。
はメモリブロック７ａ〜７ｈと、制御回路部３とが形成
される。メモリブロック７ａ〜７ｈ内には、それぞれ複
数のメモリセルが形成される。制御回路部３内には、メ
モリセルの動作制御を行なう制御回路が形成される。
【００３４】制御回路部３は、図１に示される態様で
は、８個のメモリブロック７ａ〜７ｈに囲まれている。
そして、各メモリブロック７ａ〜７ｈと制御回路との信
号遅延が均一となるように制御回路部３は半導体基板２
の中央部に配置されている。しかしながら、制御回路部
３は、各メモリブロックとの信号遅延が均一であれば必
ずしも半導体基板２の中央部に設けられる必要はない。
は、８個のメモリブロック７ａ〜７ｈに囲まれている。
そして、各メモリブロック７ａ〜７ｈと制御回路との信
号遅延が均一となるように制御回路部３は半導体基板２
の中央部に配置されている。しかしながら、制御回路部
３は、各メモリブロックとの信号遅延が均一であれば必
ずしも半導体基板２の中央部に設けられる必要はない。
【００３５】本実施の形態１では、制御回路部３の表面
上に接着剤４を介して複数の放熱板５が立設されてい
る。制御回路部３には発熱量の多い制御回路が集中して
いるため、制御回路部３の表面上に選択的に放熱板５を
設けることにより、効率的に熱を放散することが可能と
なる。また、放熱板５は、たとえば銅等の放熱性に優れ
た材質により構成されるが、図１に示されるように制御
回路部３上にのみ選択的に放熱板５を設けることによ
り、放熱板５をチップ１の表面上全面に設ける場合と比
べて放熱板５を縮小することが可能となる。それによ
り、放熱板５自体のコストを削減することも可能とな
る。
上に接着剤４を介して複数の放熱板５が立設されてい
る。制御回路部３には発熱量の多い制御回路が集中して
いるため、制御回路部３の表面上に選択的に放熱板５を
設けることにより、効率的に熱を放散することが可能と
なる。また、放熱板５は、たとえば銅等の放熱性に優れ
た材質により構成されるが、図１に示されるように制御
回路部３上にのみ選択的に放熱板５を設けることによ
り、放熱板５をチップ１の表面上全面に設ける場合と比
べて放熱板５を縮小することが可能となる。それによ
り、放熱板５自体のコストを削減することも可能とな
る。
【００３６】以上のことより、本実施の形態１における
チップ１によれば、制御回路とメモリブロック７ａ〜７
ｈ間の信号遅延が均一であり、かつ信頼性の高い半導体
記憶装置が低コストで得られる。
チップ１によれば、制御回路とメモリブロック７ａ〜７
ｈ間の信号遅延が均一であり、かつ信頼性の高い半導体
記憶装置が低コストで得られる。
【００３７】なお、図１に示されるように、ボンディン
グパッド６は放熱板５を取囲むように制御回路部３の表
面上に形成される。しかし、このボンディングパッド６
は、メモリブロック７ａ〜７ｈ内に配置されてもよい。
グパッド６は放熱板５を取囲むように制御回路部３の表
面上に形成される。しかし、このボンディングパッド６
は、メモリブロック７ａ〜７ｈ内に配置されてもよい。
【００３８】また、放熱板５は、制御回路部３の表面上
に設けられているが、チップ１の裏面でかつ制御回路部
３の裏側に選択的に設けられてもよい。この場合には、
制御回路部３の表面が放熱板５によって覆われないた
め、ボンディングパッド６の配置の自由度が向上する。
に設けられているが、チップ１の裏面でかつ制御回路部
３の裏側に選択的に設けられてもよい。この場合には、
制御回路部３の表面が放熱板５によって覆われないた
め、ボンディングパッド６の配置の自由度が向上する。
【００３９】次に、図２を用いて、チップ１をパッケー
ジによって封止した場合について説明する。図２（ａ）
〜（ｃ）は、上述のチップ１をパッケージによって気密
封止した状態を示す断面図である。なお、本明細書で
は、チップ１を気密封止する絶縁部材のことをパッケー
ジと称する。
ジによって封止した場合について説明する。図２（ａ）
〜（ｃ）は、上述のチップ１をパッケージによって気密
封止した状態を示す断面図である。なお、本明細書で
は、チップ１を気密封止する絶縁部材のことをパッケー
ジと称する。
【００４０】図２（ａ）を参照して、パッケージ１０ａ
内にチップ１が配置される。パッケージ１０ａは、積層
セラミック１１と、キャップ１３とを含む。積層セラミ
ック１１の表面上にはメタライズ導体が形成され、これ
と半導体チップ１とがワイヤ１２によって電気的に接続
される。パッケージ１０ａの両端にはリードが設けられ
る。かかる構成において、上記の放熱板５がキャップ１
３を貫通して外部に突出している。このように放熱板５
をパッケージの外部に露出させることにより、放熱板５
からパッケージ１０ａの周囲の外気中に直接熱を放散す
ることが可能となる。
内にチップ１が配置される。パッケージ１０ａは、積層
セラミック１１と、キャップ１３とを含む。積層セラミ
ック１１の表面上にはメタライズ導体が形成され、これ
と半導体チップ１とがワイヤ１２によって電気的に接続
される。パッケージ１０ａの両端にはリードが設けられ
る。かかる構成において、上記の放熱板５がキャップ１
３を貫通して外部に突出している。このように放熱板５
をパッケージの外部に露出させることにより、放熱板５
からパッケージ１０ａの周囲の外気中に直接熱を放散す
ることが可能となる。
【００４１】次に、図２（ｂ）を参照して、この図に示
されるパッケージ１０ｂは、セラミック１５により構成
される。この場合も、セラミック１５を貫通して外部に
露出するように放熱板５が設けられる。それにより、上
述の場合と同様の効果が期待できる。
されるパッケージ１０ｂは、セラミック１５により構成
される。この場合も、セラミック１５を貫通して外部に
露出するように放熱板５が設けられる。それにより、上
述の場合と同様の効果が期待できる。
【００４２】次に、図２（ｃ）を参照して、この図に示
されるパッケージ１６は、モールド樹脂により構成され
る。かかるパッケージ１６を採用する場合には、モール
ド樹脂１７を貫通してパッケージ１６の外部に露出する
ように放熱板５が設けられる。そして、チップ１は、ダ
イパッド１８上に配置され、チップ１とリード１４とは
ワイヤ１２を介して電気的に接続される。この場合に
も、上述の各場合と同様の効果が期待できる。
されるパッケージ１６は、モールド樹脂により構成され
る。かかるパッケージ１６を採用する場合には、モール
ド樹脂１７を貫通してパッケージ１６の外部に露出する
ように放熱板５が設けられる。そして、チップ１は、ダ
イパッド１８上に配置され、チップ１とリード１４とは
ワイヤ１２を介して電気的に接続される。この場合に
も、上述の各場合と同様の効果が期待できる。
【００４３】（実施の形態２）次に、図３を用いて、こ
の発明の実施の形態２について説明する。図３は、この
発明の実施の形態２におけるＤＲＡＭを示す斜視図であ
る。
の発明の実施の形態２について説明する。図３は、この
発明の実施の形態２におけるＤＲＡＭを示す斜視図であ
る。
【００４４】図３を参照して、本実施の形態３では、制
御回路部３の周縁部上に複数のバンプ電極２０ａが設け
られている。一方、チップ１とは別に半導体集積回路１
９が準備される。この集積回路１９には、たとえばＭＰ
Ｕ，Ｃａｃｈｅ，ＢＩＳＴ回路，パリティ用ＤＲＡＭ等
の機能うち少なくとも１つの機能が付与されている。
御回路部３の周縁部上に複数のバンプ電極２０ａが設け
られている。一方、チップ１とは別に半導体集積回路１
９が準備される。この集積回路１９には、たとえばＭＰ
Ｕ，Ｃａｃｈｅ，ＢＩＳＴ回路，パリティ用ＤＲＡＭ等
の機能うち少なくとも１つの機能が付与されている。
【００４５】半導体集積回路１９の表面上にはバンプ電
極２０ｂが形成され、このバンプ電極２０ｂと上記のバ
ンプ電極２０ａとが融着される。それにより、メモリブ
ロック７ａ〜７ｈと制御回路部３とを含むチップ１上に
半導体集積回路１９が搭載され、ＤＲＡＭにＭＰＵ等の
機能を選択的に付与することが可能となる。
極２０ｂが形成され、このバンプ電極２０ｂと上記のバ
ンプ電極２０ａとが融着される。それにより、メモリブ
ロック７ａ〜７ｈと制御回路部３とを含むチップ１上に
半導体集積回路１９が搭載され、ＤＲＡＭにＭＰＵ等の
機能を選択的に付与することが可能となる。
【００４６】また、上述のように、チップ１と半導体集
積回路１９とが別個のチップにより構成されるため、チ
ップ１は大量生産によるコストダウンが容易となり、半
導体集積回路１９は低コストでしかもＤＲＡＭのウェハ
プロセスでは実現困難なバイポーラ素子や高周波素子等
を集積して製造することも可能となる。その結果、低コ
スト多品種小量生産が実現できる。
積回路１９とが別個のチップにより構成されるため、チ
ップ１は大量生産によるコストダウンが容易となり、半
導体集積回路１９は低コストでしかもＤＲＡＭのウェハ
プロセスでは実現困難なバイポーラ素子や高周波素子等
を集積して製造することも可能となる。その結果、低コ
スト多品種小量生産が実現できる。
【００４７】なお、本実施の形態２の場合も、上述の実
施の形態１の場合と同様に、放熱板５を半導体集積回路
１９の表面上と制御回路部３の裏面上との少なくとも一
方に設けてもよい。それにより、効率的な放熱が行なえ
る。また、ボンディングパッド６は、放熱板５を取囲む
ように半導体集積回路１９の表面上に形成されてもよ
い。
施の形態１の場合と同様に、放熱板５を半導体集積回路
１９の表面上と制御回路部３の裏面上との少なくとも一
方に設けてもよい。それにより、効率的な放熱が行なえ
る。また、ボンディングパッド６は、放熱板５を取囲む
ように半導体集積回路１９の表面上に形成されてもよ
い。
【００４８】（実施の形態３）次に、図４と図５とを用
いて、この発明の実施の形態３について説明する。図４
は、この発明の実施の形態３におけるマルチチップモジ
ュール（ＤＲＡＭ）２３を模式的に示す平面図である。
いて、この発明の実施の形態３について説明する。図４
は、この発明の実施の形態３におけるマルチチップモジ
ュール（ＤＲＡＭ）２３を模式的に示す平面図である。
【００４９】図４を参照して、本実施の形態３では、メ
モリセルが形成されるメモリブロックチップ２１ａ〜２
１ｈと、制御回路が形成される制御回路チップ２２とが
設けられている。制御回路チップ２２の周縁部上には複
数のボンディングパッド６が設けられ、各メモリブロッ
クチップ２１ａ〜２１ｈ上に形成されたボンディングパ
ッド６とワイヤ１２を介して電気的に接続される。そし
て、制御回路チップ２２とメモリブロックチップ２１ａ
〜２１ｈは、マルチチップモジュール技術によって一体
化されている。なお、メモリブロックチップ２１ｂ，２
１ｆは、他のメモリブロックチップ２１ａ，２１ｃ〜２
１ｅ，２１ｇおよび２１ｈとは９０°異なる方向に配置
されている。
モリセルが形成されるメモリブロックチップ２１ａ〜２
１ｈと、制御回路が形成される制御回路チップ２２とが
設けられている。制御回路チップ２２の周縁部上には複
数のボンディングパッド６が設けられ、各メモリブロッ
クチップ２１ａ〜２１ｈ上に形成されたボンディングパ
ッド６とワイヤ１２を介して電気的に接続される。そし
て、制御回路チップ２２とメモリブロックチップ２１ａ
〜２１ｈは、マルチチップモジュール技術によって一体
化されている。なお、メモリブロックチップ２１ｂ，２
１ｆは、他のメモリブロックチップ２１ａ，２１ｃ〜２
１ｅ，２１ｇおよび２１ｈとは９０°異なる方向に配置
されている。
【００５０】上述のようにメモリブロックと制御回路と
を別個のチップに形成することにより、次のような効果
が得られる。
を別個のチップに形成することにより、次のような効果
が得られる。
【００５１】たとえばメモリブロックチップ２１ａ内に
従来の冗長救済手段によって救済し得ない不良が存在
し、残りのメモリブロックチップ２１ｂ〜２１ｈが良品
であった場合に、メモリブロックチップ２１ａのみを良
品のメモリブロックチップに置換することができる。従
来例では、１つのメモリブロック内に冗長救済手段によ
って救済し得ない不良が存在した場合、他の良品のメモ
リブロックも不良品として破棄しなければならなかっ
た。それに対し、上述のように冗長救済手段によって救
済し得ない不良が存在するメモリブロックチップ２１ａ
のみを選択的に良品のメモリブロックチップと置換でき
るので、残りの良品のメモリブロックチップ２１ｂ〜２
１ｈを有効活用できる。その結果、不良品として破棄し
なければならないメモリブロックを不良のメモリブロッ
クチップ２１ａ内のメモリブロックのみに留めることが
でき、結果として歩留りを向上させることが可能とな
る。
従来の冗長救済手段によって救済し得ない不良が存在
し、残りのメモリブロックチップ２１ｂ〜２１ｈが良品
であった場合に、メモリブロックチップ２１ａのみを良
品のメモリブロックチップに置換することができる。従
来例では、１つのメモリブロック内に冗長救済手段によ
って救済し得ない不良が存在した場合、他の良品のメモ
リブロックも不良品として破棄しなければならなかっ
た。それに対し、上述のように冗長救済手段によって救
済し得ない不良が存在するメモリブロックチップ２１ａ
のみを選択的に良品のメモリブロックチップと置換でき
るので、残りの良品のメモリブロックチップ２１ｂ〜２
１ｈを有効活用できる。その結果、不良品として破棄し
なければならないメモリブロックを不良のメモリブロッ
クチップ２１ａ内のメモリブロックのみに留めることが
でき、結果として歩留りを向上させることが可能とな
る。
【００５２】また、メモリブロックチップ２１ａ〜２１
ｈは、制御回路チップ２２と別個のチップとしたため、
大量生産によるコストダウンが容易となる。さらに、制
御回路チップ２２を変更するだけで任意の数のメモリブ
ロックチップを制御回路チップ２２と接続できる。それ
により、同一のウェハプロセスによるメモリブロックチ
ップを用い、任意の容量のＤＲＡＭを得ることもでき
る。
ｈは、制御回路チップ２２と別個のチップとしたため、
大量生産によるコストダウンが容易となる。さらに、制
御回路チップ２２を変更するだけで任意の数のメモリブ
ロックチップを制御回路チップ２２と接続できる。それ
により、同一のウェハプロセスによるメモリブロックチ
ップを用い、任意の容量のＤＲＡＭを得ることもでき
る。
【００５３】ここで、図５を用いて、メモリブロックチ
ップ２１と制御回路チップ２２の構成の一例について説
明する。図５は、メモリブロックチップ２１と制御回路
チップ２２の構成の一例を示すブロック図である。
ップ２１と制御回路チップ２２の構成の一例について説
明する。図５は、メモリブロックチップ２１と制御回路
チップ２２の構成の一例を示すブロック図である。
【００５４】図５を参照して、メモリブロックチップ２
１は、メモリセルアレイ２４と、ワード線の選択を行な
うロウデコーダ２５と、センスアンプ２６と、ビット線
の選択を行なうコラムデコーダ２８と、Ｉ／Ｏデコーダ
２７とを備える。
１は、メモリセルアレイ２４と、ワード線の選択を行な
うロウデコーダ２５と、センスアンプ２６と、ビット線
の選択を行なうコラムデコーダ２８と、Ｉ／Ｏデコーダ
２７とを備える。
【００５５】制御回路チップ２２は、内部電位発生回路
２９と、内部クロック発生回路３０と、外部アドレスを
内部アドレスに変換するアドレスバッファ３１と、ＤＱ
トランジスタ３２と、冗長プログラム回路３３と、冗長
アレイ回路３４とを含む。冗長アレイ回路３４は、冗長
メモリセル（冗長ロウ／コラム）３６と、冗長コラムデ
コーダ３５と、冗長ロウデコーダ３７と、冗長センスア
ンプ３８とを含む。
２９と、内部クロック発生回路３０と、外部アドレスを
内部アドレスに変換するアドレスバッファ３１と、ＤＱ
トランジスタ３２と、冗長プログラム回路３３と、冗長
アレイ回路３４とを含む。冗長アレイ回路３４は、冗長
メモリセル（冗長ロウ／コラム）３６と、冗長コラムデ
コーダ３５と、冗長ロウデコーダ３７と、冗長センスア
ンプ３８とを含む。
【００５６】上記のように、制御回路チップ２２内に発
熱量の多い回路を集中させている。そのため、図４にお
いて示されていないが、制御回路チップ２２の表面上と
裏面上の少なくとも一方に放熱板５を設けることによ
り、前述の各実施の形態の場合と同様に効率的に放熱を
行なうことが可能となる。
熱量の多い回路を集中させている。そのため、図４にお
いて示されていないが、制御回路チップ２２の表面上と
裏面上の少なくとも一方に放熱板５を設けることによ
り、前述の各実施の形態の場合と同様に効率的に放熱を
行なうことが可能となる。
【００５７】なお、冗長アレイ回路３４は、制御回路チ
ップ２２とメモリブロックチップ２１の少なくとも一方
に設けられればよい。また、図５に示される回路の中で
発熱量の少ない回路をメモリブロックチップ２１内に設
けてもよい。
ップ２２とメモリブロックチップ２１の少なくとも一方
に設けられればよい。また、図５に示される回路の中で
発熱量の少ない回路をメモリブロックチップ２１内に設
けてもよい。
【００５８】（実施の形態４）次に、図６と図７とを用
いて、この発明の実施の形態４について説明する。図６
は、この発明の実施の形態４におけるマルチチップモジ
ュール２３を模式的に示す平面図である。
いて、この発明の実施の形態４について説明する。図６
は、この発明の実施の形態４におけるマルチチップモジ
ュール２３を模式的に示す平面図である。
【００５９】図６を参照して、本実施の形態４では、冗
長プログラム回路３３が制御回路チップ２２内にのみ形
成されている。それに伴い、不良アドレスプログラミン
グのための複数のヒューズ４０も、制御回路チップ２２
内にのみ形成されている。
長プログラム回路３３が制御回路チップ２２内にのみ形
成されている。それに伴い、不良アドレスプログラミン
グのための複数のヒューズ４０も、制御回路チップ２２
内にのみ形成されている。
【００６０】冗長プログラム回路３３は、各メモリブロ
ックチップ２１ａ〜２１ｈ内における不良ロウ／コラム
を冗長ロウ／コラムと置換する機能を有する。冗長ロウ
／コラムは、制御回路チップ２２内と各メモリブロック
チップ２１ａ〜２１ｈ内の少なくとも一方に設けられれ
ばよい。
ックチップ２１ａ〜２１ｈ内における不良ロウ／コラム
を冗長ロウ／コラムと置換する機能を有する。冗長ロウ
／コラムは、制御回路チップ２２内と各メモリブロック
チップ２１ａ〜２１ｈ内の少なくとも一方に設けられれ
ばよい。
【００６１】上記のような機能を有する冗長プログラム
回路３３を制御回路チップ２２に設けることにより、た
とえばメモリブロックチップ２１ａ内における不良ロウ
／コラムを、メモリブロックチップ２１ｂ内における冗
長ロウ／コラムと置換することが可能となる。また、冗
長ロウ／コラムが制御回路チップ２２内に設けられる場
合には、各メモリブロックチップ２１ａ〜２１ｈ内にお
ける不良ロウ／コラムを制御回路チップ２２内の冗長ロ
ウ／コラムと置換することが可能となる。それにより、
従来救済し得なかったメモリブロックチップ２１ａ〜２
１ｈを、制御回路チップ２２内あるいは他のメモリブロ
ックチップ２１ａ〜２１ｈ内の冗長ロウ／コラムを用い
て救済でき、歩留りを向上させることが可能となる。
回路３３を制御回路チップ２２に設けることにより、た
とえばメモリブロックチップ２１ａ内における不良ロウ
／コラムを、メモリブロックチップ２１ｂ内における冗
長ロウ／コラムと置換することが可能となる。また、冗
長ロウ／コラムが制御回路チップ２２内に設けられる場
合には、各メモリブロックチップ２１ａ〜２１ｈ内にお
ける不良ロウ／コラムを制御回路チップ２２内の冗長ロ
ウ／コラムと置換することが可能となる。それにより、
従来救済し得なかったメモリブロックチップ２１ａ〜２
１ｈを、制御回路チップ２２内あるいは他のメモリブロ
ックチップ２１ａ〜２１ｈ内の冗長ロウ／コラムを用い
て救済でき、歩留りを向上させることが可能となる。
【００６２】ここで、図７を用いて、冗長プログラム回
路３３の構成の一例について説明する。図７は、冗長プ
ログラム回路３３の構成の一例を示すブロック図であ
る。
路３３の構成の一例について説明する。図７は、冗長プ
ログラム回路３３の構成の一例を示すブロック図であ
る。
【００６３】図７を参照して、冗長プログラム回路３３
は、アドレスプログラム部４３ａ，４３ｂと、メモリブ
ロックチップ不活性化信号発生回路４４とを含む。アド
レスプログラム部４３ａ，４３ｂは、冗長ロウ／コラム
４２のアドレスを記憶し、記憶アドレスと与えられたア
ドレスの一致／不一致を示す信号をメモリブロックチッ
プ不活性化信号発生回路４４へ与える。メモリブロック
チップ不活性化信号発生回路４４は、アドレスプログラ
ム部４３ａ，４３ｂの出力による冗長ロウ／コラム４２
のアクセス指示を検出し、メモリブロックチップ２１
ａ，２１ｂを不活性化する。
は、アドレスプログラム部４３ａ，４３ｂと、メモリブ
ロックチップ不活性化信号発生回路４４とを含む。アド
レスプログラム部４３ａ，４３ｂは、冗長ロウ／コラム
４２のアドレスを記憶し、記憶アドレスと与えられたア
ドレスの一致／不一致を示す信号をメモリブロックチッ
プ不活性化信号発生回路４４へ与える。メモリブロック
チップ不活性化信号発生回路４４は、アドレスプログラ
ム部４３ａ，４３ｂの出力による冗長ロウ／コラム４２
のアクセス指示を検出し、メモリブロックチップ２１
ａ，２１ｂを不活性化する。
【００６４】上記のように冗長プログラム回路３３がア
ドレスプログラム部４３ａ，４３ｂとメモリブロックチ
ップ不活性化信号発生回路４４とを備えることにより、
冗長プログラム回路３３によってすべてのメモリブロッ
クチップ２１ａ〜２１ｈ内の不良ロウ／コラムと、制御
回路チップ２２内の冗長ロウ／コラム４２とを置換する
ことが可能となる。それにより、すべてのメモリブロッ
クチップ２１ａ〜２１ｈ内の冗長ロウ／コラムでは救済
し得ない不良ロウ／コラムを、制御回路チップ２２内の
冗長ロウ／コラム４２を用いて救済することが可能とな
る。
ドレスプログラム部４３ａ，４３ｂとメモリブロックチ
ップ不活性化信号発生回路４４とを備えることにより、
冗長プログラム回路３３によってすべてのメモリブロッ
クチップ２１ａ〜２１ｈ内の不良ロウ／コラムと、制御
回路チップ２２内の冗長ロウ／コラム４２とを置換する
ことが可能となる。それにより、すべてのメモリブロッ
クチップ２１ａ〜２１ｈ内の冗長ロウ／コラムでは救済
し得ない不良ロウ／コラムを、制御回路チップ２２内の
冗長ロウ／コラム４２を用いて救済することが可能とな
る。
【００６５】なお、図示していないが、冗長ロウ／コラ
ム４２は、各メモリブロックチップ２１ａ〜２１ｈ内に
も設けられる。それにより、たとえば図７におけるメモ
リブロックチップ２１ａ内で救済しきれない不良ロウ／
コラムが存在した場合に、メモリブロックチップ２１ｂ
内の冗長ロウ／コラムを用いてメモリブロックチップ２
１ａを救済することが可能となる。このように、メモリ
ブロックチップ間で不良ロウ／コラムと冗長ロウ／コラ
ムとの置換が行なえる。
ム４２は、各メモリブロックチップ２１ａ〜２１ｈ内に
も設けられる。それにより、たとえば図７におけるメモ
リブロックチップ２１ａ内で救済しきれない不良ロウ／
コラムが存在した場合に、メモリブロックチップ２１ｂ
内の冗長ロウ／コラムを用いてメモリブロックチップ２
１ａを救済することが可能となる。このように、メモリ
ブロックチップ間で不良ロウ／コラムと冗長ロウ／コラ
ムとの置換が行なえる。
【００６６】また、冗長ロウ／コラム４２は、制御回路
チップ２２内あるいはメモリブロックチップ２１ａ〜２
１ｈ内にのみ設けられてもよい。この場合にも、冗長ロ
ウ／コラム４２を用いてすべてのメモリブロックチップ
２１ａ〜２１ｈ内の不良ロウ／コラムの救済を行なえ
る。
チップ２２内あるいはメモリブロックチップ２１ａ〜２
１ｈ内にのみ設けられてもよい。この場合にも、冗長ロ
ウ／コラム４２を用いてすべてのメモリブロックチップ
２１ａ〜２１ｈ内の不良ロウ／コラムの救済を行なえ
る。
【００６７】さらに、上述の冗長プログラム回路３３自
体をいずれかのメモリブロックチップ２１ａ〜２１ｈ内
に設けることも可能である。この場合にも、上述の場合
と同様の効果が期待できる。さらに、冗長ロウ／コラム
のみを含む冗長メモリブロックチップをマルチチップモ
ジュール２３内に設けることも考えられる。この場合に
は、制御回路チップ２２内やメモリブロックチップ２１
ａ〜２１ｈ内において冗長ロウ／コラム４２を設ける領
域を確保する必要がなくなり、各チップの高集積化に寄
与し得る。そればかりでなく、多くの冗長ロウ／コラム
４２を準備できるので、不良発生率の高い量産初期であ
っても良品のデバイスを得ることが可能となる。
体をいずれかのメモリブロックチップ２１ａ〜２１ｈ内
に設けることも可能である。この場合にも、上述の場合
と同様の効果が期待できる。さらに、冗長ロウ／コラム
のみを含む冗長メモリブロックチップをマルチチップモ
ジュール２３内に設けることも考えられる。この場合に
は、制御回路チップ２２内やメモリブロックチップ２１
ａ〜２１ｈ内において冗長ロウ／コラム４２を設ける領
域を確保する必要がなくなり、各チップの高集積化に寄
与し得る。そればかりでなく、多くの冗長ロウ／コラム
４２を準備できるので、不良発生率の高い量産初期であ
っても良品のデバイスを得ることが可能となる。
【００６８】（実施の形態５）次に、図８と図９とを用
いて、この発明の実施の形態５について説明する。図８
は、この発明の実施の形態５におけるマルチチップモジ
ュール２３の構成を模式的に示す平面図である。
いて、この発明の実施の形態５について説明する。図８
は、この発明の実施の形態５におけるマルチチップモジ
ュール２３の構成を模式的に示す平面図である。
【００６９】図８を参照して、本実施の形態５では、上
述の実施の形態４におけるヒューズ４０の代わりにアン
チヒューズ素子４５が採用されている。それ以外の構成
に関しては上述の実施の形態４と同様である。
述の実施の形態４におけるヒューズ４０の代わりにアン
チヒューズ素子４５が採用されている。それ以外の構成
に関しては上述の実施の形態４と同様である。
【００７０】制御回路チップ２２は、メモリブロックチ
ップ２１ａ〜２１ｈと別チップであるため、アンチヒュ
ーズ素子を制御回路チップ２２内に形成することは容易
である。このアンチヒューズ素子を用いて不良アドレス
のプログラミングを行なうことにより、不良ロウ／コラ
ム救済においてヒューズブローが不要となり、生産性が
向上する。なお、電気的にプログラムできる素子であれ
ば、上記のアンチヒューズ素子以外のものを使用するこ
とができる。
ップ２１ａ〜２１ｈと別チップであるため、アンチヒュ
ーズ素子を制御回路チップ２２内に形成することは容易
である。このアンチヒューズ素子を用いて不良アドレス
のプログラミングを行なうことにより、不良ロウ／コラ
ム救済においてヒューズブローが不要となり、生産性が
向上する。なお、電気的にプログラムできる素子であれ
ば、上記のアンチヒューズ素子以外のものを使用するこ
とができる。
【００７１】ここで、図９を用いて、アンチヒューズ素
子等の電気的にプログラム可能な素子を用いたプログラ
ミング方法について説明する。図９は、たとえばＵＳＰ
５，６３１，８６２に開示のアンチヒューズ回路５０を
示す回路図である。このアンチヒューズ回路５０におけ
るアンチヒューズ６０の代わりに電気的にプログラム可
能な素子を用いることができる。ここで、アンチヒュー
ズとは、キャパシタ状の素子に高電位を印加することに
より、絶縁膜が絶縁破壊してヒューズとして機能するも
のである。
子等の電気的にプログラム可能な素子を用いたプログラ
ミング方法について説明する。図９は、たとえばＵＳＰ
５，６３１，８６２に開示のアンチヒューズ回路５０を
示す回路図である。このアンチヒューズ回路５０におけ
るアンチヒューズ６０の代わりに電気的にプログラム可
能な素子を用いることができる。ここで、アンチヒュー
ズとは、キャパシタ状の素子に高電位を印加することに
より、絶縁膜が絶縁破壊してヒューズとして機能するも
のである。
【００７２】図９を参照して、アンチヒューズ回路５０
は、３つの主要な信号を受ける。トリガ信号Ｔ（ＲＡ
Ｓ）とデバイスイネーブル信号ＤＶＣ２Ｅ、そしてリセ
ット信号ＲＳＴである。トリガ信号Ｔ（ＲＡＳ）はロウ
アドレス選択信号ＲＡＳを遅延させたもので、多くのメ
モリ素子で使われているチップ内信号である。Ｔ（ＲＡ
Ｓ）はアドレス検知中はアクティブ（ｌｏｗ）であり、
他の場合はインアクティブ（ｈｉｇｈ）である。デバイ
スイネーブル信号ＤＶＣ２Ｅは従来からあるチップ内信
号であり、供給電位Ｖｃｃのほぼ半分の振幅の信号であ
る。
は、３つの主要な信号を受ける。トリガ信号Ｔ（ＲＡ
Ｓ）とデバイスイネーブル信号ＤＶＣ２Ｅ、そしてリセ
ット信号ＲＳＴである。トリガ信号Ｔ（ＲＡＳ）はロウ
アドレス選択信号ＲＡＳを遅延させたもので、多くのメ
モリ素子で使われているチップ内信号である。Ｔ（ＲＡ
Ｓ）はアドレス検知中はアクティブ（ｌｏｗ）であり、
他の場合はインアクティブ（ｈｉｇｈ）である。デバイ
スイネーブル信号ＤＶＣ２Ｅは従来からあるチップ内信
号であり、供給電位Ｖｃｃのほぼ半分の振幅の信号であ
る。
【００７３】Ｔ（ＲＡＳ）、ＤＶＣ２Ｅ、ＲＳＴに加え
て、アンチヒューズ回路５０は、スイッチャブル信号Ｃ
ＧＮＤをスイッチャブルノード６２で受ける。通常動作
時は、スイッチャブル信号ＣＧＮＤはアンチヒューズ６
０にリファレンス電位を供給するために接地されてい
る。アンチヒューズ６０をブローするときは、スイッチ
ャブル信号ＣＧＮＤは通常１０Ｖ以上の高電位となる。
て、アンチヒューズ回路５０は、スイッチャブル信号Ｃ
ＧＮＤをスイッチャブルノード６２で受ける。通常動作
時は、スイッチャブル信号ＣＧＮＤはアンチヒューズ６
０にリファレンス電位を供給するために接地されてい
る。アンチヒューズ６０をブローするときは、スイッチ
ャブル信号ＣＧＮＤは通常１０Ｖ以上の高電位となる。
【００７４】アンチヒューズ回路５０は、２つの主要な
部分からなる。出力ラッチ５１とラッチ制御部５２であ
る。ラッチ制御部５２は、リファレンス経路６５，リセ
ット経路６７，アンチヒューズセンス経路６８を含む。
トランジスタ５３のゲートは接地されているので、トラ
ンジスタ５３は常時ＯＮ状態である。トランジスタ５３
は、ノード５４とインバータ５５の入力との間に挿入さ
れた高抵抗負荷となる。
部分からなる。出力ラッチ５１とラッチ制御部５２であ
る。ラッチ制御部５２は、リファレンス経路６５，リセ
ット経路６７，アンチヒューズセンス経路６８を含む。
トランジスタ５３のゲートは接地されているので、トラ
ンジスタ５３は常時ＯＮ状態である。トランジスタ５３
は、ノード５４とインバータ５５の入力との間に挿入さ
れた高抵抗負荷となる。
【００７５】通常動作時は、制御トランジスタ５６はデ
バイスイネーブル信号ＤＶＣ２ＥによってＯＮにされ、
制御ノード５７をインバータ５５の入力に接続する。制
御トランジスタ５６は、トランジスタ５３より駆動能力
が高くなるよう設定されている。したがって、インバー
タ５５の入力は、制御ノード５７の制御電位Ｖｃｏｎで
制御される。
バイスイネーブル信号ＤＶＣ２ＥによってＯＮにされ、
制御ノード５７をインバータ５５の入力に接続する。制
御トランジスタ５６は、トランジスタ５３より駆動能力
が高くなるよう設定されている。したがって、インバー
タ５５の入力は、制御ノード５７の制御電位Ｖｃｏｎで
制御される。
【００７６】リセットトランジスタ５８は高い電流駆動
能力を持ち、チャネル幅がチャネル長に対して十分に大
きい。そのため、直列に連結されたリセットトランジス
タ５８と制御トランジスタ５６は、リセット信号ＲＳＴ
がｈｉｇｈになるとトランジスタ５３に打ち勝ってイン
バータ５５の入力を接地電位にできる。
能力を持ち、チャネル幅がチャネル長に対して十分に大
きい。そのため、直列に連結されたリセットトランジス
タ５８と制御トランジスタ５６は、リセット信号ＲＳＴ
がｈｉｇｈになるとトランジスタ５３に打ち勝ってイン
バータ５５の入力を接地電位にできる。
【００７７】ドロップトランジスタ５９のゲートはＶｃ
ｃに接続されているので、ドロップトランジスタ５９は
常時ＯＮ状態である。したがって、ドロップトランジス
タ５９は制御ノード５７とアンチヒューズ６０の間に配
置された抵抗として働く。また、ドロップトランジスタ
５９は制御ノード５７にかかる最大電位を、供給電位Ｖ
ｃｃからドロップトランジスタ５９のしきい値電位Ｖｔ
を引いた値まで制限する。さらに、ドロップトランジス
タ５９は、リセットトランジスタ５８とトランジスタ６
１のドレイン・ゲート間電位と、制御トランジスタ５６
のソース・ゲート間電位を、ゲート酸化膜が破壊する電
位以下に制限する。
ｃに接続されているので、ドロップトランジスタ５９は
常時ＯＮ状態である。したがって、ドロップトランジス
タ５９は制御ノード５７とアンチヒューズ６０の間に配
置された抵抗として働く。また、ドロップトランジスタ
５９は制御ノード５７にかかる最大電位を、供給電位Ｖ
ｃｃからドロップトランジスタ５９のしきい値電位Ｖｔ
を引いた値まで制限する。さらに、ドロップトランジス
タ５９は、リセットトランジスタ５８とトランジスタ６
１のドレイン・ゲート間電位と、制御トランジスタ５６
のソース・ゲート間電位を、ゲート酸化膜が破壊する電
位以下に制限する。
【００７８】アンチヒューズ６０をブローする前は、ト
リガ信号Ｔ（ＲＡＳ）がｈｉｇｈになり、トランジスタ
６１がＯＮになり、トランジスタ６３がＯＦＦになる。
次に、リセット信号ＲＳＴが短期間ｈｉｇｈになる。リ
セット信号ＲＳＴがｈｉｇｈなので、リセットトランジ
スタ５８がＯＮになり、制御電位Ｖｃｏｎはｌｏｗにさ
れる。したがってインバータ５５の入力はｌｏｗにされ
る。これにより、出力信号ＦＲはｈｉｇｈになり、切断
トランジスタ６４はＯＮになる。リファレンス経路６５
は制御ノード５７と接地電位を接続する。
リガ信号Ｔ（ＲＡＳ）がｈｉｇｈになり、トランジスタ
６１がＯＮになり、トランジスタ６３がＯＦＦになる。
次に、リセット信号ＲＳＴが短期間ｈｉｇｈになる。リ
セット信号ＲＳＴがｈｉｇｈなので、リセットトランジ
スタ５８がＯＮになり、制御電位Ｖｃｏｎはｌｏｗにさ
れる。したがってインバータ５５の入力はｌｏｗにされ
る。これにより、出力信号ＦＲはｈｉｇｈになり、切断
トランジスタ６４はＯＮになる。リファレンス経路６５
は制御ノード５７と接地電位を接続する。
【００７９】出力ラッチ５１がセットされるのに十分な
期間の後、リセット信号ＲＳＴがｌｏｗに戻り、リセッ
トトランジスタ５８をＯＦＦにする。制御ノード５７は
トランジスタ６１と切断トランジスタ６４を介して接地
され続ける。リセット信号ＲＳＴがｌｏｗに戻ると、ス
イッチャブル信号ＣＧＮＤは１２Ｖをスイッチャブルノ
ード６２に印加してアンチヒューズ６０をブローする。
アンチヒューズ６０がブローされると抵抗値が低下し、
スイッチャブル信号ＣＧＮＤは制御ノード５７とリファ
レンス経路６５を通して接地電位に接続される。
期間の後、リセット信号ＲＳＴがｌｏｗに戻り、リセッ
トトランジスタ５８をＯＦＦにする。制御ノード５７は
トランジスタ６１と切断トランジスタ６４を介して接地
され続ける。リセット信号ＲＳＴがｌｏｗに戻ると、ス
イッチャブル信号ＣＧＮＤは１２Ｖをスイッチャブルノ
ード６２に印加してアンチヒューズ６０をブローする。
アンチヒューズ６０がブローされると抵抗値が低下し、
スイッチャブル信号ＣＧＮＤは制御ノード５７とリファ
レンス経路６５を通して接地電位に接続される。
【００８０】上述のようにしてアンチヒューズ６０がブ
ローされ、ヒューズとしての機能が得られる。このアン
チヒューズ６０を電気的に書込可能な素子に置換するこ
とにより、前述のようにヒューズブローを行なうことな
く不良ロウ／コラムを救済できる。
ローされ、ヒューズとしての機能が得られる。このアン
チヒューズ６０を電気的に書込可能な素子に置換するこ
とにより、前述のようにヒューズブローを行なうことな
く不良ロウ／コラムを救済できる。
【００８１】なお、上述の各実施の形態では、メモリブ
ロックが８個の場合について説明したが、メモリブロッ
クの数は任意に選択可能である。この場合には、各メモ
リブロックと制御回路部間の信号遅延が均一となるよう
に制御回路部を配置する必要がある。また、上述の各実
施の形態では、半導体記憶装置の一例としてＤＲＡＭに
本発明を適用する場合について説明を行なったが、ＳＲ
ＡＭ（Static RandomAccess Memory ）等のＤＲＡＭ以
外の半導体記憶装置にも本発明は適用可能である。さら
に、上述の各実施の形態の特徴を相互に組合せることも
可能である。
ロックが８個の場合について説明したが、メモリブロッ
クの数は任意に選択可能である。この場合には、各メモ
リブロックと制御回路部間の信号遅延が均一となるよう
に制御回路部を配置する必要がある。また、上述の各実
施の形態では、半導体記憶装置の一例としてＤＲＡＭに
本発明を適用する場合について説明を行なったが、ＳＲ
ＡＭ（Static RandomAccess Memory ）等のＤＲＡＭ以
外の半導体記憶装置にも本発明は適用可能である。さら
に、上述の各実施の形態の特徴を相互に組合せることも
可能である。
【００８２】
【発明の効果】この発明に係る半導体記憶装置によれ
ば、１つの局面では、制御回路部上に選択的に放熱部材
が設けられている。それにより、効率的に半導体記憶装
置の放熱が行なわれ、信頼性の高い半導体記憶装置が得
られる。
ば、１つの局面では、制御回路部上に選択的に放熱部材
が設けられている。それにより、効率的に半導体記憶装
置の放熱が行なわれ、信頼性の高い半導体記憶装置が得
られる。
【００８３】この発明に係る半導体記憶装置は、他の局
面では、制御回路部上に第２のチップを有している。こ
のように第２のチップを有することにより、このチップ
にＭＰＵ等の機能を選択的に付与することが可能とな
る。それにより、高性能かつ多様な半導体記憶装置が得
られる。
面では、制御回路部上に第２のチップを有している。こ
のように第２のチップを有することにより、このチップ
にＭＰＵ等の機能を選択的に付与することが可能とな
る。それにより、高性能かつ多様な半導体記憶装置が得
られる。
【００８４】本発明に係る半導体記憶装置によれば、さ
らに他の局面では、メモリブロックチップと制御回路チ
ップとが設けられる。このようにメモリブロックと制御
回路部とを別個のチップ上に形成することにより、たと
えば１つのメモリブロックチップのみ冗長救済手段によ
って救済し得ない場合にそのメモリブロックチップのみ
を良品のメモリブロックチップと交換するたげで他のメ
モリブロックチップを破棄する必要がなくなる。それに
より、結果として歩留りを向上させることが可能とな
る。
らに他の局面では、メモリブロックチップと制御回路チ
ップとが設けられる。このようにメモリブロックと制御
回路部とを別個のチップ上に形成することにより、たと
えば１つのメモリブロックチップのみ冗長救済手段によ
って救済し得ない場合にそのメモリブロックチップのみ
を良品のメモリブロックチップと交換するたげで他のメ
モリブロックチップを破棄する必要がなくなる。それに
より、結果として歩留りを向上させることが可能とな
る。
【図１】 この発明の実施の形態１におけるＤＲＡＭを
模式的に示す斜視図である。
模式的に示す斜視図である。
【図２】 （ａ）〜（ｃ）は、図１に示されるＤＲＡＭ
をパッケージにより気密封止した状態を示す断面図であ
る。
をパッケージにより気密封止した状態を示す断面図であ
る。
【図３】 この発明の実施の形態２におけるＤＲＡＭを
模式的に示す斜視図である。
模式的に示す斜視図である。
【図４】 この発明の実施の形態３におけるＤＲＡＭを
示す平面図である。
示す平面図である。
【図５】 図４に示されるメモリブロックチップと制御
回路チップの構成の一例を示すブロック図である。
回路チップの構成の一例を示すブロック図である。
【図６】 この発明の実施の形態４におけるＤＲＡＭを
示す平面図である。
示す平面図である。
【図７】 図６に示される冗長プログラム回路の構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図８】 この発明の実施の形態５におけるＤＲＡＭを
示す平面図である。
示す平面図である。
【図９】 アンチヒューズ回路の回路図である。
【図１０】 従来のＤＲＡＭの一例を示す平面図であ
る。
る。
１ チップ、２ 半導体基板、３ 制御回路部、４ 接
着剤、５ 放熱板、６ボンディングパッド、７ａ〜７ｈ
メモリブロック、１０ａ，１０ｂ，１６パッケージ、
１９ 半導体集積回路、２０ａ，２０ｂ バンプ電極、
２１，２１ａ〜２１ｈ メモリブロックチップ、２２
制御回路チップ、２３ マルチチップモジュール、２４
メモリセルアレイ、２５ ロウデコーダ、２６ セン
スアンプ、２７ Ｉ／Ｏデコーダ、２８ コラムデコー
ダ、２９ 内部電位発生回路、３０ 内部クロック発生
回路、３１ アドレスバッファ、３２ ＤＱトランジス
タ、３３ 冗長プログラム回路、３４ 冗長アレイ回
路、３５ 冗長コラムデコーダ、３６ 冗長メモリセル
（冗長ロウ／コラム）、３７ 冗長ロウデコーダ、３８
冗長センスアンプ、４０ ヒューズ、４２ 冗長ロウ
／コラム、４３ａ，４３ｂ アドレスプログラム部、４
４ メモリブロックチップ不活性化信号発生回路、４５
アンチヒューズ素子。
着剤、５ 放熱板、６ボンディングパッド、７ａ〜７ｈ
メモリブロック、１０ａ，１０ｂ，１６パッケージ、
１９ 半導体集積回路、２０ａ，２０ｂ バンプ電極、
２１，２１ａ〜２１ｈ メモリブロックチップ、２２
制御回路チップ、２３ マルチチップモジュール、２４
メモリセルアレイ、２５ ロウデコーダ、２６ セン
スアンプ、２７ Ｉ／Ｏデコーダ、２８ コラムデコー
ダ、２９ 内部電位発生回路、３０ 内部クロック発生
回路、３１ アドレスバッファ、３２ ＤＱトランジス
タ、３３ 冗長プログラム回路、３４ 冗長アレイ回
路、３５ 冗長コラムデコーダ、３６ 冗長メモリセル
（冗長ロウ／コラム）、３７ 冗長ロウデコーダ、３８
冗長センスアンプ、４０ ヒューズ、４２ 冗長ロウ
／コラム、４３ａ，４３ｂ アドレスプログラム部、４
４ メモリブロックチップ不活性化信号発生回路、４５
アンチヒューズ素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤野 毅 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 谷崎 哲志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 鶴田 孝弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 天野 照彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (10)
- 【請求項１】 複数のメモリセルがそれぞれ形成される
複数のメモリブロックと、 前記複数のメモリブロックに囲まれ、前記メモリセルの
動作制御を行なう制御回路が形成される制御回路部と、 前記制御回路部の表面上と裏面上の少なくとも一方に選
択的に設けられ、前記制御回路部で発生した熱を放散す
るための放熱部材と、 を備えた、半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、パッケージを備
え、 前記放熱部材は、前記パッケージを貫通して外部に露出
する、請求項１に記載の半導体記憶装置。 - 【請求項３】 複数のメモリセルがそれぞれ形成される
複数のメモリブロックと、該複数のメモリブロックに囲
まれ前記メモリセルの動作制御を行なう制御回路が形成
される制御回路部とを含む第１のチップと、 前記制御回路の周囲に形成されたバンプ電極と、 前記バンプ電極を介して前記第１のチップと接続され、
前記制御回路部上に配置される第２のチップと、 を備えた、半導体記憶装置。 - 【請求項４】 前記第２のチップ表面にボンディングパ
ッドが形成され、 前記第２のチップの表面上と前記制御回路部の裏面上と
の少なくとも一方に、前記制御回路部あるいは前記第２
のチップで発生した熱を放散するための放熱部材が設け
られる、請求項３に記載の半導体記憶装置。 - 【請求項５】 複数のメモリセルがそれぞれ形成される
複数のメモリブロックチップと、 前記メモリブロックチップに囲まれ、前記メモリセルの
動作制御を行なう制御回路が形成される制御回路チップ
とを備えた、半導体記憶装置。 - 【請求項６】 前記制御回路チップは、前記複数のメモ
リブロックチップ内の不良ロウ／コラムを救済するため
の冗長プログラム回路を含む、請求項５に記載の半導体
記憶装置。 - 【請求項７】 前記冗長プログラム回路は、冗長ロウ／
コラムのアドレスを記憶するアドレスプログラム部と、 前記アドレスプログラム部の出力により前記冗長ロウ／
コラムアクセス指示を検出し、前記メモリブロックチッ
プを不活性化するメモリブロックチップ不活性化信号発
生回路とを含み、 前記アドレスプログラム部は、記憶アドレスと与えられ
たアドレスの一致／不一致を示す信号を前記メモリブロ
ックチップ不活性化信号発生回路に与える、請求項６に
記載の半導体記憶装置。 - 【請求項８】 前記制御回路チップは、前記冗長ロウ／
コラムを含む、請求項６または７に記載の半導体記憶装
置。 - 【請求項９】 前記不良ロウ／コラムのプログラムを電
気的に書込可能な素子を用いて行ない、前記素子は前記
制御回路チップに形成される、請求項６または７に記載
の半導体記憶装置。 - 【請求項１０】 前記制御回路チップの表面上と裏面上
の少なくとも一方に、前記制御回路チップで発生した熱
を放散するための放熱部材が設けられる、請求項５から
９のいずれかに記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016646A JPH11214638A (ja) | 1998-01-29 | 1998-01-29 | 半導体記憶装置 |
| KR1019980038668A KR100302252B1 (ko) | 1998-01-29 | 1998-09-18 | 반도체 기억 장치 |
| US09/606,402 US6272034B1 (en) | 1998-01-29 | 2000-06-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016646A JPH11214638A (ja) | 1998-01-29 | 1998-01-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214638A true JPH11214638A (ja) | 1999-08-06 |
Family
ID=11922125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016646A Withdrawn JPH11214638A (ja) | 1998-01-29 | 1998-01-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6272034B1 (ja) |
| JP (1) | JPH11214638A (ja) |
| KR (1) | KR100302252B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340724A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006310411A (ja) * | 2005-04-26 | 2006-11-09 | Fujitsu Ltd | 半導体装置 |
| JP2008235932A (ja) * | 2001-05-15 | 2008-10-02 | Nvidia Corp | グラフィックシステム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600651B1 (en) * | 2001-06-05 | 2003-07-29 | Macronix International Co., Ltd. | Package with high heat dissipation |
| JP2004055009A (ja) * | 2002-07-18 | 2004-02-19 | Renesas Technology Corp | 半導体メモリモジュール |
| KR100505641B1 (ko) | 2002-09-10 | 2005-08-03 | 삼성전자주식회사 | 메모리 모듈 및 이를 구비하는 메모리 시스템 |
| US7464225B2 (en) * | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
| US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748495A (en) | 1985-08-08 | 1988-05-31 | Dypax Systems Corporation | High density multi-chip interconnection and cooling package |
| DE3609170C1 (de) * | 1986-03-19 | 1987-10-08 | Chemie Filter Gmbh Verfahren | Elektronisches Geraet mit aufeinandergestapelten Hauptmodulen |
| US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
| US5208782A (en) | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| JPH04130655A (ja) | 1990-09-20 | 1992-05-01 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3242101B2 (ja) | 1990-10-05 | 2001-12-25 | 三菱電機株式会社 | 半導体集積回路 |
| JPH0547967A (ja) | 1991-08-08 | 1993-02-26 | Sumitomo Electric Ind Ltd | 半導体チツプモジユール |
| JP3789955B2 (ja) | 1994-05-20 | 2006-06-28 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3434397B2 (ja) | 1995-09-06 | 2003-08-04 | 三菱電機株式会社 | 半導体記憶装置 |
| US5710733A (en) | 1996-01-22 | 1998-01-20 | Silicon Graphics, Inc. | Processor-inclusive memory module |
| US5949654A (en) * | 1996-07-03 | 1999-09-07 | Kabushiki Kaisha Toshiba | Multi-chip module, an electronic device, and production method thereof |
| JPH1050958A (ja) | 1996-08-05 | 1998-02-20 | Toshiba Corp | 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン |
| KR100214549B1 (ko) | 1996-12-30 | 1999-08-02 | 구본준 | 버텀리드 반도체 패키지 |
| US5926371A (en) | 1997-04-25 | 1999-07-20 | Advanced Micro Devices, Inc. | Heat transfer apparatus which accommodates elevational disparity across an upper surface of a surface-mounted semiconductor device |
| US5946190A (en) * | 1997-08-29 | 1999-08-31 | Hewlett-Packard Company | Ducted high aspect ratio heatsink assembly |
-
1998
- 1998-01-29 JP JP10016646A patent/JPH11214638A/ja not_active Withdrawn
- 1998-09-18 KR KR1019980038668A patent/KR100302252B1/ko not_active Expired - Fee Related
-
2000
- 2000-06-29 US US09/606,402 patent/US6272034B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235932A (ja) * | 2001-05-15 | 2008-10-02 | Nvidia Corp | グラフィックシステム |
| JP2005340724A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006310411A (ja) * | 2005-04-26 | 2006-11-09 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066766A (ko) | 1999-08-16 |
| US6272034B1 (en) | 2001-08-07 |
| KR100302252B1 (ko) | 2001-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246615B1 (en) | Redundancy mapping in a multichip semiconductor package | |
| JP2567961B2 (ja) | 半導体装置及びリ−ドフレ−ム | |
| US5138427A (en) | Semiconductor device having a particular structure allowing for voltage stress test application | |
| JP4217388B2 (ja) | 半導体チップ及び半導体モジュール | |
| TWI452664B (zh) | Semiconductor device and manufacturing method thereof | |
| CN1177366C (zh) | 混合熔丝技术 | |
| JPWO2000044041A1 (ja) | 半導体集積回路装置及びその製造方法 | |
| US20040066684A1 (en) | Semiconductor integrated circuit device | |
| US6991970B2 (en) | Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device | |
| US20080151676A1 (en) | Semiconductor integrated circuit | |
| US6556409B1 (en) | Integrated circuit including ESD circuits for a multi-chip module and a method therefor | |
| US6798679B2 (en) | Semiconductor memory module | |
| JPH11214638A (ja) | 半導体記憶装置 | |
| US6956783B2 (en) | Semiconductor memory device including fuse element | |
| JP2001085526A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2001156172A (ja) | 半導体装置 | |
| KR100621617B1 (ko) | 메모리 모듈 구조 | |
| US6947306B2 (en) | Backside of chip implementation of redundancy fuses and contact pads | |
| US20240387462A1 (en) | Semiconductor device and semiconductor package including the same | |
| JP3350828B2 (ja) | 容量性溶着スイッチ及びそれを用いた半導体集積回路装置 | |
| JP2024071135A (ja) | 半導体装置 | |
| JPS58202547A (ja) | 集積回路装置 | |
| JPH077058A (ja) | 半導体装置 | |
| JP2003124322A (ja) | 容量性溶着スイッチ | |
| JPS63229749A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |