JPH11214690A

JPH11214690A - 半導体素子および平型半導体装置

Info

Publication number: JPH11214690A
Application number: JP31160398A
Authority: JP
Inventors: Masahiro Nagasu; 正浩長洲; Hironori Kodama; 弘則児玉; Yasuhiko Kono; 恭彦河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-11-04
Filing date: 1998-11-02
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】ゲート抵抗とゲート入力容量を低減して、ゲー
ト信号の遅延を防止。【解決手段】ゲート電極パッドから四方に広がるやや幅
の広いポリシリコンだけからなるゲート配線と、数十μ
ｍ毎にＩＧＢＴユニットを跨ぐゲート電極を設ける。ま
た、ｎエミッタ下部を流れる正孔を低減するように正孔
の通路を設けるとともに、ゲート酸化膜の厚みをゲート
電極の中心部で厚くする。【効果】アルミニウムからなるゲート配線がないためチ
ップの断面を加圧できる。また、ゲート配線抵抗と入力
容量が小さくなるため、ゲート信号の遅延がなくなる。
そのため、電流集中による素子の破壊を防止できる。さ
らに、ｎエミッタ層の下部を流れる正孔が少なくなるの
でラッチアップ耐量が大きくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体素子
ユニットを並列に接続して一つのパッケージに組み込ん
だ平型半導体装置に関する。

【０００２】

【従来の技術】電力変換装置の応用範囲の拡大に伴い装
置の高性能，低雑音，小型化がますます重要になってい
る。これを実現する制御素子としてパワーＭＯＳ−ＦＥ
Ｔの高速スイッチング特性とバイポーラトランジスタの
高電力制御性を兼ね備えたIGBT（Insulated Gate Bipol
ar Transistor)が開発され、電力変換装置のキーデバイ
スとして幅広く実用化されている。

【０００３】ＩＧＢＴは飽和特性を有することから、Ｍ
ＯＳ−ＦＥＴのようにチップの並列接続が容易で、複数
個のチップを並列接続して大きな電流容量を得ることが
できる。そこで、複数のＩＧＢＴチップを半田付とアル
ミのワイヤで配線したモジュール構造と呼ばれる大電流
容量のＩＧＢＴパッケージがすでに実用化されている。
これは、ＩＧＢＴチップの一方の主電極面（コレクタ電
極）をダイオードの一方の主電極面（カソード電極）と
共に、一般に放熱体を兼用した金属ベースの上に半田付
けし、ＩＧＢＴの他方の主電極（エミッタ電極）と制御
電極（ゲート電極）およびダイオードの他方の主電極
（アノード電極）とパッケージ内のエミッタおよびゲー
ト用の外部引き出し端子をアルミのワイヤで配線した構
成となっている。最近では、ますます大容量化が要求さ
れる傾向にあり、数個〜２０個程度のＩＧＢＴチップを
並べたＩＧＢＴモジュールが開発されるに至っている。
しかし、電流容量が大きくなるに従い、エミッタ電極に
接続するボンディングワイヤの本数が多くなるため長時
間の作業時間を要したり、配線が複雑になるためにパッ
ケージ内での断線や短絡といった問題が発生している。
また、主回路の短絡事故が発生すると過電流が流れるた
め、自己電流抑制効果のあるＩＧＢＴは破壊しないにも
関わらず、熱によりワイヤが断線するといった問題も発
生している。さらに、従来のＩＧＢＴモジュールは、Ｉ
ＧＢＴで発生する熱をワイヤで配線するエミッタ電極側
から取り去ることができず、熱冷却効果が劣るといった
問題も抱えている。

【０００４】上記の問題を解決する方法として、従来Ｇ
ＴＯ(Gate Turn Off Thyristor）のように、ＩＧＢＴを
平型パッケージに組み込み、その主面に形成されたエミ
ッタ電極とコレクタ電極をそれぞれパッケージ側に設け
た電極板に面接触させて、配線するようにした加圧接触
構造のパッケージ（以後、平型パッケージと記述）が提
案されている。

【０００５】例えば、富士技報、Ｖol.６９，Ｎo.５(１
９９６）においては、１２個の半導体チップ（９個のＩ
ＧＢＴと３個のダイオード）を搭載した耐圧２.５ｋＶ
，電流容量１ｋＡの平型ＩＧＢＴが、また、特開平8−
88240号公報においては、９個のＩＧＢＴと１２個のダ
イオードを並べて組み込んだ平型ＩＧＢＴパッケージが
開示されている。

【０００６】ところで、ＩＧＢＴの他方の主電極面に
は、エミッタ電極とゲート電極パッド、およびゲート電
極の電気抵抗を低減するためのゲート配線が施されてお
り、一般にゲート配線の方がエミッタ電極より高くな
る。そのため、チップの全面を平型パッケージのエミッ
タ電極板で加圧すると、チップのエミッタ電極でなくゲ
ート配線を加圧する。そのため、前記公知例ではそれぞ
れ次のような構造でゲート配線の接触を防いでいる。

【０００７】前者は、チップ内に加圧するためのエミッ
タパッドを設けて、パッド部だけを電極板で加圧・接触
させている。そのため、エミッタ電極板がゲート配線と
接触することはない。また、後者は、チップの周辺に設
けられる耐圧を保持するためのターミネーションを除く
全面をエミッタ電極板で加圧するため、ゲート配線の高
さを低くして、エミッタ電極板とゲート配線との接触を
防いでいる。具体的には、ゲート配線用の低抵抗の配線
部材の高さを、エミッタ電極用のそれより低くしてい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、これら
には次のような問題がある。エミッタパッドを加圧する
前者の構造では、パッド部はＭＯＳチャネルがないため
ＩＧＢＴ素子として機能しない。そのため、基板の利用
効率が低下する。後者では、ゲート配線の高さをエミッ
タ電極より低くするために、これらを同一の工程で作る
ことはできず、別工程としなければならない。また、ゲ
ート配線とエミッタ電極板の距離は数μｍとなり数Ｖで
放電するために、パッシベーション膜で覆う必要があ
り、パッシベーション膜作成のための工程も必要とな
る。

【０００９】したがって、基板の利用効率を低下させ
ず、かつ工程の増加を招かないためには、低抵抗のゲー
ト配線部材を設けないＩＧＢＴチップとし、かつチップ
の全面を加圧すればよい。しかし、単にゲート配線を取
り除いただけでは配線抵抗の増加によってゲート信号が
遅延するため、ゲート電極パッド近傍のＩＧＢＴユニッ
トと周辺部のユニットとの間でスイッチング動作の時間
遅れが発生し、不均一動作による素子破壊が発生する。
また、ＩＧＢＴチップを多数個並列接続する平型パッケ
ージでも、ゲート入力部付近と、これから遠く離れた部
分でゲート配線の抵抗およびインダクタンスによってゲ
ート信号の遅延が発生し、チップ内での遅延に加算され
る。ゲート遅延はチップ数が多くなるほど大きくなるた
め、多数チップの並列接続が必要な高電圧で大電流の平
型パッケージほど、ＩＧＢＴチップのゲート配線抵抗と
入力容量を低減することが必要不可欠である。

【００１０】また、ＩＧＢＴは、寄生のサイリスタ構造
を有し、大電流が流れると寄生サイリスタがラッチアッ
プして、遮断不可能になることがある。そのため、チッ
プのゲート配線抵抗と入力容量を低減しつつ、ラッチア
ップしにくい構造にする必要がある。

【００１１】本発明は、上記の点にかんがみなされたも
のであって、複数の半導体素子チップを一つの平型パッ
ケージに組み込んだ平型半導体装置を対象に、第１の目
的は、基板の利用効率の低下や素子作成の工程の増加を
伴わず、かつゲート信号の遅延による素子破壊のない半
導体素子チップ構造を提供することにある。また、第２
の目的は、大電流が流れたときに、寄生サイリスタがラ
ッチアップしない構造を提供することにある。さらに、
第３の目的は、超多チップを内蔵し、かつ小型の平型半
導体装置を提供することにある。

【００１２】

【課題を解決するための手段】上記第１の目的は、ゲー
ト配線を設けず、単位素子のユニットの長さを短くして
ゲート電流が縦横に流れるようにするとともに、絶縁ゲ
ートの入力容量を低減することで実現する。具体的に
は、チップ断面でゲート電極の占める割合が縦横方向と
も１／３程度より大きくし、かつゲート電極の中間部の
酸化膜の厚みを厚くして絶縁ゲートの入力容量を小さく
することで実現する。さらに具体的な構造は発明の実施
の形態の中で明らかになる。

【００１３】また、第２の目的は、エミッタ層とベース
層に挟まれたウェル層の抵抗を小さくして、正孔電流が
流れるときに電圧降下が発生しないようにすること、お
よび、エミッタ層とベース層に挟まれたウェル層部を流
れる電流を減らす電流バイパス構造によって達成する。

【００１４】さらに、第３の目的である平型半導体装置
は、各半導体素子チップ上のゲート電極パッドから引き
出すゲート電極配線、およびこれとエミッタ電極板とを
絶縁する絶縁部材に平型パッケージ内の各半導体素子チ
ップの位置決めを兼ねる機能を付加して、チップ数が多
数になった場合でもゲート電極パッドとゲート電極配線
とが正確に位置合わせられ、また半導体素子チップには
ゲート配線抵抗と入力容量を小さくしたチップを用いる
ことで達成される。

【００１５】

【発明の実施の形態】図１と図２は、本発明の代表的な
実施例のＩＧＢＴチップの断面図と平面図である。図１
（ａ）はＩＧＢＴチップの平面図、また(ｂ）は（ａ)に
示すＡ−Ａ′間の断面図である。図（ａ）の平面図で、
１１はＩＧＢＴユニットがなくゲート配線だけが施され
たゲート配線専用領域で、ＩＧＢＴとして駆動しない。
また、１９１６はパッケージのエミッタ電極部材によっ
て加圧される領域を示す。１２はエミッタ電極部材で加
圧しない領域に設けられたゲート配線で、加圧部を取り
囲むように設けられ、加圧部と異なるアルミニウムを付
けて低抵抗化している。Ｇは、ゲート電極パッドで、平
型パッケージのゲート電極配線が接触する。また、本実
施例のＩＧＢＴチップは、ｎ^-導電型の半導体層１９１
１(ｎベース層)と、これに接するｎ導電型の半導体層１
９１２（ｎバッファ層）と、ｎ導電型の半導体層１９１
２に接するｐ⁺導電型の半導体層１９１３(ｐコレクタ
層）と、ｐ⁺導電型の半導体層に接するコレクタ電極Ｃ
と、ｎ^-導電型の半導体層１９１１内に部分的に設けら
れたｐ導電型の半導体層１９１４（ｐウェル層）と、ｐ
導電型の半導体層１９１４の内部に部分的に設けられた
ｎ導電型の半導体層１９１５(ｎエミッタ層)と、ｎ導電
型の半導体層１９１５とｐ導電型の半導体層１９１４と
ｎ^-導電型の半導体層に跨り中心付近すなわちエミッタ
電極板１４とエミッタ電極Ｅの接触部直下が部分的に非
接触部直下よりも厚膜化された酸化膜１７（ゲート酸化
膜）と、酸化膜１７に接触するように設けられたゲート
電極１３と、ゲート電極１３を覆いエミッタ電極Ｅとを
絶縁する酸化膜１８とからなり、エミッタ電極Ｅはｐ導
電型の半導体層１９１４とｎ導電型の半導体層１９１５
に電気的に接触した構造となっている。さらに、エミッ
タ電極Ｅとコレクタ電極Ｃはそれぞれ平型パッケージの
エミッタ電極板１４とコレクタ電極板１５で加圧接触さ
れる。１６は、ゲート電極１３に正の電圧が印加された
ときにｎ型の反転層が形成されるＭＯＳチャネル部を示
し、またゲート電極１３は一般的に高濃度に不純物を導
入したポリシリコンで形成する。

【００１６】本素子のターンオン動作は、ゲート電極１
３に正の電極を印加してＭＯＳチャネル部１６にｎ型反
転層を形成し、ｎエミッタ層１９１５から電子、またｐ
コレクタ層１９１３から正孔をｎベース層１９１１に同
時注入することで行う。ｎベース層は電子と正孔が過剰
な状態になるため、ｎベース層は低抵抗になる。また、
ターンオフ動作はゲート電極に負の電圧を印加し、ｎ型
反転層をなくすことで行う。電子の注入が止まるため、
ｐコレクタ層からの正孔の注入も止まり、ｎベース層１
９１１は高抵抗状態となる。

【００１７】ところで、本実施例のＩＧＢＴチップは平
型ＩＧＢＴを低コストで作るために、ゲート配線抵抗を
低減するためのアルミニウムなどの配線部材を設けな
い。これは、アルミニウムなどの配線を設けるとその部
分がエミッタ電極Ｅより高くなり、エミッタ電極Ｅを平
型パッケージのエミッタ電極板１４で加圧できないばか
りか、エミッタ電極板１４とゲート電極１３が短絡する
からである。アルミニウムからなるゲート配線を設け
て、全面を加圧できるＩＧＢＴチップとするには、ゲー
ト配線部のアルミニウムの高さをエミッタ電極Ｅのアル
ミニウムより低くすればよい。しかし、このためには、
ゲート配線にアルミニウムを設ける工程とエミッタ電極
Ｅにアルミニウムを設ける工程とを分離する必要があ
り、ＩＧＢＴを作成するための工程数が増え、コストア
ップにつながる。本実施例のＩＧＢＴチップは、これを
避けるものでコストアップせず、低抵抗のゲート配線を
実現するものである。

【００１８】従来のＩＧＢＴチップで単にアルミニウム
などのゲート配線を取ると、チップ内の各ＩＧＢＴユニ
ットとゲート電極パッドＧとは高抵抗のポリシリコンか
らなるゲート電極１３だけで接続されることになるの
で、ゲート電極パッドとIGBTユニット間の電気抵抗が増
大する。また、ゲート電極はゲート酸化膜を介してｐウ
ェル層とｎベース層に対向するために容量成分を有して
いる。そのため、チップ内の各ＩＧＢＴユニットに伝達
されるゲート信号は、前記抵抗と容量のために大きく遅
延する。ゲート配線の抵抗は、ゲート電極パッドＧと各
ＩＧＢＴユニットとの距離に依存し、遠いほど大きくな
り、ゲート電極パッドＧから離れたIGBTユニットほどゲ
ート信号が大きく遅延する。ゲート信号の遅延が大きく
なると、ゲート電極パッドＧに近いＩＧＢＴユニットと
遠いユニットとのスイッチング時間の遅れが増大し、タ
ーンオフ時はゲート電極パッドＧから離れた場所、ター
ンオン時はゲート電極パッドに近い場所の電流集中が顕
著になり、ついには熱による破壊に至る。したがって、
ゲート信号の遅れの増大は望ましくなく、２０μｓ以下
にする必要がある。この時間は、ＩＧＢＴを構成する半
導体が熱により真性半導体に至る温度で決まり、シリコ
ンの場合はほぼ前記の時間になる。

【００１９】本実施例のＩＧＢＴチップでは、ゲートの
遅延を低減するために、ＩＧＢＴユニットの構造を図３
に示すようにＩＧＢＴユニット３２を部分的に跨ぐゲー
ト電極３１を設ける。また、ゲートの入力容量を低減す
るため、ゲート電極の中心付近の酸化膜１７を厚くす
る。さらに、パッケージのエミッタ電極１４で加圧しな
いチップ領域には、図２に示すようにゲート配線にアル
ミニウムからなる低抵抗配線２１を設ける。図２は、図
１（ａ）のＢ−Ｂ′で示した部分の断面図で、アルミニ
ウムからなるゲート配線とポリシリコンからなるゲート
配線が、接触する構造となっている。また、図３は、図
１（ａ）のＤで示した領域の拡大面で、ＩＧＢＴユニッ
トが均一に敷き詰められている部分の断面である。

【００２０】ゲート酸化膜１７は部分的に厚い構造とな
っており、ＭＯＳチャネルを形成する膜の薄い領域の膜
厚は０.１μｍ程度、厚膜化した領域は１μｍ程度にす
る。ゲート長Ｌ１と部分的に厚膜化した領域の幅Ｌ２と
の比率は１／２程度とするのがよい。これはＬ２の領域
を広げすぎると、入力容量は小さくなるものの、オン状
態の時にｎベース層１９１１とゲート酸化膜１７の界面
に形成され電子の通路となるｎ型蓄積層のｎベース層へ
の張り出す距離が短くなるため電子の注入効率が減少
し、オン電圧が増加するからである。また、単位ＩＧＢ
Ｔユニット３２の幅Ｗ１とこれを部分的に跨ぐゲート電
極３１の幅Ｗ２は、それぞれ２０μｍと１０μｍ程度に
することがよい。これは、Ｗ１に対しＷ２の幅を広くす
るとゲート配線抵抗は低下するが、ＩＧＢＴユニットの
占有面積が少なくなるためにチップの利用率が低下し、
オン電圧が増加することによる。

【００２１】図３（ａ）の３３は、ＭＯＳチャネルが形
成される部分を示す。図３（ｂ）の断面図で明らかなよ
うに、本発明のＩＧＢＴチップではエミッタ電極板１４
の加圧力が３３の領域に直接加わることはない。ＭＯＳ
チャネル部３３のゲート酸化膜は０.１μｍ程度と薄い
ために、小さな加圧力で破壊する。しかし、本発明のＩ
ＧＢＴチップでは、ゲート酸化膜の中心部が厚いため、
加圧力はこの部分が受け持ち、ＭＯＳチャネル部の酸化
膜が破壊することはない。尚、図３（ｂ）と（ｃ）は、
それぞれ（ａ）のＣ−Ｃ′，Ｅ−Ｅ′部の断面図であ
る。

【００２２】図３（ｃ）の断面図で、ｐウェル層１９１
４は、Ｅ−Ｅ′方向にいくつかのＩＧＢＴユニット３２
に跨って連続して設けられ、また、ｎエミッタ層１９１
５は、単位ＩＧＢＴユニットのＥ−Ｅ′方向には設けら
れていない。そのため、Ｅ−Ｅ′方向側から流れ込む正
孔はｎエミッタ層の下部を流れないため、ラッチアップ
を発生させることはなく、その正孔の分だけ、ｎエミッ
タ層の下部を流れる正孔の量が少なくなる。したがっ
て、ラッチアップ耐量の大きな素子を提供できる。

【００２３】図４は、他の実施例で、（ａ）は平面図
で、（ｂ）はＥ−Ｅ′で示す部分の断面図である。図３
に示す実施例では、ｐウェル層１９１４が、ＩＧＢＴユ
ニット３２の下部で厚くなる構造となっていた。しか
し、ｐウェル層１９１４は図４（ｂ）の構造のように、
一様な厚さであってもよい。この場合も、Ｅ−Ｅ′方向
から流れ込む正孔は、ｎエミッタ層１９１５の下部を流
れないためにラッチアップの発生がなくなり、ラッチア
ップ耐量に優れた素子を提供できる。

【００２４】図３，図４（ａ),（ｂ）の構造では、ＩＧ
ＢＴユニットを跨ぐゲート電極３１の下部の酸化膜１７
が厚く、それに伴いＩＧＢＴユニットを跨ぐゲート電極
３１の上部でエミッタ電極Ｅがエミッタ電極板１４に接
触する構造である。このような構造には、（１）酸化膜
１７が厚いために前記部分でのゲート電極１３とｐウェ
ル層１９１４が形成するゲートの入力容量が小さくな
る、（２）電極が接触しているために前記部分での放熱
が良くなる、などの効果がある。しかし、図４（ｃ),
（ｄ）に示す構造のように、ＩＧＢＴユニットを跨ぐゲ
ート電極３１部で酸化膜１７が薄く、エミッタ電極Ｅが
エミッタ電極板１４に接しない構造でもよい。本構造で
も、正孔がｎエミッタ層１９１５の下部を流れないため
にラッチアップ耐量に優れた素子を提供できる。

【００２５】図５は、他の実施例で、（ａ）は平面図
で、（ｂ）はＥ−Ｅ′で示す部分の断面図である。本構
造ではｐウェル層１９１４が連続することはなく、ＩＧ
ＢＴユニット３２の部分にだけ設けられている。ゲート
抵抗を低減し、ラッチアップ耐量を確保するためには、
ｐウェル層１９１４は特に連続している必要はなく、図
３の構造でも良い。この構造であっても、Ｅ−Ｅ′方向
から流れ込む正孔はｎエミッタ層の下部を流れないた
め、ラッチアップ耐量が大きくなる。また、本発明にお
いて単位ＩＧＢＴユニットを部分的に跨ぐゲート配線３
１の下部に（ｐウェル層１９１４）部分的に設けられた
構造でも良い。

【００２６】図６は他の実施例で、（ａ）は平面図、ま
た（ｂ）はＥ−Ｅ′部の断面図である。前記の実施例の
ＩＧＢＴではＭＯＳチャネル部はＩＧＢＴユニット３２
の両側にだけ設けられている。したがって、ゲート配線
抵抗を低減するために、IGBTユニット３２を跨ぐゲート
電極３１を広くすると、ＭＯＳチャネル部３３が少なく
なりオン電圧が増大する。これに対し、図６ではＭＯＳ
チャネル部３３が四方向に設けられるので、オン電圧を
増加させることなくＷ２を大きくすることが可能で、ゲ
ート配線抵抗とオン電圧の低いＩＧＢＴの提供が可能で
ある。本構造では、全ての正孔が、ｎエミッタ層の下部
を流れるので、ｐウエル層１９１４の不純物密度を大き
くして、抵抗を小さくした構造としている。

【００２７】図７は、他の異なる実施例であり、（ａ）
は四方向に設けられるＭＯＳチャネル部３３の角部には
チャネルを設けないＩＧＢＴである。ＭＯＳチャネル部
３３を四方向に設けると角部に最も正孔が集中しやすく
なるため、角部にｎエミッタ層１９１５を設けない方
が、ラッチアップ耐量を大きくできる。図７（ａ）の実
施例はこの点にかんがみたもので、四方にｎエミッタ層
を設けてもラッチアップ耐量を確保できる構造である。
また、（ｂ）はＩＧＢＴユニット３２の形を六角形にし
たもので、ＭＯＳチャネル部３３も六角形になってい
る。この構造は、ゲート配線の面積を広くすることが可
能で、より低抵抗のゲート配線を提供することができ
る。

【００２８】ところで、ＩＧＢＴチップはゲート電極パ
ッドＧで平型パッケージのゲート配線電極と接する。Ｉ
ＧＢＴチップのゲート電極パッドＧにはアルミニウムが
付加されており、パッド部Ｇの抵抗は小さい。これに対
し、パッド部から周辺部へ広がるゲート配線はポリシリ
コンだけで配線されるため抵抗が大きい。したがって、
この部分を適正に処理しないとゲート配線抵抗が大きく
なるだけでなく、ゲート電流の集中によるゲート配線の
断線が発生する。図８はこの点にかんがみたもので、ゲ
ート電極パッドＧから周辺へ広がるゲート配線専用領域
１１に工夫を施している。図８（ａ）はゲート配線専用
領域１１の幅をゲート電極パッドＧの近傍で広くし、遠
い場所で狭くする構造である。当然のことながら加圧さ
れないチップ周辺のゲート配線１２にはアルミニウムを
設けた方がよい。このようにするとゲート電極パッドと
その周辺のゲート電極配線の抵抗が小さくなるため、低
抵抗のゲート配線網が実現できる。具体的な寸法として
は、例えばＩＧＢＴユニットが配置されＩＧＢＴとして
機能する領域の幅が１から１.５cm 程度で、ポリシリコ
ンの厚みが０.５μｍ程度のＩＧＢＴチップの場合、ゲ
ート電極パッドＧの大きさは１.５mm×１.５mm程度、ゲ
ート配線専用領域１１のゲート電極パッドＧ近傍の幅は
５００μｍ程度、周辺部の幅は２００μｍ程度にすると
面積利用率を低減することなく、ゲート配線抵抗が十分
低くできる。また、７１はゲート電極パッドＧ周辺にポ
リシリコンだけで設けられた領域で、大きさは２mm×２
mm程度とするのがよい。尚、ゲート配線専用領域１１の
幅は図で示した二段階だけでなく、多段階で周辺に向か
って狭くなる構造でも良い。

【００２９】図８(ｂ)はさらに異なるゲート配線網を示
す実施例で、ゲート電極パッドから四方広がるゲート配
線専用領域１１が、ゲート電極パッドの近傍から周辺に
向かって緩やかに狭くなる。この場合、ゲート電極パッ
ドＧ近傍でのゲート配線専用領域１１の幅が５００μｍ
程度、ゲート配線１２と接触する領域での幅は１００μ
ｍ程度とすることがよい。

【００３０】図９は、前記いずれかの実施例のＩＧＢＴ
チップを用いた平型ＩＧＢＴパッケージの断面の一例を
示したもので、ＩＧＢＴチップ１とこれと逆並列に接続
したフリーフォイールダイオード（ＦＷＤ）２を組み込
んだ逆導通スイッチングデバイスの例である。図には、
平型ＩＧＢＴの外周部から中央へ向かった途中までの断
面を示している。ＩＧＢＴチップ１は約１２から１６mm
角の大きさで、前記の実施例で示してきた構造のチップ
である。ＩＧＢＴチップのエミッタ電極とコレクタ電極
には放熱と電気的接触を兼ねたエミッタ電極板１４とコ
レクタ電極板１５が接触する形で固定されており、これ
らが一体化されたエミッタ側の共通電極板７とコレクタ
側の共通電極板８に挟まれている。一対の共通電極板
は、絶縁性の外筒９により外部絶縁され、さらに共通電
極板７，８と絶縁外筒９の間を金属板７０によりパッケ
ージ内部を封止したハーメチック構造となっている。た
だし、ハーメチック構造は用途によっては必ずしも必要
でない。

【００３１】次に多数のチップからなる平型パッケージ
のゲート電極の配線方法と、チップをパッケージ内の所
定の位置に位置決めする方法について説明する。まずIG
BTチップ１のゲート電極パッドＧから引き出しピン７１
を用いてチップの主面に垂直にゲート配線を引き出す。
引き出しピン７１の周囲には、エミッタ電極板１４およ
びエミッタ共通電極板７と引き出しピンを絶縁するため
のテフロン等の耐熱樹脂製の絶縁用部材７２が設置され
ている。エミッタ電極側に設置するエミッタ電極板１４
の外形寸法は、プレーナ耐圧構造のチップの周辺部へ電
極板１４が接触するのを避けるため、チップの外形寸法
より小さくなっている。ＩＧＢＴチップ１に配置するエ
ミッタ電極板１４は、外形が８から１２mmφの丸型で中
央に３mmφの貫通孔７３が開けられており、端部は面取
りが施されている。また、コレクタ電極側に配置される
コレクタ電極板１５は、ＩＧＢＴチップの外形寸法より
少し大きい１３から１７mm角で端部に面取り加工を施し
ている。エミッタ側電極側の共通電極板７には、チップ
を配置すべき所定の位置に４mmφの穴７４が形成されて
いる。パッケージを組み立てる際には、引き出しピン７
１および絶縁用部材７２をエミッタ電極板１４の貫通孔
７３にはめ込み、さらに絶縁用部材７２の上部を共通電
極板７に形成された穴７４にはめ込む。チップは穴７４
の位置に固定される。すなわち、各チップのゲート電極
を配線するための方法が平型パッケージ内での各チップ
の位置を決定する方法を兼ねる構造となっており、位置
決めのための新たな部品は必要なく、部品点数を大幅に
削減できる。

【００３２】上記の方法では、ゲート電極パッドＧと引
き出しピン７１が接合されておらず、接触して導通する
構造となっている。これにより、ゲート電極パッドＧと
引き出しピン７１間の熱膨張差に基づく接合の劣化等の
問題が回避できる。ＩＧＢＴやＦＷＤの動作によってパ
ッケージが温度変化を受けると、パッケージ構成部材間
の熱膨張係数差に基づく構成部材相互の位置ずれが起き
る怖れが有る。このためゲート引き出しピン７１とゲー
ト電極パッドＧを接合しない構造では位置ずれが発生し
て、ゲート配線の断線が起こる。ところが本実施例の構
造では共通電極板７が膨張してこれに設けられた位置決
めの穴７４の位置が変化した場合でも、引き出しピン７
１と絶縁用部材７２が穴７４の移動に合わせて移動し、
同時に引き出しピン７１と絶縁用部材７２によって位置
決めがされているエミッタ電極板１４とＩＧＢＴチップ
１も一緒に移動するので、引き出しピン７１とゲート電
極パッドＧの相対的な位置はずれることはない。すなわ
ち、いわゆるセルフアライメント機能を備えていること
になる。このように、ゲート電極パッドＧと引き出しピ
ン７１の電気的接続性は非常に向上し、特にチップのサ
イズが大きく、搭載チップ数が多く、かつパッケージサ
イズの大きい場合に有効である。

【００３３】図１０は共通電極板７を半導体チップ側か
ら見た図を示しており、Ｆ−Ｆ′位置は図９中の共通電
極板７の断面位置に対応する。この共通電極板７のパッ
ケージ内側表面には、多数の平行な溝７８が形成されて
おり、さらに外周部にも溝７９が形成されている。溝の
幅は３mm以下であり、さらに溝７８には、前述の引き出
しピン７１および絶縁用部材７２をはめ込むべき４mmφ
の穴７４が半導体チップを配置すべき所定の位置に形成
されている。点線で示してある四角形の線８１は半導体
チップが配置される位置を示している。互いに平行な溝
７８は共通電極板７の両端まで伸びる溝となり、また電
極板の周囲に形成する溝７９は階段状の加工でよいた
め、溝の加工が簡単である。

【００３４】図１１は、ゲート電極配線網７１１とこれ
に接続した平型パッケージの外部に導出するための集合
端子７１２の代表的な形状を示している。図１１
（ａ），（ｂ）は図１０に示した共通電極板の溝７８，
７９に内蔵されるゲート電極配線網の形状を示してい
る。ゲート電極配線網は外周部で一体につながった構造
としてあり、共通電極７内にセットする際に外周部の配
線網が配線網全体の位置を安定化する。さらに、これら
の配線網には集合端子７１２が設けられてあり、これを
介してゲート信号配線をパッケージの外に出す。この集
合端子７１２はゲート配線網と同じ部材で一体成形して
も良いし、配線の太さや材質を変える場合は別部品を接
合してもよい。

【００３５】ゲート電極配線網７１１は絶縁材７１３に
より共通電極板７と絶縁して溝内に内蔵される。ＩＧＢ
Ｔチップのゲート電極パッドＧから引き出された引き出
しピン７１が絶縁用部材７２の中心穴にガイドされて、
ゲート電極配線網７１１に接続される。以上により、パ
ッケージの共通電極板内部にゲート配線網が内蔵された
無駄の少ないコンパクトなゲート配線網が形成できる。

【００３６】本実施例の平型パッケージには、ゲート電
極配線網７１１が共通電極板７の内部に設けられるため
に、主回路配線の影響を受けにくい効果もある。主回路
配線には、数ｋＡもの大電流が流れ、また電圧も数千Ｖ
変化するため、ゲート電極配線網は、主回路配線からの
磁気的あるいは電気的な誘導ノイズを受けやすい。ゲー
ト配線網がノイズを受けると、特定のＩＧＢＴチップの
みが誤点弧して過電流が流れて破壊するといった問題が
発生する。ところが本発明の平型パッケージでは、ゲー
ト電極配線網７１１が主回路電流の流れる方向に対して
直角に配置されていること、および電位が一定となる共
通電極板の内部に埋め込まれているために共通電極板が
シールド効果を発揮して、主回路の電流及び電圧による
電気的なノイズの混入を防止する。

【００３７】本実施例の平型パッケージはゲート配線網
への電気的なノイズの混入を防止し、超多数個のＩＧＢ
Ｔチップの並列接続を可能とする。しかし、本パッケー
ジに従来の構造のＩＧＢＴチップを内蔵すると次のよう
な問題が発生する。ＩＧＢＴチップの並列接続数が増え
パッケージサイズが大きくなると、ゲート配線網の抵抗
が大きくなり、特に、共通端子７１２から離れた場所の
抵抗が増大する。そのため、ＩＧＢＴチップ内部のゲー
ト配線抵抗および入力容量の大きなＩＧＢＴチップを内
蔵すると、共通端子７１２から離れた場所のチップに電
流が集中し、破壊に至る。これを避けるには、上述した
各実施例のように、ゲート配線抵抗と入力容量を低減し
たＩＧＢＴチップを内蔵することが不可欠で、本発明に
より、特に５０個以上のチップを内蔵する平型ＩＧＢＴ
の実現が可能になる。

【００３８】また、内蔵するＩＧＢＴチップをエミッタ
配線用の専用パッドを設ける構造とした場合、低抵抗の
ゲート配線をＩＧＢＴチップに施せるので、ゲート遅延
による素子の破壊は回避できる。しかし、この構造のチ
ップを用いると、平型パッケージのエミッタ電極板１４
をくし歯状に加工する必要があり、エミッタ電極板の加
工コストがアップし、安価な平型ＩＧＢＴの提供が困難
になる。

【００３９】

【発明の効果】本発明によれば、ゲート配線抵抗と入力
容量が小さいので、チップ内部でのゲート信号の遅延時
間が均一となり、スイッチング動作時にゲート電極パッ
ドから遠い場所での電流集中を防止できる。また、チッ
プのゲート信号の遅延が小さくかつ均一なので、搭載チ
ップ数が多くなってもトータルのゲート遅延を短くでき
る。そのため、特定の半導体素子チップに電流が集中す
るのを防止でき、大容量の平型半導体装置を提供するこ
とができる。特に、チップ数が５０個を超えるような平
型半導体装置に有効である。さらに、エミッタ層の下部
を流れる電流が少なくなるので、大電流時に半導体素子
がラッチアップすることがなくなり、ラッチアップ耐量
の大きな平型半導体装置を提供できる。

【００４０】本発明により大容量の平型半導体装置を提
供できるので、電力変換器のスナバ容量やゲート駆動回
路を小型にできるとともに、アノードリアクトルの必要
がなくなり、小型，低コストの大容量の電力変換器が実
現できる。

【図面の簡単な説明】

【図１】本発明の実施例であるＩＧＢＴチップの平面図
とゲート配線近傍の断面図。

【図２】本発明の実施例であるＩＧＢＴチップの加圧し
ない部分に設けたゲート配線近傍の断面図。

【図３】本発明の実施例であるＩＧＢＴユニットの平面
図とその断面図。

【図４】本発明の他の実施例であるＩＧＢＴユニットの
平面図とその断面図。

【図５】本発明の他の実施例であるＩＧＢＴユニットの
平面図とその断面図。

【図６】本発明のさらに異なる他の実施例であるＩＧＢ
Ｔユニットの平面図とその断面図。

【図７】本発明のさらに異なる他の実施例であるＩＧＢ
Ｔユニットの平面図。

【図８】本発明の他の実施例のゲート配線を示す平面
図。

【図９】本発明によるＩＧＢＴチップを含む平型ＩＧＢ
Ｔパッケージの断面図。

【図１０】本発明の実施例である平型ＩＧＢＴのエミッ
タ共通電極板の平面図。

【図１１】本発明の実施例である平型ＩＧＢＴパッケー
ジのゲート配線。

【符号の説明】

１…本発明のＩＧＢＴチップ、３…平型ＩＧＢＴ、１１
…ゲート配線専用領域、１２…ＩＧＢＴチップのアルミ
ニウムのあるゲート配線、１３…ポリシリコンからなる
ゲート電極、１４…エミッタ側の電極板、１５…コレク
タ側の電極板、１７…部分的に厚膜化したゲート酸化
膜、２１…アルミニウムからなるゲート配線、３２…Ｉ
ＧＢＴユニット、３３…チャネル部。

Claims

【特許請求の範囲】

【請求項１】一対の主表面と一対の主電極とゲート電極
を有し、一方の主表面には一方の主電極とゲート電極が設けられ
た半導体素子ユニットを多数個並列配置した半導体素子
において、各半導体素子ユニットのゲート電極とこれを
電気的に接続するゲート配線の高さが一方の主電極より
低いことを特徴とする半導体素子。
【請求項２】請求項１において、各半導体素子ユニット
のゲート電極が半導体素子ユニットを跨ぐように設けら
れたことを特徴とする半導体素子。
【請求項３】請求項２の半導体素子において、半導体素
子ユニットを跨ぐゲート配線の幅と間隔の比が１：２以
上になっていることを特徴とする半導体素子。
【請求項４】請求項１，請求項２，請求項３のいずれか
１項の半導体素子が第１導電型の第１の半導体層と、第１の半導体層に設けられる第２導電型の第２の半導体
層と、第２の半導体層に隣接する第１導電型の第３の半導体層
と、第１の半導体層に隣接する第２導電型の第４の半導体層
と、第１の半導体層，第２の半導体層および第３の半導体層
にまたがって設けられる絶縁膜と、絶縁膜の内部に設けられたゲート電極と、第２の半導体層および第３の半導体層にオーミック接触
するとともに絶縁膜に隣接するように設けられた第１の
主電極と、第４の半導体層にオーミック接触する第２の主電極とか
らなることを特徴とする半導体素子。
【請求項５】請求項１，請求項２，請求項３のいずれか
１項の半導体素子が第１導電型の第１の半導体層と、第１の半導体層に設けられる第２導電型の第２の半導体
層と、第２の半導体層に隣接する第１導電型の第３の半導体層
と、第１の半導体層に隣接する第２導電型の第４の半導体層
と、第１の半導体層，第２の半導体層および第３の半導体層
にまたがって設けられる絶縁膜と、絶縁膜の内部に設けられたゲート電極と、第２の半導体層および第３の半導体層にオーミック接触
するとともに絶縁膜に隣接するように設けられた第１の
主電極と、第４の半導体層にオーミック接触する第２の主電極とか
らなり、絶縁膜が第１の半導体層に接する部分で部分的に厚くな
っていることを特徴とする半導体素子。
【請求項６】請求項１，請求項２，請求項３のいずれか
１項の半導体素子において、ゲート配線が、半導体素子
にゲート信号を入力するゲート電極パッドから四方にの
びていることを特徴とする半導体素子。
【請求項７】請求項１，請求項２，請求項３のいずれか
１項の半導体素子において、ゲート配線が、半導体素子
にゲート信号を入力するゲート電極パッドから四方にの
びているとともに、少なくともゲート電極パッド付近の
ゲート配線の幅が周辺部より広いことを特徴とする半導
体素子。
【請求項８】両面に露出する一対の共通電極板の間を絶
縁性の外筒により外部絶縁した平型パッケージの中に、
第１主面に第１の主電極とゲート電極，第２の主面に第
２の主電極を有する複数個の請求項１から請求項７の半
導体素子を並置して組み込んだ半導体装置であって、各
半導体素子上のゲート電極パッドから引き出すゲート電
極配線、およびこれを主電極板と絶縁するための絶縁用
部材が、該共通電極板の少なくとも一方に対して各半導
体素子の位置決めを兼ねる構造を持ち、前記半導体素子
が請求項１から請求項７のいずれか１項の半導体素子で
あることを特徴とする平型半導体装置。
【請求項９】両面に露出する一対の共通電極板の間を絶
縁性の外筒により外部絶縁した平型パッケージの中に、
第１主面に第１の主電極とゲート電極，第２の主面に第
２の主電極を有する複数個の半導体素子を並置して組み
込んだ半導体装置であって、各半導体素子の主電極とこ
れに対抗する共通電極板の少なくとも第１主電極側に導
電、および放熱を兼ねた中間電極を介し、上記半導体素
子のゲート電極から引き出すゲート電極配線およびこれ
を主電極配線と絶縁するための部材が、該共通電極板の
少なくとも一方に対して該第１主電極側の中間電極の位
置決めを兼ね、前記半導体素子が請求項１から請求項７
のいずれか１項の半導体素子であることを特徴とする平
型半導体装置。