JPH11215000A - 信号処理装置 - Google Patents
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- JPH11215000A JPH11215000A JP10292289A JP29228998A JPH11215000A JP H11215000 A JPH11215000 A JP H11215000A JP 10292289 A JP10292289 A JP 10292289A JP 29228998 A JP29228998 A JP 29228998A JP H11215000 A JPH11215000 A JP H11215000A
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- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 信号対ノイズ比を改善し、非経済的なｐビッ
ト乗算器の必要性を回避することを目的とする。 【解決手段】 差動マイクロホンによって差動対の出力
信号が生成され、この信号は差動アナログ増幅器によっ
て増幅される。増幅された差動信号は、１対のアナログ
デジタル変換器によって１ビット形式に変換され、１ビ
ットデルタシグマ変調器にて合成される。
ト乗算器の必要性を回避することを目的とする。 【解決手段】 差動マイクロホンによって差動対の出力
信号が生成され、この信号は差動アナログ増幅器によっ
て増幅される。増幅された差動信号は、１対のアナログ
デジタル変換器によって１ビット形式に変換され、１ビ
ットデルタシグマ変調器にて合成される。
Description
【０００１】
【発明の属する技術分野】本発明は、１ビット信号処理
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来、デルタシグマ変調器（ＤＳＭ）に
よって１ビット信号を処理することが提案されている。
この１ビット信号は音声信号であってよく、本発明は以
下に音声信号を例として参照して説明される。
よって１ビット信号を処理することが提案されている。
この１ビット信号は音声信号であってよく、本発明は以
下に音声信号を例として参照して説明される。
【０００３】本発明の背景技術が、ここでは、例えば、
添付図面の図１、図２及び図３を参照して説明される。
図１は既知のデルタシグマ変調器のブロック線図であ
り、図２はｎ次のフィルタ部として構成された以前に提
案されたデルタシグマ変調器のブロック線図であり、図
３はノイズ整形の特性を示す。
添付図面の図１、図２及び図３を参照して説明される。
図１は既知のデルタシグマ変調器のブロック線図であ
り、図２はｎ次のフィルタ部として構成された以前に提
案されたデルタシグマ変調器のブロック線図であり、図
３はノイズ整形の特性を示す。
【０００４】アナログ信号を少なくともナイキスト率に
てサンプリングし、ｍビット数によってそのサンプルの
振幅をコード化することによって、アナログ信号をデジ
タル形式に変換することが知られている。こうして、も
しｍ＝８なら、サンプルは正確な８ビットに量子化され
ると言うことができる。一般に、ｍは１に等しいか又は
それより大きい如何なるビット数であってよい。
てサンプリングし、ｍビット数によってそのサンプルの
振幅をコード化することによって、アナログ信号をデジ
タル形式に変換することが知られている。こうして、も
しｍ＝８なら、サンプルは正確な８ビットに量子化され
ると言うことができる。一般に、ｍは１に等しいか又は
それより大きい如何なるビット数であってよい。
【０００５】只１ビットに量子化するために、“シグマ
デルタＡＤＣ”又は“デルタシグマＡＤＣ”として知ら
れているアナログデジタル変換器（ＡＤＣ）を提供する
ことが知られている。ここでは、“デルタシグマ”とい
う用語を使用する。このようなＡＤＣは、例えば、１９
９３年にテキサス・インスツルメント社より出版された
クレイグ・マーベン及びギリアン・エウエース著による
「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ
０−９０４．０４７−００−８）に記載されている。
デルタＡＤＣ”又は“デルタシグマＡＤＣ”として知ら
れているアナログデジタル変換器（ＡＤＣ）を提供する
ことが知られている。ここでは、“デルタシグマ”とい
う用語を使用する。このようなＡＤＣは、例えば、１９
９３年にテキサス・インスツルメント社より出版された
クレイグ・マーベン及びギリアン・エウエース著による
「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ
０−９０４．０４７−００−８）に記載されている。
【０００６】図１を参照してそのようなＡＤＣの例を説
明する。アナログ入力信号と１ビットの出力信号の積分
値２（シグマ）の間の偏差１（デルタ）が１ビット量子
化器３に供給される。出力信号は論理値０及び１のビッ
トを含むが、それは、それぞれ実際値−１及び＋１を表
す。積分器２は、そこに記憶された値がアナログ信号の
値に従うように、１ビットの出力値を積算する。量子化
器３は、１ビット生成される度に、１ビットだけ積算値
を増加（＋１）又は減少（−１）する。ＡＤＣは非常に
高いサンプリング率を必要とし、それによって出力ビッ
トストリームの生成が許され、その積算値がアナログ信
号に従う。
明する。アナログ入力信号と１ビットの出力信号の積分
値２（シグマ）の間の偏差１（デルタ）が１ビット量子
化器３に供給される。出力信号は論理値０及び１のビッ
トを含むが、それは、それぞれ実際値−１及び＋１を表
す。積分器２は、そこに記憶された値がアナログ信号の
値に従うように、１ビットの出力値を積算する。量子化
器３は、１ビット生成される度に、１ビットだけ積算値
を増加（＋１）又は減少（−１）する。ＡＤＣは非常に
高いサンプリング率を必要とし、それによって出力ビッ
トストリームの生成が許され、その積算値がアナログ信
号に従う。
【０００７】以下の説明及び特許請求の範囲にて使用さ
れている用語“１ビット”信号は、デルタシグマＡＤＣ
によって生成されるような正確な１デジタルビットに量
子化された信号を意味する。
れている用語“１ビット”信号は、デルタシグマＡＤＣ
によって生成されるような正確な１デジタルビットに量
子化された信号を意味する。
【０００８】１ビット信号を直接処理するためにｎ次の
フィルタ部として構成されたデルタシグマ変調器（ＤＳ
Ｍ）は、１９９３年１０月７日から１０日まで米国ニュ
ーヨーク市にて開催された第９５回ＡＥＳ会議にて“音
声信号の１ビットデジタル処理”−信号処理：の題名に
て提出された論文において、英国（ＹＯ１ ５ＤＤ）ヨ
ーク市ヘスリングトンのヨーク大学電子工学部門、オー
ディオ研究グループのエヌ・エム・カセイ及びジェーム
ズ・エイ・エス・アンガスによって提案された。図２は
そのようなＤＳＭフィルタ部の３次（ｎ＝３）バージョ
ンを示す。
フィルタ部として構成されたデルタシグマ変調器（ＤＳ
Ｍ）は、１９９３年１０月７日から１０日まで米国ニュ
ーヨーク市にて開催された第９５回ＡＥＳ会議にて“音
声信号の１ビットデジタル処理”−信号処理：の題名に
て提出された論文において、英国（ＹＯ１ ５ＤＤ）ヨ
ーク市ヘスリングトンのヨーク大学電子工学部門、オー
ディオ研究グループのエヌ・エム・カセイ及びジェーム
ズ・エイ・エス・アンガスによって提案された。図２は
そのようなＤＳＭフィルタ部の３次（ｎ＝３）バージョ
ンを示す。
【０００９】図２を参照して説明すると、ＤＳＭは１ビ
ット音声信号のための入力端４と処理された１ビット信
号が生成される出力端５とを有する。１ビット信号のビ
ットは図示されていない周知のクロック装置によってＤ
ＳＭを経由してクロックされる。出力１ビット信号は１
ビット量子化器Ｑによって生成され、この量子化器は例
えば、閾値０を有する比較器である。ＤＳＭは３段を有
し、各段は、入力端４に接続された第１の１ビット乗算
器ａ１、ａ２、ａ３、出力端５に接続された第２の１ビ
ット乗算器ｃ１、ｃ２、ｃ３、加算器６１、６２、６３
及び積分器７１、７２、７３を含む。
ット音声信号のための入力端４と処理された１ビット信
号が生成される出力端５とを有する。１ビット信号のビ
ットは図示されていない周知のクロック装置によってＤ
ＳＭを経由してクロックされる。出力１ビット信号は１
ビット量子化器Ｑによって生成され、この量子化器は例
えば、閾値０を有する比較器である。ＤＳＭは３段を有
し、各段は、入力端４に接続された第１の１ビット乗算
器ａ１、ａ２、ａ３、出力端５に接続された第２の１ビ
ット乗算器ｃ１、ｃ２、ｃ３、加算器６１、６２、６３
及び積分器７１、７２、７３を含む。
【００１０】これらの１ビット乗算器は、受け入れた１
ビット信号にｐビット係数Ａ１、Ａ２、Ａ３、Ｃ１、Ｃ
２、Ｃ３を乗算し、ｐビットの積を生成し、それは加算
器６１、６２、６３によって加算され、合計値は積分器
７１、７２、７３に送られる。中間段では、加算器６
２、６３は、先行段の積分器の出力を合計する。最終段
は、入力端に接続され入力信号にｐビットの係数Ａ４を
乗算する他の１ビット乗算器ａ４と、この積に先行段の
積分器７３の出力を加算する加算器６４とを含む。合計
値は量子化器Ｑに送られる。
ビット信号にｐビット係数Ａ１、Ａ２、Ａ３、Ｃ１、Ｃ
２、Ｃ３を乗算し、ｐビットの積を生成し、それは加算
器６１、６２、６３によって加算され、合計値は積分器
７１、７２、７３に送られる。中間段では、加算器６
２、６３は、先行段の積分器の出力を合計する。最終段
は、入力端に接続され入力信号にｐビットの係数Ａ４を
乗算する他の１ビット乗算器ａ４と、この積に先行段の
積分器７３の出力を加算する加算器６４とを含む。合計
値は量子化器Ｑに送られる。
【００１１】ＤＳＭ内では、正及び負のｐビット数を表
示するために２つの算術補数が使用される。量子化器Ｑ
への入力が正なら、出力端にて＋１（論理１）として量
子化されてよく、又は量子化器Ｑへの入力が負なら、出
力端にて−１（論理０）として量子化されてよい。
示するために２つの算術補数が使用される。量子化器Ｑ
への入力が正なら、出力端にて＋１（論理１）として量
子化されてよく、又は量子化器Ｑへの入力が負なら、出
力端にて−１（論理０）として量子化されてよい。
【００１２】カセイ及びアンガスによって考察されたよ
うに、「ある１ビットプロセッサは１ビット出力を生成
し、それはノイズによって受け入れ難いレベルまで不明
瞭化された音声信号を含み、量子化ノイズが適切に整形
されることは不可避である」。音声信号を不明瞭化する
ノイズは量子化器Ｑによって生成される量子化ノイズで
ある。
うに、「ある１ビットプロセッサは１ビット出力を生成
し、それはノイズによって受け入れ難いレベルまで不明
瞭化された音声信号を含み、量子化ノイズが適切に整形
されることは不可避である」。音声信号を不明瞭化する
ノイズは量子化器Ｑによって生成される量子化ノイズで
ある。
【００１３】量子化器Ｑは、音声信号を受け入れる第１
の入力端と、音声信号とは実質的に非相関なランダムビ
ットストリーム（量子化ノイズ）を受け入れる第２の入
力端とを有する加算器として設計されてよい。これを基
礎として設計されているため、入力端４にて受け入れら
れた音声信号は乗算器ａ１、ａ２、ａ３、ａ４によって
出力端５にフィードフォワードされ、乗算器ｃ１、ｃ
２、ｃ３によって出力端５よりフィードバックされる。
フィードフォワード路の係数Ａ１〜Ａ４は音声信号のＺ
変換伝達関数のゼロを規定し、フィードバック路の係数
Ｃ１〜Ｃ３は音声信号の伝達関数の極を規定する。
の入力端と、音声信号とは実質的に非相関なランダムビ
ットストリーム（量子化ノイズ）を受け入れる第２の入
力端とを有する加算器として設計されてよい。これを基
礎として設計されているため、入力端４にて受け入れら
れた音声信号は乗算器ａ１、ａ２、ａ３、ａ４によって
出力端５にフィードフォワードされ、乗算器ｃ１、ｃ
２、ｃ３によって出力端５よりフィードバックされる。
フィードフォワード路の係数Ａ１〜Ａ４は音声信号のＺ
変換伝達関数のゼロを規定し、フィードバック路の係数
Ｃ１〜Ｃ３は音声信号の伝達関数の極を規定する。
【００１４】ノイズ信号は乗算器ｃ１〜ｃ３によって量
子化器よりフィードバックされ、それによって係数Ｃ１
〜Ｃ３はノイズ信号の伝達関数の極を規定する。ノイズ
信号の伝達関数は入力信号の伝達関数と同一ではない。
子化器よりフィードバックされ、それによって係数Ｃ１
〜Ｃ３はノイズ信号の伝達関数の極を規定する。ノイズ
信号の伝達関数は入力信号の伝達関数と同一ではない。
【００１５】係数Ａ１〜Ａ４及びＣ１〜Ｃ３は他の所望
の特性の中で回路の安定性を提供するように選択され
る。
の特性の中で回路の安定性を提供するように選択され
る。
【００１６】係数Ｃ１〜Ｃ３は、例えば、図３の実線３
１によって示されているように、音声帯域における量子
化ノイズを最小化するためにノイズ整形を提供するよう
に選択される。
１によって示されているように、音声帯域における量子
化ノイズを最小化するためにノイズ整形を提供するよう
に選択される。
【００１７】係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、また、
所望の音声信号処理特性のために選択される。
所望の音声信号処理特性のために選択される。
【００１８】係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、 ａ）所望のフィルタ特性のＺ変換Ｈ（ｚ）、例えば、ノ
イズ整形関数を見つけること、 ｂ）Ｈ（ｚ）を係数に変換すること、 によって選択されてよい。
イズ整形関数を見つけること、 ｂ）Ｈ（ｚ）を係数に変換すること、 によって選択されてよい。
【００１９】これは次の論文“５次シグマ・デルタＡ／
Ｄ変換器の理論と実際、ジャーナル・オブ・オーディオ
・エンジニアリング・ソサイティー、３９巻、ＮＯ．７
／８、１９９１年７月／８月、アール・ダブリュー・ア
ダムス他”に記載された方法によって実行されてよく、
また、当業者の知識を使用し、上述のカセイ及びアンガ
スの論文にに記載された方法によって実行されてよい。
Ｄ変換器の理論と実際、ジャーナル・オブ・オーディオ
・エンジニアリング・ソサイティー、３９巻、ＮＯ．７
／８、１９９１年７月／８月、アール・ダブリュー・ア
ダムス他”に記載された方法によって実行されてよく、
また、当業者の知識を使用し、上述のカセイ及びアンガ
スの論文にに記載された方法によって実行されてよい。
【００２０】係数の計算方法の例の概略を以下に説明す
る。これは５次のＤＳＭの解析手法及び所望のフィルタ
特性の係数の計算手法の概略である。
る。これは５次のＤＳＭの解析手法及び所望のフィルタ
特性の係数の計算手法の概略である。
【００２１】図７に示す５次のＤＳＭは、係数ａ〜ｆ及
びＡ〜Ｅ、加算器６及び積分器７を有する。積分器７は
各々、単位遅延を提供する。積分器の出力には、左から
右に、符号ｓ〜ｗが付されている。ＤＳＭへの入力は信
号ｘ［ｎ］である。ここで［ｎ］はクロックされたサン
プル列中のあるサンプルを示す。量子化器Ｑへの入力は
ｙ［ｎ］と表され、これはＤＳＭの出力信号でもある。
解析は、量子化器Ｑは処理された信号へランダムノイズ
を加算する単なる加算器であると仮定した演算モデルに
基づいている。従って、量子化器はこの解析では無視さ
れている。
びＡ〜Ｅ、加算器６及び積分器７を有する。積分器７は
各々、単位遅延を提供する。積分器の出力には、左から
右に、符号ｓ〜ｗが付されている。ＤＳＭへの入力は信
号ｘ［ｎ］である。ここで［ｎ］はクロックされたサン
プル列中のあるサンプルを示す。量子化器Ｑへの入力は
ｙ［ｎ］と表され、これはＤＳＭの出力信号でもある。
解析は、量子化器Ｑは処理された信号へランダムノイズ
を加算する単なる加算器であると仮定した演算モデルに
基づいている。従って、量子化器はこの解析では無視さ
れている。
【００２２】信号ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］、即
ち、サンプル［ｎ］における出力信号ｙ［ｎ］は、係数
ｆが乗算された入力信号ｘ［ｎ］と先行の積分器７の出
力ｗ［ｎ］の和である。
ち、サンプル［ｎ］における出力信号ｙ［ｎ］は、係数
ｆが乗算された入力信号ｘ［ｎ］と先行の積分器７の出
力ｗ［ｎ］の和である。
【００２３】同様な原理を各積分器７の出力信号に適用
すると、次の数１の式が得られる。
すると、次の数１の式が得られる。
【００２４】
【数１】ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］ ｗ［ｎ］＝ｗ［ｎ−１］＋ｅｘ［ｎ−１］＋Ｅｙ［ｎ−
１］＋ｖ［ｎ−１］ ｖ［ｎ］＝ｖ［ｎ−１］＋ｄｘ［ｎ−１］＋Ｄｙ［ｎ−
１］＋ｕ［ｎ−１］ ｕ［ｎ］＝ｕ［ｎ−１］＋ｃｘ［ｎ−１］＋Ｃｙ［ｎ−
１］＋ｔ［ｎ−１］ ｔ［ｎ］＝ｔ［ｎ−１］＋ｂｘ［ｎ−１］＋Ｂｙ［ｎ−
１］＋ｓ［ｎ−１］ ｓ［ｎ］＝ｓ［ｎ−１］＋ａｘ［ｎ−１］＋Ａｙ［ｎ−
１］
１］＋ｖ［ｎ−１］ ｖ［ｎ］＝ｖ［ｎ−１］＋ｄｘ［ｎ−１］＋Ｄｙ［ｎ−
１］＋ｕ［ｎ−１］ ｕ［ｎ］＝ｕ［ｎ−１］＋ｃｘ［ｎ−１］＋Ｃｙ［ｎ−
１］＋ｔ［ｎ−１］ ｔ［ｎ］＝ｔ［ｎ−１］＋ｂｘ［ｎ−１］＋Ｂｙ［ｎ−
１］＋ｓ［ｎ−１］ ｓ［ｎ］＝ｓ［ｎ−１］＋ａｘ［ｎ−１］＋Ａｙ［ｎ−
１］
【００２５】これらの式は当業者に周知のｚ変換式に変
換され、次の式を得る。
換され、次の式を得る。
【００２６】
【数２】Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ） Ｗ（ｚ)(１−ｚ-1）＝ｚ-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋
Ｖ（ｚ）） Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋
Ｕ（ｚ）） Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋
Ｔ（ｚ）） Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋
Ｓ（ｚ）） Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
Ｖ（ｚ）） Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋
Ｕ（ｚ）） Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋
Ｔ（ｚ）） Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋
Ｓ（ｚ）） Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００２７】ｚ変換式を解くことによって、Ｘ（ｚ）の
単関数としてＹ（ｚ）が導かれる。
単関数としてＹ（ｚ）が導かれる。
【００２８】
【数３】
【００２９】これは、次のような数４の式の右辺に示さ
れるように再表現されてよい。ＤＳＭの所望の伝達関数
は、次の式の左辺によって与えられる直列形式Ｙ（ｚ）
／Ｘ（ｚ）に表現され、数４の式の右辺と等しいとされ
る。
れるように再表現されてよい。ＤＳＭの所望の伝達関数
は、次の式の左辺によって与えられる直列形式Ｙ（ｚ）
／Ｘ（ｚ）に表現され、数４の式の右辺と等しいとされ
る。
【００３０】
【数４】
【００３１】数４の式を解くことによって、以下のよう
に、係数α0 〜α5 より係数ｆ〜ａが導かれ、係数β0
〜β5 より係数Ｅ〜Ａが導かれる。尚、係数αn 及びβ
n は所望の伝達関数を提供するために既知の方法にて選
択されることに留意されたい。
に、係数α0 〜α5 より係数ｆ〜ａが導かれ、係数β0
〜β5 より係数Ｅ〜Ａが導かれる。尚、係数αn 及びβ
n は所望の伝達関数を提供するために既知の方法にて選
択されることに留意されたい。
【００３２】ｆは分子の唯一のｚ0 項である。従って、
ｆ＝α0 である。次に、項α0 （１−ｚ-1）5 が、左辺
の分子から引き算される。それによって次の式が得られ
る。これは再計算される。
ｆ＝α0 である。次に、項α0 （１−ｚ-1）5 が、左辺
の分子から引き算される。それによって次の式が得られ
る。これは再計算される。
【００３３】
【数５】α0 ＋α1 ｚ-1・・・＋・・・α5 ｚ-5−α0
（１−ｚ-1）5
（１−ｚ-1）5
【００３４】同様に、項ｆ（１−ｚ-1）5 が、右辺の分
子から引き算される。ｅは唯一のｚ-1項であり、計算に
よって得られた左辺の分子の対応するα1 と等しいと置
かれることができる。この演算処理は、分子の全ての項
に対して繰り返される。この演算処理は、分母の全ての
項に対して繰り返される。
子から引き算される。ｅは唯一のｚ-1項であり、計算に
よって得られた左辺の分子の対応するα1 と等しいと置
かれることができる。この演算処理は、分子の全ての項
に対して繰り返される。この演算処理は、分母の全ての
項に対して繰り返される。
【００３５】
【発明が解決しようとする課題】上述のように様々な論
文では、ｎ次のフィルタ部だけが考察されている。
文では、ｎ次のフィルタ部だけが考察されている。
【００３６】高品質のオーディオ記録のために、通常、
差動出力又はダブルエンド出力を有するマイクロホンが
使用されていた。ＤＳＭを含む１ビット信号処理装置の
提案例では、非差動信号又はシングルエンド信号が必要
である。差動信号を非差動信号に変換する１つの提案例
では、アナログ加算器を使用してマイクロホンによって
出力されたアナログ差動信号を加算し、得られた非差動
信号を１ビットデジタル形式に変換する。
差動出力又はダブルエンド出力を有するマイクロホンが
使用されていた。ＤＳＭを含む１ビット信号処理装置の
提案例では、非差動信号又はシングルエンド信号が必要
である。差動信号を非差動信号に変換する１つの提案例
では、アナログ加算器を使用してマイクロホンによって
出力されたアナログ差動信号を加算し、得られた非差動
信号を１ビットデジタル形式に変換する。
【００３７】
【課題を解決するための手段】本発明によると、差動対
の信号である第１及び第２の信号を受け入れるための１
対の入力端を有する信号処理装置は、上記各入力端に接
続され第１及び第２の信号を１ビットのデジタル形式に
変換する１対の１ビットアナログデジタル変換器と、上
記第１及び第２の１ビット信号をそれぞれ受け入れるよ
うに接続された１対の入力端を有し上記差動対信号を合
成して非差動１ビット信号を形成するためのデルタシグ
マ変調器と、を有する。
の信号である第１及び第２の信号を受け入れるための１
対の入力端を有する信号処理装置は、上記各入力端に接
続され第１及び第２の信号を１ビットのデジタル形式に
変換する１対の１ビットアナログデジタル変換器と、上
記第１及び第２の１ビット信号をそれぞれ受け入れるよ
うに接続された１対の入力端を有し上記差動対信号を合
成して非差動１ビット信号を形成するためのデルタシグ
マ変調器と、を有する。
【００３８】本発明の好ましい例によると、１対の入力
信号は差動マイクロホンのような音声信号源によって生
成される。マイクロホンの２つの差動アナログ出力信号
を対応する１ビット信号に変換し、ＤＳＭ内の２つの１
ビット信号を合成することによって、信号対ノイズ比が
（上述の従来の提案例と比較して）改善される。この改
善が生ずる理由は、差動アナログ信号のノイズとアナロ
グデジタル変換器にて生ずる量子化ノイズの両者は非相
関的であり、両方の形式のノイズがＤＳＭ合成器におけ
る信号と比較して減少される。
信号は差動マイクロホンのような音声信号源によって生
成される。マイクロホンの２つの差動アナログ出力信号
を対応する１ビット信号に変換し、ＤＳＭ内の２つの１
ビット信号を合成することによって、信号対ノイズ比が
（上述の従来の提案例と比較して）改善される。この改
善が生ずる理由は、差動アナログ信号のノイズとアナロ
グデジタル変換器にて生ずる量子化ノイズの両者は非相
関的であり、両方の形式のノイズがＤＳＭ合成器におけ
る信号と比較して減少される。
【００３９】本発明の好ましい例では、上記デルタシグ
マ変調器はｎ次（ｎは１より大きいか又は等しい）のデ
ルタシグマ変調器を含み、このデルタシグマ変調器は、
上記第１の１ビット信号を受け入れるための第１の入力
端と、上記第２の１ビット信号を受け入れるための第２
の入力端と、ｐビット信号を１ビット形式に再量子化し
再量子化された信号を該信号処理装置の出力信号とする
量子化器と、複数の信号合成器と、を含み、該信号合成
器は、上記第１の信号と第１の係数の積と、上記第２の
信号と第２の係数の積と、上記出力信号と第３の係数の
積との加算的な合成値である積分値を形成する第１の合
成器と、上記第１の信号と第１の係数の積と、上記第２
の信号と第２の係数の積と、上記出力信号と第３の係数
の積と、先行する段の積分値との加算的な合成値である
積分値を形成する少なくとも１つの中間合成器と、上記
第１の信号と第１の係数の積と、上記第２の信号と第２
の係数の積と、先行する段の積分値との加算的な合成値
を形成して、上記量子化器によって再量子化される上記
ｐビット信号を形成する最終合成器と、を含む。
マ変調器はｎ次（ｎは１より大きいか又は等しい）のデ
ルタシグマ変調器を含み、このデルタシグマ変調器は、
上記第１の１ビット信号を受け入れるための第１の入力
端と、上記第２の１ビット信号を受け入れるための第２
の入力端と、ｐビット信号を１ビット形式に再量子化し
再量子化された信号を該信号処理装置の出力信号とする
量子化器と、複数の信号合成器と、を含み、該信号合成
器は、上記第１の信号と第１の係数の積と、上記第２の
信号と第２の係数の積と、上記出力信号と第３の係数の
積との加算的な合成値である積分値を形成する第１の合
成器と、上記第１の信号と第１の係数の積と、上記第２
の信号と第２の係数の積と、上記出力信号と第３の係数
の積と、先行する段の積分値との加算的な合成値である
積分値を形成する少なくとも１つの中間合成器と、上記
第１の信号と第１の係数の積と、上記第２の信号と第２
の係数の積と、先行する段の積分値との加算的な合成値
を形成して、上記量子化器によって再量子化される上記
ｐビット信号を形成する最終合成器と、を含む。
【００４０】こうして、ＤＳＭによって第１及び第２の
信号が合成される。合成器の係数の乗算は、１ビット信
号に基づいてなされ、従って、係数の乗算は１ビット乗
算として実行されるから、非経済的なｐビット乗算器の
必要性を回避することができる。
信号が合成される。合成器の係数の乗算は、１ビット信
号に基づいてなされ、従って、係数の乗算は１ビット乗
算として実行されるから、非経済的なｐビット乗算器の
必要性を回避することができる。
【００４１】更に、ＤＳＭはノイズ整形を提供する。
【００４２】第１及び第２の信号に適用される第１及び
第２の係数は固定値であってよい。この場合、ＤＳＭ
は、これらの係数によって規定される固定比率にて第１
及び第２の信号を増加させる加算器として機能する。
第２の係数は固定値であってよい。この場合、ＤＳＭ
は、これらの係数によって規定される固定比率にて第１
及び第２の信号を増加させる加算器として機能する。
【００４３】第１及び第２の信号に適用される第１及び
第２の係数は可変であってよい。この場合、ＤＳＭは、
ミキサ及び／又はフェーダとして機能する。
第２の係数は可変であってよい。この場合、ＤＳＭは、
ミキサ及び／又はフェーダとして機能する。
【００４４】第１及び第２の係数は、入力信号の伝達関
数のゼロを規定し、また、それは固定値であっても可変
であってもよいが、第３の係数は入力信号の伝達関数の
極を規定し、それは固定値である。
数のゼロを規定し、また、それは固定値であっても可変
であってもよいが、第３の係数は入力信号の伝達関数の
極を規定し、それは固定値である。
【００４５】本発明をより良く理解するために、本発明
の例として添付の図面の図４から図６を参照して説明す
る。
の例として添付の図面の図４から図６を参照して説明す
る。
【００４６】
【発明の実施の形態】図４を参照して説明する。音声信
号処理装置は、差動対のアナログ信号を生成する差動マ
イクロホン５０を含み、この差動対のアナログ信号は、
この例では固定値の利得を有する差動増幅器５２によっ
て増幅される。増幅されたアナログ差動信号は、各１ビ
ットのアナログデジタル変換器５４、５６にて１ビット
形式に変換され、１ビットの差動信号Ｘ、Ｙが生成され
る。２つの１ビット信号は制御可能な利得を有するデル
タシグマ変調器５８にて合成され、非差動１ビット信号
が生成され、これは例えば、１ビットオーディオミキサ
６０にて使用される。
号処理装置は、差動対のアナログ信号を生成する差動マ
イクロホン５０を含み、この差動対のアナログ信号は、
この例では固定値の利得を有する差動増幅器５２によっ
て増幅される。増幅されたアナログ差動信号は、各１ビ
ットのアナログデジタル変換器５４、５６にて１ビット
形式に変換され、１ビットの差動信号Ｘ、Ｙが生成され
る。２つの１ビット信号は制御可能な利得を有するデル
タシグマ変調器５８にて合成され、非差動１ビット信号
が生成され、これは例えば、１ビットオーディオミキサ
６０にて使用される。
【００４７】図５を参照して説明する。信号合成器はｎ
次のデルタシグマ変調器（ＤＳＭ）を含み、ここでｎは
２又はそれより大きい。この例は３次（ｎ＝３）のＤＳ
Ｍであるが、ｎは３より大きくてもよい。
次のデルタシグマ変調器（ＤＳＭ）を含み、ここでｎは
２又はそれより大きい。この例は３次（ｎ＝３）のＤＳ
Ｍであるが、ｎは３より大きくてもよい。
【００４８】ＤＳＭの次数は積分器部の数によって規定
される。図５のＤＳＭは、第１部、ｎ−１中間部、及び
最終部を含む。第１部は、３つの入力端を有する加算器
６１、ＤＳＭの第１の入力端Ｙに接続された第１の係数
乗算器ａ１、ＤＳＭの第２の入力端Ｘに接続された第２
の係数乗算器ｂ１、ＤＳＭの出力端に接続された第３の
係数乗算器ｃ１、及び積分器７１を含む。乗算器ａ１、
ｂ１、ｃ１は１ビット乗算器であり、受け入れられた１
ビット信号にそれぞれｐビットの係数Ａ１、Ｂ１、Ｃ１
を乗算する。各中間積分器部は、４つの入力端を有する
加算器６２、６３、積分器７２、７３、ＤＳＭの第１の
入力端に接続され第１の１ビット信号に係数Ａ２、Ａ３
を乗算するための第１の係数乗算器ａ２、ａ３、ＤＳＭ
の第２の入力端に接続され第２の１ビット信号に係数Ｂ
２、Ｂ３を乗算するための第２の係数乗算器ｂ２、ｂ
３、及びＤＳＭの出力端に接続されＤＳＭの１ビットの
出力信号に第３の係数Ｃ２、Ｃ３を乗算するための第３
の係数乗算器ｃ２、ｃ３を含む。加算器６２、６３は乗
算器ａ２、ａ３、ｂ２、ｂ３、ｃ２、ｃ３の出力に先行
段の積分器の出力を加算する。
される。図５のＤＳＭは、第１部、ｎ−１中間部、及び
最終部を含む。第１部は、３つの入力端を有する加算器
６１、ＤＳＭの第１の入力端Ｙに接続された第１の係数
乗算器ａ１、ＤＳＭの第２の入力端Ｘに接続された第２
の係数乗算器ｂ１、ＤＳＭの出力端に接続された第３の
係数乗算器ｃ１、及び積分器７１を含む。乗算器ａ１、
ｂ１、ｃ１は１ビット乗算器であり、受け入れられた１
ビット信号にそれぞれｐビットの係数Ａ１、Ｂ１、Ｃ１
を乗算する。各中間積分器部は、４つの入力端を有する
加算器６２、６３、積分器７２、７３、ＤＳＭの第１の
入力端に接続され第１の１ビット信号に係数Ａ２、Ａ３
を乗算するための第１の係数乗算器ａ２、ａ３、ＤＳＭ
の第２の入力端に接続され第２の１ビット信号に係数Ｂ
２、Ｂ３を乗算するための第２の係数乗算器ｂ２、ｂ
３、及びＤＳＭの出力端に接続されＤＳＭの１ビットの
出力信号に第３の係数Ｃ２、Ｃ３を乗算するための第３
の係数乗算器ｃ２、ｃ３を含む。加算器６２、６３は乗
算器ａ２、ａ３、ｂ２、ｂ３、ｃ２、ｃ３の出力に先行
段の積分器の出力を加算する。
【００４９】ＤＳＭの最終段は、３つの入力端を有する
加算器６４、第１の入力信号に第１の係数Ａ４を乗算す
る第１の係数乗算器ａ４、及び第２の入力信号に第２の
係数Ｂ４を乗算する第２の係数乗算器ｂ４を含む。加算
器６４は、乗算器ａ４、ｂ４の出力信号に先行段の積分
器７３の出力信号を加算する。加算器６４は、量子化器
Ｑに接続された出力端を有する。
加算器６４、第１の入力信号に第１の係数Ａ４を乗算す
る第１の係数乗算器ａ４、及び第２の入力信号に第２の
係数Ｂ４を乗算する第２の係数乗算器ｂ４を含む。加算
器６４は、乗算器ａ４、ｂ４の出力信号に先行段の積分
器７３の出力信号を加算する。加算器６４は、量子化器
Ｑに接続された出力端を有する。
【００５０】乗算器ａ１〜ａ４、ｂ１〜ｂ４、及びｃ１
〜ｃ３は全て１ビット乗算器であり、これらの乗算器
は、付与された１ビット信号の各ビットにｐビット係数
を乗算し、ｐビットの被乗算を生成する。
〜ｃ３は全て１ビット乗算器であり、これらの乗算器
は、付与された１ビット信号の各ビットにｐビット係数
を乗算し、ｐビットの被乗算を生成する。
【００５１】加算器６１〜６４及び積分器７１〜７３
は、ｐビット信号に基づいて演算する。
は、ｐビット信号に基づいて演算する。
【００５２】ｐビット信号は２つの補数形式、例えば、
正と負の数によって表現される。
正と負の数によって表現される。
【００５３】量子化器Ｑは、閾値レベルがゼロである比
較器である。量子化器に負の入力信号が付与されると−
１（論理０）としてコード化され、正の入力信号が付与
されると＋１（論理１）としてコード化され、出力端５
に１ビットの出力信号が生成される。
較器である。量子化器に負の入力信号が付与されると−
１（論理０）としてコード化され、正の入力信号が付与
されると＋１（論理１）としてコード化され、出力端５
に１ビットの出力信号が生成される。
【００５４】クロック回路４１によってローカルクロッ
クが提供される。クロック回路４１は既知の方法にてＤ
ＳＭのクロッキングを制御する。
クが提供される。クロック回路４１は既知の方法にてＤ
ＳＭのクロッキングを制御する。
【００５５】係数Ａ１〜Ａ４、Ｂ１〜Ｂ４及びＣ１〜Ｃ
３は、上述の論文に記載された方法を使用して選択さ
れ、次の機能を提供する。
３は、上述の論文に記載された方法を使用して選択さ
れ、次の機能を提供する。
【００５６】ａ）回路の安定性 ｂ）ノイズ整形
【００５７】係数Ｃ１〜Ｃ３はノイズ整形を提供するよ
うな固定値を有する。係数Ａ１〜Ａ４及びＢ１〜Ｂ４は
入力信号の伝達関数のゼロを規定し、従って、信号に付
与される利得を制御する。
うな固定値を有する。係数Ａ１〜Ａ４及びＢ１〜Ｂ４は
入力信号の伝達関数のゼロを規定し、従って、信号に付
与される利得を制御する。
【００５８】本発明の１例によると、係数Ａ１〜Ａ４及
びＢ１〜Ｂ４はこれらの係数によって規定される固定比
率にて第１及び第２の信号を合算するために選択され
る。係数Ａ１〜Ａ４は、対応する係数Ｂ１〜Ｂ４に大き
さが等しい。本発明の実際の例では、信号Ｘ、Ｙの一方
は、それが信号源５０にて生成されたとき、他方に対し
て反転される。こうして、加算が引き算Ｘ−（−Ｙ）＝
Ｘ＋Ｙとして実行される。この場合Ｂ＝−Ａである。
びＢ１〜Ｂ４はこれらの係数によって規定される固定比
率にて第１及び第２の信号を合算するために選択され
る。係数Ａ１〜Ａ４は、対応する係数Ｂ１〜Ｂ４に大き
さが等しい。本発明の実際の例では、信号Ｘ、Ｙの一方
は、それが信号源５０にて生成されたとき、他方に対し
て反転される。こうして、加算が引き算Ｘ−（−Ｙ）＝
Ｘ＋Ｙとして実行される。この場合Ｂ＝−Ａである。
【００５９】本発明の他の好ましい例によると、係数Ａ
１〜Ａ４及びＢ１〜Ｂ４は可変であり、従って、第１及
び第２の信号によって利得制御が提供されることが許さ
れる。可変係数Ａ１〜Ａ４及びＢ１〜Ｂ４は係数発生器
４２によって生成される。係数発生器４２は係数のセッ
トを記憶する係数記憶装置であってよく、この係数セッ
トは制御信号ＣＳに応答する可変アドレス装置によって
アドレスされる。
１〜Ａ４及びＢ１〜Ｂ４は可変であり、従って、第１及
び第２の信号によって利得制御が提供されることが許さ
れる。可変係数Ａ１〜Ａ４及びＢ１〜Ｂ４は係数発生器
４２によって生成される。係数発生器４２は係数のセッ
トを記憶する係数記憶装置であってよく、この係数セッ
トは制御信号ＣＳに応答する可変アドレス装置によって
アドレスされる。
【００６０】しかしながら、係数発生器４２は制御信号
に応答して係数を発生するマイクロコンピュータであっ
てよい。
に応答して係数を発生するマイクロコンピュータであっ
てよい。
【００６１】係数Ａ１〜Ａ４、Ｂ１〜Ｂ４及びＣ１〜Ｃ
３が固定値である場合、ＤＳＭの各段における係数乗算
器Ａ１、Ｂ１、Ｃ１及び加算器６１の合成は、ＲＯＭに
記憶された参照テーブルによって実行されてよい。各係
数Ａ１、Ｂ１、Ｃ１に１ビット信号を乗算する場合、只
２つの結果、＋Ａ１、−Ａ１、＋Ｂ１、−Ｂ１、＋Ｃ
１、−Ｃ１が存在する。これらの結果の様々な加算的合
成がＲＯＭに記憶され、次に、これは１ビット信号によ
って単にアドレスされる。
３が固定値である場合、ＤＳＭの各段における係数乗算
器Ａ１、Ｂ１、Ｃ１及び加算器６１の合成は、ＲＯＭに
記憶された参照テーブルによって実行されてよい。各係
数Ａ１、Ｂ１、Ｃ１に１ビット信号を乗算する場合、只
２つの結果、＋Ａ１、−Ａ１、＋Ｂ１、−Ｂ１、＋Ｃ
１、−Ｃ１が存在する。これらの結果の様々な加算的合
成がＲＯＭに記憶され、次に、これは１ビット信号によ
って単にアドレスされる。
【００６２】説明を完了するために、図６に積分器７
１、７２、７３の例を示す。積分器は、加算器６００と
１ビット遅延要素６１０を含む。遅延要素６１０の出力
信号は加算器にフィードバックされ、そこで積分器の演
算結果を累積する。各段の加算器６１、６２、６３は加
算器６００として使用されてよい。
１、７２、７３の例を示す。積分器は、加算器６００と
１ビット遅延要素６１０を含む。遅延要素６１０の出力
信号は加算器にフィードバックされ、そこで積分器の演
算結果を累積する。各段の加算器６１、６２、６３は加
算器６００として使用されてよい。
【００６３】以上、本発明の実施の形態について詳細に
説明してきたが、本発明は上述の例に限ることなく本発
明の要旨を逸脱することなく他の種々の構成が採り得る
ことは当業者にとって容易に理解されよう。
説明してきたが、本発明は上述の例に限ることなく本発
明の要旨を逸脱することなく他の種々の構成が採り得る
ことは当業者にとって容易に理解されよう。
【００６４】
【発明の効果】本発明によると、マイクロホンの２つの
差動アナログ出力信号を対応する１ビット信号に変換
し、ＤＳＭ内の２つの１ビット信号を合成することによ
って、信号対ノイズ比が（上述の従来の提案例と比較し
て）改善される利点がある。
差動アナログ出力信号を対応する１ビット信号に変換
し、ＤＳＭ内の２つの１ビット信号を合成することによ
って、信号対ノイズ比が（上述の従来の提案例と比較し
て）改善される利点がある。
【００６５】本発明によると、ＤＳＭによって第１及び
第２の信号が合成される。合成器の係数の乗算は、１ビ
ット信号に基づいてなされ、従って、係数の乗算は１ビ
ット乗算として実行されるから、非経済的なｐビット乗
算器の必要性を回避することができる利点がある。
第２の信号が合成される。合成器の係数の乗算は、１ビ
ット信号に基づいてなされ、従って、係数の乗算は１ビ
ット乗算として実行されるから、非経済的なｐビット乗
算器の必要性を回避することができる利点がある。
【図１】既知のデルタシグマ変調器のブロック図であ
る。
る。
【図２】ｎ次（ｎ＝３）のフィルタ部として構成された
従来のデルタシグマ変調器の提案例のブロック図であ
る。
従来のデルタシグマ変調器の提案例のブロック図であ
る。
【図３】ノイズ整形特性を示す図である。
【図４】本発明の音声信号処理装置の例の概略を示すブ
ロック図である。
ロック図である。
【図５】本発明による信号合成器の好ましい例の概略を
示すブロック図である。
示すブロック図である。
【図６】図４の合成器の積分器の例の概略を示す図であ
る。
る。
【図７】５次のＤＳＭの概略を示す図である。
１…偏差、 ２…積分値、積分器、 ３…量子化器、
４…入力端、 ５…出力端、 ６…加算器、 ７…積分
器、 ４１…クロック回路、 ４２…係数発生器、 ５
０…差動マイクロホン、 ５２…差動増幅器、 ５４，
５６…１ビットＡ／Ｄ変換器、 ５８…デルタシグマ変
調器、 ６０…１ビットオーディオミキサ、 ６１，６
２，６３，６４…加算器、 ７１，７２，７３…積分器
４…入力端、 ５…出力端、 ６…加算器、 ７…積分
器、 ４１…クロック回路、 ４２…係数発生器、 ５
０…差動マイクロホン、 ５２…差動増幅器、 ５４，
５６…１ビットＡ／Ｄ変換器、 ５８…デルタシグマ変
調器、 ６０…１ビットオーディオミキサ、 ６１，６
２，６３，６４…加算器、 ７１，７２，７３…積分器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター ダミーン ソープ イギリス国 オックスフォードシャー、オ ックスフォード、ホッジズ コート 21 (72)発明者 クリストファ スレイト イギリス国 オックスフォードシャー、チ ッピング ノートン、ウエスト ストリー ト ８
Claims (13)
- 【請求項１】 差動対信号である第１及び第２のアナロ
グ信号を受け入れるための１対の入力端を有する信号処
理装置において、 上記入力端の各々に接続され、上記第１及び第２の信号
を１ビットのデジタル形式に変換するための１対の１ビ
ットアナログデジタル変換器と、 上記第１及び第２の１ビット信号を受け入れるように接
続された１対の入力端を有し、上記差動対信号を合成し
て１つの非差動１ビット信号を形成するためのデルタシ
グマ変調器と、を有する信号処理装置。 - 【請求項２】 更に上記第１及び第２の信号を上記デル
タシグマ変調器の各入力端に接続するアナログ差動増幅
器を含むことを特徴とする請求項１記載の信号処理装
置。 - 【請求項３】 更に上記第１及び第２のアナログ信号を
生成するための差動信号源を含むことを特徴とする請求
項１又は２記載の信号処理装置。 - 【請求項４】 上記信号源はマイクロホンであることを
特徴とする請求項３記載の信号処理装置。 - 【請求項５】 上記デルタシグマ変調器はｎ次（ｎは１
より大きいか又は等しい）のデルタシグマ変調器であ
り、該デルタシグマ変調器は、 上記第１の１ビット信号を受け入れるための第１の入力
端と、 上記第２の１ビット信号を受け入れるための第２の入力
端と、 ｐビット信号を１ビット形式に再量子化し、再量子化さ
れた信号を該信号処理装置の出力信号とする量子化器
と、 複数の信号合成器と、を含み、該信号合成器は、 上記第１の信号と第１の係数の積と、上記第２の信号と
第２の係数の積と、上記出力信号と第３の係数の積との
加算的な合成値である積分値を形成する第１の合成器
と、 上記第１の信号と第１の係数の積と、上記第２の信号と
第２の係数の積と、上記出力信号と第３の係数の積と、
先行する段の積分値との加算的な合成値である積分値を
形成する少なくとも１つの中間合成器と、 上記第１の
信号と第１の係数の積と、上記第２の信号と第２の係数
の積と、先行する段の積分値との加算的な合成値を形成
して、上記量子化器によって再量子化される上記ｐビッ
ト信号を形成する最終合成器と、を含むことを特徴とす
る請求項１から４のいずれか１項記載の信号処理装置。 - 【請求項６】 上記第１の係数と第２の係数は大きさが
等しいことを特徴とする請求項５記載の信号処理装置。 - 【請求項７】 上記第３の係数はノイズ整形を提供する
ように選択されることを特徴とする請求項５又は６記載
の信号処理装置。 - 【請求項８】 上記第１及び第２の係数は可変であるこ
とを特徴とする請求項５、６又は７記載の信号処理装
置。 - 【請求項９】 更に上記可変係数を発生するための手段
を含むことを特徴とする請求項８記載の信号処理装置。 - 【請求項１０】 上記第１及び第２の係数は固定値であ
ることを特徴とする請求項５、６又は７記載の信号処理
装置。 - 【請求項１１】 上記合成手段は参照テーブルを含むこ
とを特徴とする請求項１０記載の信号処理装置。 - 【請求項１２】 選択的に図５と共に又は図５及び図６
と共に、以下のように図４を参照して説明した信号処理
装置。 - 【請求項１３】 先行する請求項のいずれか１項記載の
信号処理装置を含む音声信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9722529A GB2330709B (en) | 1997-10-24 | 1997-10-24 | Signal processors |
| GB9722529:6 | 1997-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP4058174B2 JP4058174B2 (ja) | 2008-03-05 |
Family
ID=10821067
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29228998A Expired - Fee Related JP4058174B2 (ja) | 1997-10-24 | 1998-10-14 | 信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6593866B1 (ja) |
| JP (1) | JP4058174B2 (ja) |
| KR (1) | KR100620764B1 (ja) |
| GB (1) | GB2330709B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2386280B (en) * | 2002-03-07 | 2005-09-14 | Zarlink Semiconductor Inc | Digital microphone |
| US8811456B2 (en) * | 2006-04-19 | 2014-08-19 | Qualcomm Incorporated | Apparatus and method of low latency multi-hop communication |
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