JPH03134574A - パルス持続時間測定方法および回路 - Google Patents
パルス持続時間測定方法および回路Info
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- JPH03134574A JPH03134574A JP2264899A JP26489990A JPH03134574A JP H03134574 A JPH03134574 A JP H03134574A JP 2264899 A JP2264899 A JP 2264899A JP 26489990 A JP26489990 A JP 26489990A JP H03134574 A JPH03134574 A JP H03134574A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子回路の電圧パルスの持続時間の測定に関し
、さらに詳細にはインバータ駆動論理パルス列の選択さ
れたパルスの持続時間の測定に関する。
、さらに詳細にはインバータ駆動論理パルス列の選択さ
れたパルスの持続時間の測定に関する。
直流電圧を一定周波数交流出力に変換する電子インバー
タは、電力トランジスタを駆動して擬似正弦波を発生さ
せる波形発生回路を組み込んでおり、この擬似正弦波を
フィルタすると正弦波出力が得られる。インバータの出
力電力極をスイッチングして容易にフィルタできる調波
成分の少ない擬似正弦波を得るために用いる典型的な波
形パターンには、各出力相に対する４つの波形パターン
が含まれる。これらの波形パターンのうち２つは正の半
導体スイッチをそれぞれオンとオフにスイッチングする
ために用いられ、残りの２つは対応の負の半導体スイッ
チのオン・オフスイッチングに用いられる。各波形は１
８個のエツジを持つ。
タは、電力トランジスタを駆動して擬似正弦波を発生さ
せる波形発生回路を組み込んでおり、この擬似正弦波を
フィルタすると正弦波出力が得られる。インバータの出
力電力極をスイッチングして容易にフィルタできる調波
成分の少ない擬似正弦波を得るために用いる典型的な波
形パターンには、各出力相に対する４つの波形パターン
が含まれる。これらの波形パターンのうち２つは正の半
導体スイッチをそれぞれオンとオフにスイッチングする
ために用いられ、残りの２つは対応の負の半導体スイッ
チのオン・オフスイッチングに用いられる。各波形は１
８個のエツジを持つ。
従って、三相システムは２１６個のパルスエッジを必要
とする。これらのパルスエツジ間の関係が重要である。
とする。これらのパルスエツジ間の関係が重要である。
数マイクロ秒の誤差が生じると性能がとうてい受は入れ
られないレベルまで劣化することがある。影響を受ける
性能パラメータは調波成分と直流電流成分である。かく
して、回路を確実に正常動作させるためには、製造した
各ユニットごとに試験を行って波形のパルスエツジ間に
正しい関係があるか否かを判定する必要がある。
られないレベルまで劣化することがある。影響を受ける
性能パラメータは調波成分と直流電流成分である。かく
して、回路を確実に正常動作させるためには、製造した
各ユニットごとに試験を行って波形のパルスエツジ間に
正しい関係があるか否かを判定する必要がある。
波形発生回路の正常動作を確かめるために種々の方法が
用いられている。印刷配線板のレベルでは、オシロスコ
ープを用いて波形を検査できる。
用いられている。印刷配線板のレベルでは、オシロスコ
ープを用いて波形を検査できる。
しかしながら、これは誤差の出やすい時間のかかる方法
である。ラインの交換可能なユニットのレベルでは、直
流電圧レベルの平均値を測定してもよい。しかしながら
、平均電圧が１％違っても調波成分は倍以上になること
があるから、この方法では充分な精度は期待できない。
である。ラインの交換可能なユニットのレベルでは、直
流電圧レベルの平均値を測定してもよい。しかしながら
、平均電圧が１％違っても調波成分は倍以上になること
があるから、この方法では充分な精度は期待できない。
別の方法として、出力の直流成分および調波成分を測定
することにより、閉ループ構成で完全なシステムをテス
トすることがある。これもまた費用と時間のかかる方法
である。
することにより、閉ループ構成で完全なシステムをテス
トすることがある。これもまた費用と時間のかかる方法
である。
テスト時間を減らしテストデータを改善するに、電子式
パルス幅測定回路が作られている。この回路はインバー
タ駆動制御回路により送られる同期パルスに応答してパ
ルスのエツジを問題のパルスに出合うまでカウントする
。問題のパルスの間だけタイマーを作動させ、タイマー
の出力を後でマイクロプロセッサ−により読み取る。こ
れらの機能はレジスタに、要求されるパルス数をロード
し、各インバータ駆動論理パルスを０からカウントアツ
プすることにより実現できる。４ビツトの大きさの比較
器により、そのカウントをレジスタのパルス数と比較す
る。カウントが等しくなると、高速タイマーを作動させ
る。次のインバータ駆動論理パルスのところでタイマー
の作動を止める。高速タイマーのカウントが問題のパル
スの幅を表わす。
パルス幅測定回路が作られている。この回路はインバー
タ駆動制御回路により送られる同期パルスに応答してパ
ルスのエツジを問題のパルスに出合うまでカウントする
。問題のパルスの間だけタイマーを作動させ、タイマー
の出力を後でマイクロプロセッサ−により読み取る。こ
れらの機能はレジスタに、要求されるパルス数をロード
し、各インバータ駆動論理パルスを０からカウントアツ
プすることにより実現できる。４ビツトの大きさの比較
器により、そのカウントをレジスタのパルス数と比較す
る。カウントが等しくなると、高速タイマーを作動させ
る。次のインバータ駆動論理パルスのところでタイマー
の作動を止める。高速タイマーのカウントが問題のパル
スの幅を表わす。
この従来の回路は、同期パルスの後カウントできるのは
せいぜい１５個のパルスと言うような４ビツトの比較器
を用いることによる制約がある。
せいぜい１５個のパルスと言うような４ビツトの比較器
を用いることによる制約がある。
さらに、その回路では別のカウンタ、レジスタ、比較器
、アーミング（ａｒｍｉｎｇ）論理回路および高速タイ
マーが必要となる。
、アーミング（ａｒｍｉｎｇ）論理回路および高速タイ
マーが必要となる。
従って、必要とする印刷配線板のスペースが小なくて済
み、低いコストで製造でき且つ従来の回路と比較して多
数のパルスをカウント可能な改良型電子パルス幅測定回
路を提供することが望まれる。
み、低いコストで製造でき且つ従来の回路と比較して多
数のパルスをカウント可能な改良型電子パルス幅測定回
路を提供することが望まれる。
本発明は、上述の目的を、第１のダウンカウンタに第１
の初期カウントをロードし、第２のダウンカウンタにパ
ルス列の選択されたパルスを表わす第２の初期カウント
をロードし、第３のダウンカウンタに第３の初期カウン
トをロードするステップよりなる、かかる選択されたパ
ルスの持続時間測定方法を提供することにより達成され
る。
の初期カウントをロードし、第２のダウンカウンタにパ
ルス列の選択されたパルスを表わす第２の初期カウント
をロードし、第３のダウンカウンタに第３の初期カウン
トをロードするステップよりなる、かかる選択されたパ
ルスの持続時間測定方法を提供することにより達成され
る。
一連の同期パルスが第１のカウンタへ加えられ、そのパ
ルス列が第２のカウンタへ送られ、また高速クロックパ
ルスが第３のカウンタへ印加される。
ルス列が第２のカウンタへ送られ、また高速クロックパ
ルスが第３のカウンタへ印加される。
第１のカウンタに印加された開始パルスが、第１の同期
パルスが受信されると作動するワンショット・マルチバ
イブレータとして第１のカウンタを作動させる。この作
動により、第２のカウンタがパルス列のパルスエツジの
カウントを開始する。
パルスが受信されると作動するワンショット・マルチバ
イブレータとして第１のカウンタを作動させる。この作
動により、第２のカウンタがパルス列のパルスエツジの
カウントを開始する。
選択されたパルスに到達すると、第２のカウンタの対応
出力により第３のカウンタが高速クロック信号のパルス
をカウントできるよう作動する。第２のカウンタの出力
が選択されたパルスに対応する出力を越えた後、第３の
カウンタがクロックパルスのカウントを停止し、第３の
カウンタの出力カウントが選択されたパルスの持続時間
を表わす。
出力により第３のカウンタが高速クロック信号のパルス
をカウントできるよう作動する。第２のカウンタの出力
が選択されたパルスに対応する出力を越えた後、第３の
カウンタがクロックパルスのカウントを停止し、第３の
カウンタの出力カウントが選択されたパルスの持続時間
を表わす。
上述したパルス幅測定方法を実施するための３つのカウ
ンタは、市販の１個の集積回路により構成することが可
能であり、これにより部品数、コストおよび信頼性が従
来の測定方法と比較して向上する。好ましい実施例にお
いて、第１のカウンタは第２のカウンタの動作を制御す
るパルスカウント作動論理信号を発生するワンショット
回路として構成されている。
ンタは、市販の１個の集積回路により構成することが可
能であり、これにより部品数、コストおよび信頼性が従
来の測定方法と比較して向上する。好ましい実施例にお
いて、第１のカウンタは第２のカウンタの動作を制御す
るパルスカウント作動論理信号を発生するワンショット
回路として構成されている。
以下、添付図面を参照して本発明を実施例につき詳細に
説明する。
説明する。
第１図は、インバータ駆動論理パルス列のようなパルス
列の選択されたパルスの持続時間を測定する回路のブロ
ック図である。この回路は第１、第２および第３のカウ
ンタ１０．１２．１４をそれぞれ有し、これらはインバ
ータ駆動制御回路１８からデータバス１６を介して種々
の論理信号入力を受信する。インバータ駆動制御回路は
テスト中のインバータ装置の一部であり、データを３つ
のブロック回路へ送りその回路の動作を制御して本発明
の測定方法を実施するマイクロプロセッサを含む。この
構成で、インバータ駆動制御回路は、第１のカウンタ１
０に第１の所定初期カウントＮをロードし、第２のダウ
ンカウンタ１２に持続時間を測定する、インバータ駆動
論理信号の選択されたパルスを表わす第２の所定初期カ
ウントをロードし、第３のダウンカウンタに、この好ま
しい実施例では第３のカウンタの最大カウントである第
３の所定初期カウントをロードするための制御手段とし
て働く。インバータ駆動回路はまた、ライン２０を介し
て第１のカウンタヘインバータ駆動同期パルスを、また
ライン２２を介して第２のカウンタヘインバータ駆動論
理信号パルスを供給する。
列の選択されたパルスの持続時間を測定する回路のブロ
ック図である。この回路は第１、第２および第３のカウ
ンタ１０．１２．１４をそれぞれ有し、これらはインバ
ータ駆動制御回路１８からデータバス１６を介して種々
の論理信号入力を受信する。インバータ駆動制御回路は
テスト中のインバータ装置の一部であり、データを３つ
のブロック回路へ送りその回路の動作を制御して本発明
の測定方法を実施するマイクロプロセッサを含む。この
構成で、インバータ駆動制御回路は、第１のカウンタ１
０に第１の所定初期カウントＮをロードし、第２のダウ
ンカウンタ１２に持続時間を測定する、インバータ駆動
論理信号の選択されたパルスを表わす第２の所定初期カ
ウントをロードし、第３のダウンカウンタに、この好ま
しい実施例では第３のカウンタの最大カウントである第
３の所定初期カウントをロードするための制御手段とし
て働く。インバータ駆動回路はまた、ライン２０を介し
て第１のカウンタヘインバータ駆動同期パルスを、また
ライン２２を介して第２のカウンタヘインバータ駆動論
理信号パルスを供給する。
本発明の好ましい実施例では、インバータ駆動同期信号
は１８番目のインバータ駆動論理パルスの間高レベルか
ら低レベルへ変移する信号である。インバータ駆動論理
信号の高レベルから低レベルへの次の変移を、第１番目
のパルスの始期として定義する。
は１８番目のインバータ駆動論理パルスの間高レベルか
ら低レベルへ変移する信号である。インバータ駆動論理
信号の高レベルから低レベルへの次の変移を、第１番目
のパルスの始期として定義する。
開始パルスＳＴＬはライン２６上に供給されて第１のカ
ウンタが同期信号５ＹＮＬのパルスをカウントできるよ
うに作動する。開始パルスＳＴＬの後の同期信号５ＹＮ
Ｌの最初の高レベルから低レベルへの変移により、ライ
ン２８上にパルスカウント作動信号ＰＣＥＬが発生する
。この信号はインバータ３０により反転され、カウンタ
１２のゲート入力へ送られる。これにより、カウンタ１
２が作動されてライン２２を介してインバータ駆動制御
回路１８により送られるインバータ駆動論理信号ＩＤＬ
のパルスエツジをカウントする。
ウンタが同期信号５ＹＮＬのパルスをカウントできるよ
うに作動する。開始パルスＳＴＬの後の同期信号５ＹＮ
Ｌの最初の高レベルから低レベルへの変移により、ライ
ン２８上にパルスカウント作動信号ＰＣＥＬが発生する
。この信号はインバータ３０により反転され、カウンタ
１２のゲート入力へ送られる。これにより、カウンタ１
２が作動されてライン２２を介してインバータ駆動制御
回路１８により送られるインバータ駆動論理信号ＩＤＬ
のパルスエツジをカウントする。
第２のカウンタ１２がこの実施例ではＯである所定出力
に到達すると、ライン３２上にパルス幅作動信号ＰＷＥ
Ｎを発生し、この信号がインバータ３４により反転され
てカウンタ１４がライン２４を介して送られる高速クロ
ックパルスをカウントできるように作動する。カウンタ
１２の出力がその所定出力カウントを越えた後カウンタ
１４は停止し、その出力カウントがインバータ駆動論理
信号の選択されたパルスの持続時間を表わすものとなる
。この出力カウントをデータバス１６を介して読み取る
ことができ、選択されたパルスの持続時間をインバータ
駆動制御回路１８のマイクロプロセッサが容易に計算で
きる。好ましい実施例では、カウンタ１０．１２．１４
はすべて市販の単一の８２Ｃ５４プログラム可能インタ
ーバルタイマー３８に含まれている。
に到達すると、ライン３２上にパルス幅作動信号ＰＷＥ
Ｎを発生し、この信号がインバータ３４により反転され
てカウンタ１４がライン２４を介して送られる高速クロ
ックパルスをカウントできるように作動する。カウンタ
１２の出力がその所定出力カウントを越えた後カウンタ
１４は停止し、その出力カウントがインバータ駆動論理
信号の選択されたパルスの持続時間を表わすものとなる
。この出力カウントをデータバス１６を介して読み取る
ことができ、選択されたパルスの持続時間をインバータ
駆動制御回路１８のマイクロプロセッサが容易に計算で
きる。好ましい実施例では、カウンタ１０．１２．１４
はすべて市販の単一の８２Ｃ５４プログラム可能インタ
ーバルタイマー３８に含まれている。
第１図の好ましい実施例では、カウンタ１０は測定回路
の残りの部分を作動または非作動にするハードウェア・
ソフトウェア同期回路として働く。ハードウェア・ソフ
トウェアの同期は、インバータ駆動同期信号がインバー
タ駆動論理ハードウェア回路の関数であり開始パルスＳ
ＴＬが１組のソフトウェア指令により発生されるという
事実をさしている。これら２つの信号は無関係であるた
め非同期的であり、カウンタ１０による同期が必要とな
る。カウンタ１２はパルスカウント回路として働き、ま
たカウンタ１４はパルス幅測定回路として働く。カウン
タ１０はハードウェア・ソフトウェアの同期を図るワン
ショットとして用いられる。これにより、従来のパルス
幅測定回路の作動および非作動に用いられるＳＲフリッ
プフロップ回路が不要になる。ワンショットとして構成
すると、ライン２８上のカウンタ１０の出力は開始パル
スの後第１の同期パルスが受信されると作動される。カ
ウンタ１０の出力は、カウンタ１０の０以下のカウント
ダウンを可能にするに充分な同期パルスが受信されるま
で活性状態にある。好ましい実施例では、Ｎ＝２であり
、カウンタ１０の出力はカウントが２から０までの範囲
にある間活性状態にある。カウンタ１２は、０カウント
に到達するとパルスを出力するダウンカウンタとして用
いられる。これは、同じ作用を行わせるためにアップカ
ウンタと比較器とを用いる従来の測定回路と対照的であ
る。本発明も従来の測定回路も、カウンタにより、選択
されたパルスの間高速クロックパルスをカウントしてパ
ルス幅の測定を行う。
の残りの部分を作動または非作動にするハードウェア・
ソフトウェア同期回路として働く。ハードウェア・ソフ
トウェアの同期は、インバータ駆動同期信号がインバー
タ駆動論理ハードウェア回路の関数であり開始パルスＳ
ＴＬが１組のソフトウェア指令により発生されるという
事実をさしている。これら２つの信号は無関係であるた
め非同期的であり、カウンタ１０による同期が必要とな
る。カウンタ１２はパルスカウント回路として働き、ま
たカウンタ１４はパルス幅測定回路として働く。カウン
タ１０はハードウェア・ソフトウェアの同期を図るワン
ショットとして用いられる。これにより、従来のパルス
幅測定回路の作動および非作動に用いられるＳＲフリッ
プフロップ回路が不要になる。ワンショットとして構成
すると、ライン２８上のカウンタ１０の出力は開始パル
スの後第１の同期パルスが受信されると作動される。カ
ウンタ１０の出力は、カウンタ１０の０以下のカウント
ダウンを可能にするに充分な同期パルスが受信されるま
で活性状態にある。好ましい実施例では、Ｎ＝２であり
、カウンタ１０の出力はカウントが２から０までの範囲
にある間活性状態にある。カウンタ１２は、０カウント
に到達するとパルスを出力するダウンカウンタとして用
いられる。これは、同じ作用を行わせるためにアップカ
ウンタと比較器とを用いる従来の測定回路と対照的であ
る。本発明も従来の測定回路も、カウンタにより、選択
されたパルスの間高速クロックパルスをカウントしてパ
ルス幅の測定を行う。
好ましい実施例では、８２Ｃ５４回路内のカウンタレジ
スタが従来の測定回路に用いられた外部のパルスカウン
トレジスタの代わりをする。各カウンタレジスタは、８
２Ｃ５４回路の１つのカウンタ段の一体的な部分である
。カウンタレジスタはそのカウンタ段のカウントを保持
する。
スタが従来の測定回路に用いられた外部のパルスカウン
トレジスタの代わりをする。各カウンタレジスタは、８
２Ｃ５４回路の１つのカウンタ段の一体的な部分である
。カウンタレジスタはそのカウンタ段のカウントを保持
する。
第１図の好ましい実施例では、カウンタ１４は最後のカ
ウントで割り込みを行うモードで動作するよう構成され
ている。これを実現するにあたり、最後のカウント（０
）には決して到達してはならない。このカウンタは、パ
ルスカウントカウンタ１２の出力により作動される。好
ましい実施例において、カウンタ１４は３．０７メガヘ
ルツのクロック信号によりクロックされる。特定のパル
スの間、このカウンタはその最大カウントレベル（Ｆ
Ｆ Ｆ Ｆ）から３．０７メガヘルツのレートでカウン
トダウンする。カウンタ１０へ開始パルスを送信した後
、インバータ駆動制御回路１８のマイクロプロセッサは
最小３個の同期期間の間待機し、このときカウンタ１４
がパルス幅の値を含む。その後マイクロプロセッサは以
下の式に従ってパルス持続時間を計算することができる
。
ウントで割り込みを行うモードで動作するよう構成され
ている。これを実現するにあたり、最後のカウント（０
）には決して到達してはならない。このカウンタは、パ
ルスカウントカウンタ１２の出力により作動される。好
ましい実施例において、カウンタ１４は３．０７メガヘ
ルツのクロック信号によりクロックされる。特定のパル
スの間、このカウンタはその最大カウントレベル（Ｆ
Ｆ Ｆ Ｆ）から３．０７メガヘルツのレートでカウン
トダウンする。カウンタ１０へ開始パルスを送信した後
、インバータ駆動制御回路１８のマイクロプロセッサは
最小３個の同期期間の間待機し、このときカウンタ１４
がパルス幅の値を含む。その後マイクロプロセッサは以
下の式に従ってパルス持続時間を計算することができる
。
Ｔ＝ （カウンタ１４の２の補数） ／３．０７ ＭＨ
ｚ上式において、Ｔはパルス幅である。
ｚ上式において、Ｔはパルス幅である。
（以 下 余 白）
第１図の回路の動作を、第２図および第３図の波形図を
参照して詳細に説明する。測定サイクルを開始するため
に、書込み信号ＷＲＬをデータバス１６を介してカウン
タ１０．１２．１４へ供給する。時間Ｔｏにおいて、書
込み信号の第１のパルスがパルス幅カウンタ１４に、本
実施例ではＦＦＦＦである所定の初期カウントをロード
する。
参照して詳細に説明する。測定サイクルを開始するため
に、書込み信号ＷＲＬをデータバス１６を介してカウン
タ１０．１２．１４へ供給する。時間Ｔｏにおいて、書
込み信号の第１のパルスがパルス幅カウンタ１４に、本
実施例ではＦＦＦＦである所定の初期カウントをロード
する。
時間Ｔ１において、書込み信号の第２のパルスが、パル
スカウンタ１２にインバータ駆動論理信号の問題のパル
スを表わす所定の初期カウントをロードする。時間Ｔ２
において、書込み信号の第３のパルスがカウンタ１０に
、本実施例では２である初期カウントをロードする。時
間Ｔ３において、開始信号のパルスＳＴＬが測定シーケ
ンスを開始させる。第１の同期パルスが時間Ｔ４で受信
されると、カウンタ１０が作動されてパルスカウント作
動信号ＰＣＥＬに論理低レベル出力を発生する。
スカウンタ１２にインバータ駆動論理信号の問題のパル
スを表わす所定の初期カウントをロードする。時間Ｔ２
において、書込み信号の第３のパルスがカウンタ１０に
、本実施例では２である初期カウントをロードする。時
間Ｔ３において、開始信号のパルスＳＴＬが測定シーケ
ンスを開始させる。第１の同期パルスが時間Ｔ４で受信
されると、カウンタ１０が作動されてパルスカウント作
動信号ＰＣＥＬに論理低レベル出力を発生する。
これにより、カウンタ１２がインバータに駆動論理信号
の負のエツジのカウントを開始するよう作動される。時
間Ｔ７において、問題のパルスが到達し、カウンタ１２
の出力のパルス幅作動信号ＰＷＥＬが論理低レベルにな
る。時間Ｔ８において、インバータ駆動論理信号の次の
負のエツジが生じ、パルス幅作動信号が論理高レベルに
戻る。
の負のエツジのカウントを開始するよう作動される。時
間Ｔ７において、問題のパルスが到達し、カウンタ１２
の出力のパルス幅作動信号ＰＷＥＬが論理低レベルにな
る。時間Ｔ８において、インバータ駆動論理信号の次の
負のエツジが生じ、パルス幅作動信号が論理高レベルに
戻る。
第３図は、高速クロック信号ＣＬＫをカウンタ１４のカ
ウント値と共に参照できるように拡大時間スケールで示
したパルス幅作動信号である。
ウント値と共に参照できるように拡大時間スケールで示
したパルス幅作動信号である。
カウンタ１４の出力カウントがＦＦＦＦでカウントを開
始し、ＦＦＦＦ４で終了することに注意されたい。第２
図に戻って、時間Ｔ１１では、第２の同期パルスの負エ
ツジ（最初の同期パルスの負のエツジの後）が到達する
。これによりカウンタ１４の作動が停止され、またパル
スカウンタ１２およびパルス幅カウンタ１４の作動も停
止される。
始し、ＦＦＦＦ４で終了することに注意されたい。第２
図に戻って、時間Ｔ１１では、第２の同期パルスの負エ
ツジ（最初の同期パルスの負のエツジの後）が到達する
。これによりカウンタ１４の作動が停止され、またパル
スカウンタ１２およびパルス幅カウンタ１４の作動も停
止される。
この時点において、全体の回路は次の開始パルスが受信
されるまで停止される。時間”１２において、パルス読
取り信号ＲＴＬを用いてカウンタ１４の出力カウントが
インバータ駆動制御回路のマイクロプロセッサへ移され
、問題のパルスの持続時間が計算される。
されるまで停止される。時間”１２において、パルス読
取り信号ＲＴＬを用いてカウンタ１４の出力カウントが
インバータ駆動制御回路のマイクロプロセッサへ移され
、問題のパルスの持続時間が計算される。
本発明を現在において好ましいと思われる実施例につき
詳細に説明したが、当業者には本発明の範囲から逸脱す
ることなく種々の変形例および設計変更が想到されるで
あろうことが明らかである。従って、頭書した特許請求
の範囲はかかる変形例および設計変更を包含するものと
意図されている。
詳細に説明したが、当業者には本発明の範囲から逸脱す
ることなく種々の変形例および設計変更が想到されるで
あろうことが明らかである。従って、頭書した特許請求
の範囲はかかる変形例および設計変更を包含するものと
意図されている。
第１図は、本発明の好ましい実施例による回路のブロッ
ク図である。 第２および３図は、第１図の回路の動作を説明するため
の一連の波形図を示す。 １０．１２．１４・・・カウンタ １８・・・インバータ駆動制御回路
ク図である。 第２および３図は、第１図の回路の動作を説明するため
の一連の波形図を示す。 １０．１２．１４・・・カウンタ １８・・・インバータ駆動制御回路
Claims (9)
- （１）第１のダウンカウンタに第１の所定初期カウント
（Ｎ）をロードし、第１のカウンタからの第１の所定出
力カウントにより作動される第２のダウンカウンタに持
続時間を測定すべき、インバータ駆動論理信号の選択さ
れたパルスを表わす第２の所定初期カウントをロードし
、第２のカウンタからの第２の所定出力カウントにより
作動される第３のダウンカウンタに第３の所定初期カウ
ントをロードし、インバータ駆動論理信号の各パルスシ
ーケンスにつき発生する一連の同期パルスを第１のカウ
ンタへ供給し、インバータ駆動論理信号を第２のカウン
タへ供給し、クロック信号を第３のカウンタに供給し、
開始パルスを第１のカウンタへ供給して第１のカウンタ
が同期パルスをカウントできるように作動し、開始パル
スに続く（Ｎ＋１）個の同期パルスのあと第３のカウン
タの出力カウントを読み取るステップよりなり、第３の
カウンタの出力カウントが選択されたパルスの持続時間
を表わすことを特徴とする、パルス列の選択されたパル
スの持続時間を測定する方法。 - （２）Ｎ＝２であることを特徴とする請求項第１項に記
載のパルス列の中の選択されたパルスの持続時間測定方
法。 - （３）第２の所定出力カウントが０に等しく、第１の所
定出力カウントが０からＮの範囲にあることを特徴とす
る請求項第１項に記載のパルス列の中の選択されたパル
スの持続時間測定方法。 - （４）インバータ駆動論理パルス列のパルスの各シーケ
ンスごとに発生する同期パルスをカウントする第１のダ
ウンカウンタと、第１のカウンタからの第１の所定出力
カウント範囲により作動される、インバータ駆動論理パ
ルス列のパルスをカウントする第２のダウンカウンタと
、第２のカウンタからの第２の所定出力カウントより作
動される、クロックパルスをカウントする第３のダウン
カウンタと、第１のダウンカウンタに第１の所定初期カ
ウント（Ｎ）をロードし、第２のダウンカウンタに持続
時間を測定する、インバータ駆動論理信号の選択された
パルスを表わす第２の所定初期カウントをロードし、第
３のダウンカウンタに第３の所定初期カウントをロード
し、同期パルスを第１のカウンタへ供給し、インバータ
駆動論理信号を第２のカウンタへ供給し、クロック信号
を第３のカウンタへ供給し、開始パルスを第１のカウン
タへ供給して第１のカウンタが同期パルスをカウントで
きるよう作動し、開始パルスのに続く（Ｎ＋１）個の同
期パルスのあと第３のカウンタの出力カウントを読みと
る制御手段とよりなり、第３のカウンタの出力カウント
が選択されたパルスの持続時間を表わすことを特徴とす
る、パルス列の選択されたパルスの持続時間測定回路。 - （５）Ｎ＝２であることを特徴とする請求項第４項に記
載のパルス列の選択されたパルスの持続時間測定回路。 - （６）第２の所定出力カウントが０に等しく、第１の所
定出力カウントが０から２の範囲にあることを特徴とす
る請求項第４項に記載のパルス列の選択されたパルスの
持続時間測定回路。 - （７）持続時間が少くともインバータ駆動論理信号の２
つのパルスシーケンスと同じ長さを有するパルスカウン
ト作動論理信号を開始パルスに応答して発生し、パルス
カウント作動論理信号のパルスにより作動される第１の
ダウンカウンタを用いてインバータ駆動論理信号の変移
点をカウントし、持続時間を測定する、インバータ駆動
論理信号のパルスを表わす所定初期カウントからカウン
トダウンし、第１のダウンカウンタの所定出力カウント
により作動される第２のカウンタを用いてクロックパル
スをカウントし、第１のカウンタが所定出力カウントを
過ぎた後第２のカウンタの出力カウントを読み取るステ
ップよりなり、第２のカウンタの出力カウントが選択さ
れたパルスの持続時間を表わすことを特徴とする、パル
ス列の選択されたパルスの持続時間測定方法。 - （８）持続時間が少なくともインバータ駆動論理信号の
２つのパルスシーケンスと同じ程長いパルスカウント作
動論理信号を開始パルスに応答して発生する手段と、パ
ルスカウント作動論理信号のパルスにより作動され、イ
ンバータ駆動論理信号の変移点をカウントして、持続時
間を測定すべき、インバータ駆動論理信号のパルスを表
わす所定初期カウントからカウントダウンする第１のダ
ウンカウンタと、第１のダウンカウンタの所定出力カウ
ントにより作動されるクロックパルスをカウントする第
２のカウンタと、第１のカウンタが所定出力カウントを
越えた後第２のカウンタの出力カウントを読み取る手段
とよりなり、第２のカウンタの出力カウントが選択され
たパルスの持続時間を表わすことを特徴とする、パルス
列の選択されたパルスの持続時間測定回路。 - （９）パルスカウント作動論理信号を発生する前記手段
が、第２の所定初期カウントから同期パルスをカウント
ダウンする第３のダウンカウンタを有し、前記パルスカ
ウント始動論理信号が第３のカウンタの第２の所定出力
カウント範囲に等しいことを特徴とする請求項第８項に
記載のパルス列の選択されたパルスの持続時間測定回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US417,230 | 1989-10-04 | ||
| US07/417,230 US4982109A (en) | 1989-10-04 | 1989-10-04 | Circuit and method for measuring the duration of a selected pulse in a pulse train |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03134574A true JPH03134574A (ja) | 1991-06-07 |
Family
ID=23653119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264899A Pending JPH03134574A (ja) | 1989-10-04 | 1990-10-02 | パルス持続時間測定方法および回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4982109A (ja) |
| EP (1) | EP0421690A3 (ja) |
| JP (1) | JPH03134574A (ja) |
| KR (1) | KR910008417A (ja) |
| CN (1) | CN1050772A (ja) |
| CA (1) | CA2024746A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170118A (en) * | 1991-08-14 | 1992-12-08 | Sundstrand Corporation | Circuit and method for testing inverter drive logic switching patterns |
| US5223742A (en) * | 1991-08-14 | 1993-06-29 | Schumacher Mark E | Circuit and method for monitoring a pulse width modulated waveform |
| US5264802A (en) * | 1991-08-21 | 1993-11-23 | Beg Mirza A | Circuit and method for monitoring phase error modulation |
| US5987618A (en) * | 1994-03-25 | 1999-11-16 | Packard Bell Nec | Programmable hardware timer including two programmable hardware downcounters wherein the second downcounter counts in multiples of the first downcounter |
| JPH11281690A (ja) * | 1998-03-30 | 1999-10-15 | Mitsubishi Electric Corp | パルス幅検証装置及びパルス幅検証方法 |
| CN103176059B (zh) * | 2011-12-21 | 2016-12-21 | 北京普源精电科技有限公司 | 一种测量脉冲宽度的方法、装置和频率计 |
| CN102778610B (zh) * | 2012-08-16 | 2015-01-21 | 漳州市东方智能仪表有限公司 | 一种脉宽测量方法及电路 |
| CN103235191A (zh) * | 2013-04-28 | 2013-08-07 | 哈尔滨工业大学 | 卫星分插分离信号检测装置 |
| CN106092148B (zh) * | 2015-04-29 | 2020-02-28 | 恩智浦美国有限公司 | 用于测量物体运动的基于计数器的电路 |
| CN108267982A (zh) * | 2017-12-20 | 2018-07-10 | 北京控制工程研究所 | 一种仿真平台数字量通用采集方法 |
| EP3799678B1 (en) * | 2018-07-11 | 2024-09-11 | Siemens Aktiengesellschaft | Fail-safe counter evaluator to insure proper counting by a counter |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379230A (en) * | 1976-12-23 | 1978-07-13 | Toshiba Corp | Control device of pulse width controlling inverter |
| DE2709726C3 (de) * | 1977-03-05 | 1979-08-23 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Impulsdaueranzeigeschaltung |
| US4128892A (en) * | 1977-09-07 | 1978-12-05 | Fairchild Camera And Instrument Corporation | Pulse width measurement circuitry |
| US4443842A (en) * | 1982-03-05 | 1984-04-17 | Westinghouse Electric Corp. | Inverter firing control with compensation for variable switching delay |
| CU21488A1 (es) * | 1982-07-26 | 1987-06-09 | Inst Central De Investigacion | Medidor lógico |
| US4504899A (en) * | 1983-04-29 | 1985-03-12 | Westinghouse Electric Corp. | Inverter firing control with error compensation |
| GB2139021B (en) * | 1983-04-29 | 1986-10-29 | Westinghouse Electric Corp | Inverter firing control with error compensation |
| US4627075A (en) * | 1983-10-19 | 1986-12-02 | Vega Precision Laboratories, Inc. | Method of identifying possible valid data pulses in a position coded pulse train |
| JPS6430324A (en) * | 1987-07-27 | 1989-02-01 | Advantest Corp | Continuous counter |
-
1989
- 1989-10-04 US US07/417,230 patent/US4982109A/en not_active Expired - Fee Related
-
1990
- 1990-09-06 CA CA002024746A patent/CA2024746A1/en not_active Abandoned
- 1990-09-28 KR KR1019900015593A patent/KR910008417A/ko not_active Withdrawn
- 1990-09-28 EP EP19900310675 patent/EP0421690A3/en not_active Withdrawn
- 1990-09-29 CN CN90108028A patent/CN1050772A/zh active Pending
- 1990-10-02 JP JP2264899A patent/JPH03134574A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1050772A (zh) | 1991-04-17 |
| KR910008417A (ko) | 1991-05-31 |
| EP0421690A2 (en) | 1991-04-10 |
| EP0421690A3 (en) | 1992-03-18 |
| CA2024746A1 (en) | 1991-04-05 |
| US4982109A (en) | 1991-01-01 |
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