JPH11219943A - 半導体素子の微細パターン間隙の形成方法 - Google Patents

半導体素子の微細パターン間隙の形成方法

Info

Publication number
JPH11219943A
JPH11219943A JP31401698A JP31401698A JPH11219943A JP H11219943 A JPH11219943 A JP H11219943A JP 31401698 A JP31401698 A JP 31401698A JP 31401698 A JP31401698 A JP 31401698A JP H11219943 A JPH11219943 A JP H11219943A
Authority
JP
Japan
Prior art keywords
etching
depositing
forming
polymer
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP31401698A
Other languages
English (en)
Other versions
JP3453614B2 (ja
Inventor
Il-Wook Kim
一 旭 金
Saiei Kin
宰 永 金
Santo Boku
贊 東 朴
映 憲 ▲ベ▼
Eiken Be
Jun-Dong Kim
俊 東 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019980039712A external-priority patent/KR100318462B1/ko
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH11219943A publication Critical patent/JPH11219943A/ja
Application granted granted Critical
Publication of JP3453614B2 publication Critical patent/JP3453614B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

(57)【要約】 【課題】 耐久性の高いポリマーを提供することにより
現在の露光技術を使用して現在のリソグラフィー工程の
解像限界以下の微細なパターン間隙を形成できる半導体
素子の微細パターン間隙の形成方法を提供する。 【解決手段】 シリコン基板３０上にポリシリコン膜３
４を形成し、ポリシリコン膜３４上にシリコン窒化膜３
５を形成し、シリコン窒化膜３５の一部領域を露出させ
るようにフォトレジストパターン３６を形成し、シリコ
ン基板３０にバイアス電源を印加し、露出されたシリコ
ン窒化膜３５をエッチングしながらシリコン窒化膜３５
及びフォトレジストパターン３６の側壁に非揮発性ポリ
マー３７を蒸着し、フォトレジストパターン３６及び非
揮発性ポリマー３７をエッチング障壁としてポリシリコ
ン膜３４をエッチングしてポリシリコン膜３４間の間隔
を最小化させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体技術に関
し、特に、半導体素子の微細パターン間隙の形成方法に
関するものである。
【０００２】
【従来の技術】半導体素子の高集積化によって半導体素
子を構成するそれぞれのパターンは、微細化され、誤整
列の場合を考慮して工程マージンもまた減っている。一
般に、半導体素子のパターン形成は、フォトレジストを
使用するリソグラフィー工程を経て行われるが、現在商
業化されて安定した工程が可能な最小の大きさは、化学
増幅型遠紫外線（ＤＵＶ）フォトレジストを、波長
（λ）が２４８ｎｍのＫｒＦ光源を使用して露光する方
法により得られる０．２５μｍである。これは、ＫｒＦ
光源の解像度の限界に該当し、ＫｒＦ光源を使用して
０．２５μｍ以下の微細パターンを安定的に形成するこ
とは、波長の限界のため、ほとんど不可能だといえる。
【０００３】添付した図１及び図２は、従来技術にかか
るリソグラフィー工程を考察するための電子顕微鏡(Ｓ
ＥＭ)の写真である。まず、図１は、その下部に既に形
成されたポリシリコン膜をパタニーングするためのフォ
トレジストパターンを形成した状態を示し、図２は、フ
ォトレジストパターンをエッチング障壁としてパタニー
ングされたポリシリコン膜の断面を表した電子顕微鏡の
写真である。
【０００４】図から、フォトレジストパターンとエッチ
ング対象層であるポリシリコン膜とは、その線幅が２２
００Åで、ほとんど同一に形成されることが分かる（こ
のような２２００Åの線幅を持つパターンの形成は、実
験的には可能であるが、実際のプロセスで安定にかつ反
復再現性を持ったまま、これを得ることはほとんど不可
能である）。
【０００５】０．２５μｍのＤＲＡＭプロセスの場合、
リフレッシュ(refresh)特性とコンタクトホール形成時
の工程マージンの不足とを克服するための一つの方法と
して、接合層に接続される自己整列パッドを形成して、
後続のコンタクトホール形成時の自己整列パッドを通じ
て接続する方法を使用している。
【０００６】添付した図３乃至図５は、従来技術にかか
る自己整列コンタクト形成工程を示す図である。
【０００７】まず、図３は、シリコン基板１０上に一連
のトランジスター形成工程を通じて側壁スペーサ１１及
びマスク酸化膜１２を具備したゲート１３が形成された
下部構造の全体に、自己整列パッド用ポリシリコン膜１
４及び反射防止用窒化膜１５が蒸着されて、その上部に
自己整列パッド形成のためのフォトレジストパターン１
６が形成された状態を示す図である。
【０００８】この時、図の右側にはフォトレジストパタ
ーン１６間の間隙が０．２５μｍ以上確保された状態が
示されているが、左側は、フォトレジストパターン１６
間の間隙が０．２５μｍ以下であり、露光源の解像度の
限界によってフォトレジストパターン１６が正しく形成
されていない（Ａ部分）。
【０００９】次に、図４は、フォトレジストパターン１
６を使用して窒化膜１５及びポリシリコン膜１４を選択
エッチングして自己整列パッドを形成してフォトレジス
トパターン１６を除去した後に、全体構造の上部に層間
絶縁膜１７を形成した状態を示している。
【００１０】図５は、自己整列パッドにビットライン１
８及び電荷貯蔵電極１９がコンタクトされた状態を示
し、図３のＡ部分でフォトレジストパターン１６が正し
く形成されていないことによって自己整列パッド間のブ
リッジ（Ｂ部分）が誘発されることを図示している。な
お、図面の符号２０は、層間絶縁膜を示す。
【００１１】フォトレジストパターン１６の間隙を十分
に確保する場合には、自己整列パッドの線幅が減って
（図６のＳＥＭ写真参照）、オーバーラップマージンが
落ち、これによってゲート１３と自己整列パッドとのブ
リッジ（Ｃ部分）が誘発される可能性が大きくなるとい
う問題点があった。また、リソグラフィー工程の解像度
の限界にともなう問題点を克服するための次世代技術と
してＸ線を露光源として使用するリソグラフィー技術が
あるが、その工程を実施するための商業化された装置が
ない等まだ技術的に多くの制約がある。このように、こ
れまではフォトレジストを使用して０．２５μｍ以下の
微細パターンを安定的に形成できる技術がなかった。
【００１２】また、米国特許５，４７６，８０７号公報
には、ＣＦ4及びＣＨＦ3ガスを利用してフォトレジスト
パターンにポリマーを形成してエッチングマスクとして
使用することが開示されているが、該ポリマーは、以後
のエッチング工程で充分な耐久性を持つことができない
ため、エッチングマスクとしての役割を遂行することが
できないという問題点があった。
【００１３】
【発明が解決しようとする課題】本発明は、耐久性の高
いポリマーを提供することにより現在の露光技術を使用
して現在のリソグラフィー工程の解像限界（例えば、
０．２５μｍ）以下の微細なパターン間隙を形成できる
半導体素子の微細パターン間隙の形成方法を提供しよう
とするものである。
【００１４】
【課題を解決するための手段】上記の技術的課題を達成
するため、本発明の半導体素子の微細パターン間隙の形
成方法は、半導体基板上に所定のエッチング対象層を形
成する段階と、前記エッチング対象層上にエッチングバ
リアー層を形成して、前記エッチングバリアー層の一部
領域を露出させるようにフォトレジストパターンを形成
する段階と、前記半導体基板にバイアス電源を印加する
段階と、前記露出されたエッチングバリアー層をエッチ
ングしながら前記エッチングバリアー層及びフォトレジ
ストパターンの側壁に非揮発性ポリマーを蒸着する段階
と、前記フォトレジストパターン及び前記非揮発性ポリ
マーをエッチング障壁として前記エッチング対象層をエ
ッチングしてエッチング対象層間の間隔を最小化させる
段階とを含んでなる。
【００１５】フォトレジスト内の炭素（carbon）成分と
反応して容易にポリマーを発生させるガス(例えば、Ｈ
Ｂｒ、Ｎ2、Ｏ2、ＣＦ4などのＣ−Ｆ系列ガス、及びＣ
ＨＦ3などのＣ−Ｈ−Ｆ系列ガス）を単独または混合使
用して形成されたプラズマを構成する種々の物質中で帯
電イオン等がシリコン層、シリコン酸化膜、シリコン窒
化膜などの下地膜に入射されて散乱（scattering）を起
こし、この時入射されたイオン等が下地膜のＳｉ、Ｏ、
Ｎなどの成分及びフォトレジストの炭素成分と反応して
非揮発性ポリマーを発生させるようになる。
【００１６】このような非揮発性ポリマーは、フォトレ
ジストパターンの表面(主に側壁部分)に蒸着されてフォ
トレジストパターンの大きさを増加させて、これに伴い
フォトレジストパターン間の空間は相対的に減るように
なる。
【００１７】非揮発性ポリマーは、フォトレジストパタ
ーンの表面だけでなく、露出されたエッチング対象層の
表面にも蒸着されるが、このようにエッチング対象層の
表面に蒸着されたポリマーは、後続のエッチング工程で
エッチング障壁として作用して工程を難しくするので、
ポリマーの蒸着時にフォトレジストパターンおよびエッ
チングバリアー層の側壁部分にだけ選択的に蒸着される
ように工程を進行することが重要である。
【００１８】ポリマーを選択的に蒸着するために、ポリ
マー蒸着のためのプラズマ形成時にウエハーが置かれる
電極にバイアス電源を加えて、入射されるイオンの直進
性を強化させることによって、すなわち、イオンのエネ
ルギーを増加させることによって、露出されたエッチン
グバリアー層の表面に強いエネルギーを持つイオンが当
ってその部分にはポリマーが蒸着されないようにし、フ
ォトレジストパターンの側壁部位にだけ集中的に蒸着さ
れるようにする。
【００１９】実際には、エッチング対象層の表面にポリ
マーが蒸着されないのではなく、その蒸着と同時に入射
されるイオンにより分解される。したがって、このよう
な原理を実際のリソグラフィー工程に適用するために
は、エッチング装置の特性を考慮した選択的ポリマー蒸
着の条件に対する研究を要する。
【００２０】
【発明の実施の形態】以下、添付図面を参照して本発明
の望ましい実施の形態を説明する。
【００２１】添付した図７及び図８は、ＨＢｒ及びＮ2
ガスを使用したポリマー蒸着後の電子顕微鏡写真であ
る。
【００２２】図示した通り、フォトレジストパターン
（ＰＲ）の側壁にポリマー（polymer）が蒸着されて、
全体的なパターンの線幅が短軸の場合(図７参照)は、２
０００Åから３４５０Åに、長軸の場合(図８参照)は、
６５００Åから８１００Åに増加することが明確に分か
る。また、ポリマー蒸着時間を調節することによってパ
ターンの線幅を容易に調節できる。
【００２３】添付した図９及び図１０は、その側壁にポ
リマーが蒸着されたフォトレジストパターンをエッチン
グ障壁としてエッチングしたエッチングバリアー層の電
子顕微鏡写真であり、図示した通り、短軸の場合(図９
参照)及び長軸の場合(図１０参照)二つとも純粋なフォ
トレジストパターンの線幅に比べてその線幅が大きく増
加し、これに伴いパターン間隙の線幅が減少することが
分かる。
【００２４】ここで、エッチングされて形成されたパタ
ーンの線幅が図７及び図８に示した線幅(PR+polymer)に
比べて小さくなるように見えるのは、フォトレジストパ
ターン側壁のポリマーが皆エッチング障壁として作用で
きないためである。また、パターンの下部が上部に比べ
て大きく形成されるのは、乾式エッチング時に一般的に
発生するポリマーによる影響に起因したものである。
【００２５】図７及び図９に図示したフォトレジストパ
ターン及びエッチングされたパターンを図１及び図２と
比較すると、本発明を実施した場合、大略１０００Å以
上の線幅利得を得ることができ、これは結局パターン間
隙の線幅を１０００Å以上減少させることができること
を意味する。
【００２６】添付した図１１乃至図１４は、本発明の一
実施の形態にかかる自己整列コンタクトの形成工程を図
示したものであり、以下これを参照してその工程を説明
する。
【００２７】まず、図１１に示すように、シリコン基板
３０上に一連のトランジスター形成工程を通じて側壁ス
ペーサ３１及びマスク酸化膜３２を具備したゲート３３
が形成された下部構造の全体に、自己整列パッド用のポ
リシリコン膜３４及び反射防止膜（又はエッチングバリ
アー層）であるシリコン窒化膜３５を順に蒸着する。
【００２８】次に、シリコン窒化膜３５上部に自己整列
パッド形成のためのフォトレジストパターン３６を形成
する。この時、フォトレジストパターン３６間の間隙が
０．３０μｍ程度になるように形成する。フォトレジス
トパターン３６は、下部層の種類及びポリマー蒸着ター
ゲットを考慮して溶解抑制型ｉ−ラインフォトレジスト
または化学増幅型遠紫外線（ＤＵＶ）フォトレジストを
使用して形成できる。このようにフォトレジストパター
ン３６が形成された構造を示す電子顕微鏡写真を図１５
に示す。
【００２９】次に、図１２に示すように、フォトレジス
トパターン３６の側壁に非揮発性ポリマー３７を蒸着す
る。非揮発性ポリマー３７の蒸着は、反応性イオンエッ
チング（ＲＩＥ）方式のエッチング装置内で行われ、Ｈ
Ｂｒガスを使用してプラズマを形成し、チャンバの圧力
を１〜１００ｍＴ、電極及びチャンバ壁の温度を−３０
〜＋８０℃の範囲に設定し、５００〜２０００Ｗのバイ
アス電源をウエハー側の電極に印加し、露出された下部
層の表面には非揮発性ポリマー３７が蒸着されずに、フ
ォトレジストパターン３６の側壁にだけ選択的に蒸着さ
れるようにする。
【００３０】この時、非揮発性ポリマー３７の蒸着過程
でシリコン窒化膜３５が消耗されて、ポリシリコン膜３
４が露出される。そして、ポリシリコンパッド３４の線
幅制御は、非揮発性ポリマー３７の蒸着厚さを調節する
ことによって可能である。この時の電子顕微鏡写真を図
１６に示す。
【００３１】次に、図１３に示すように、フォトレジス
トパターン３６及びその側壁に蒸着された非揮発性ポリ
マー３７をエッチング障壁として、エッチング対象層で
あるポリシリコン膜３４を乾式エッチングすることによ
ってポリシリコンパッド３４を形成した後に、フォトレ
ジストパターン３６を除去する。この時、乾式エッチン
グは、非揮発性ポリマー３７の蒸着時に使用された装置
内でインシチュ（in-situ）で行うことができる。この
時の電子顕微鏡写真を図１７に示す。図からポリシリコ
ンパッド３４間のブリッジは発生しないことが分かる。
【００３２】次に、図１４は、ポリシリコンパッド３４
にビットライン３８及び電荷貯蔵電極３９がコンタクト
された状態を示し、ポリシリコンパッド３４間のブリッ
ジが発生しないことはもちろん、ポリシリコンパッド３
４の線幅が増加して充分なオーバーラップマージンを確
保することができ、ゲート３３とポリシリコンパッド３
４間のブリッジもまた発生しなかった。なお、符号４
０、４１は各々、層間絶縁膜を示す。
【００３３】添付した図１８は、本発明の他の実施の形
態によって形成された自己整列パッドの断面構造を示す
電子顕微鏡写真であり、図示された構造は、自己整列パ
ッド用ポリシリコン膜の上部にエッチングバリアー層と
して反射防止膜である窒化膜を形成して、その上部にフ
ォトレジストパターンを形成した後、本発明を適用して
フォトレジストパターン側壁に非揮発性ポリマーを蒸着
してからエッチングを進行した後の状態を示している。
【００３４】この実施の形態では、非揮発性ポリマーの
蒸着及びポリシリコン膜のエッチングは、ＩＣＰ(induc
tively coupled plasma)方式のポリシリコンエッチン
グ装置であるラム リサーチ（Lam Research）社のＴ
ＣＰ−９４０８を利用し、選択的なポリマー蒸着は、次
のような条件で遂行する。
【００３５】ＨＢｒ及びＮ2ガスを１：１０〜１０：１
の割合で混合してプラズマを形成して、チャンバの圧力
を1〜５０ｍＴ、電極温度を−３０〜＋８０℃の範囲に
設定して、ソース電源を１００〜６００Ｗ、バイアス電
源を３００Ｗ以下の範囲に設定し、露出された下部層の
表面には非揮発性ポリマーがほとんど蒸着されないよう
に、フォトレジストパターンの側壁にだけ集中して選択
的に蒸着されるようにする。図面からポリシリコンパッ
ドの線幅が上記図６と比較して１０００Å以上増加され
ることが分かる。
【００３６】本発明は、添付された図１９に示すように
特定範囲でポリマー蒸着時間(すなわち、プラズマ露出
時間)と線幅増加分が正比例関係にあるため、ポリマー
露出時間を調節することによって下部層パターンの線幅
を容易に制御でき、ポリマーの蒸着厚さを調節すること
によってパターンの線幅制御が可能になる。
【００３７】ここで、ポリマー蒸着時間が１００秒の
時、線幅が急激に増加することが分かる。これはフォト
レジストパターンの下部層の窒化膜(エッチング防止
膜）がポリマー蒸着過程で皆エッチングされてその下部
に存在するポリシリコン膜が露出されてポリマー蒸着速
度が増加するためである。したがって、下部層の種類及
び厚さを調節すれば所望のパターン線幅を容易に制御で
きるようになる。
【００３８】以上に説明した本発明は、前述した実施の
形態及び添付された図面により限定されず、本発明の技
術的思想を逸脱しない範囲内で種々の置換、変形及び変
更が可能であるということは、本発明が属する技術分野
で通常の知識を持った者にとって明白である。
【００３９】例えば、前述した実施の形態では、パター
ン形成のためにシリコン窒化膜を反射防止膜として使用
する場合を一例として説明したが、シリコン窒化膜が必
須ではない。また、前述した本発明の微細パターン間隙
の形成は、コンタクトホール、電荷貯蔵電極及び電極パ
ッド等のパターンの形態に特に限定されない。
【００４０】
【発明の効果】前述した本発明は、現在使用中の装置及
び技術を使用してリソグラフィー工程の限界(例えば、
０．２５μｍ)以下の線幅を比較的容易に達成すること
ができ、その線幅の制御もまた容易であるという長所が
ある。また、本発明は応用方法によりパターン間の不必
要な空間を減らすことによってオーバーラップマージン
を確保して誤整列を防止する効果がある。
【図面の簡単な説明】
【図１】 従来技術にかかるリソグラフィー工程を考察
するための第一の電子顕微鏡写真である。
【図２】 従来技術にかかるリソグラフィー工程を考察
するための第二の電子顕微鏡写真である。
【図３】 従来技術にかかる自己整列コンタクト形成工
程を説明するための素子の第一の断面図である。
【図４】 従来技術にかかる自己整列コンタクト形成工
程を説明するための素子の第二の断面図である。
【図５】 従来技術にかかる自己整列コンタクト形成工
程を説明するための素子の第三の断面図である。
【図６】 従来技術にかかる自己整列パッドエッチング
後の電子顕微鏡写真である。
【図７】 本発明にかかるポリマー蒸着後の第一の電子
顕微鏡写真である。
【図８】 本発明にかかるポリマー蒸着後の第二の電子
顕微鏡写真である。
【図９】 本発明にかかるパターンエッチング後の第一
の電子顕微鏡写真である。
【図１０】 本発明にかかるパターンエッチング後の第
二の電子顕微鏡写真である。
【図１１】 本発明の一実施の形態にかかる自己整列コ
ンタクト形成工程を説明するための素子の第一の断面図
である。
【図１２】 本発明の一実施の形態にかかる自己整列コ
ンタクト形成工程を説明するための素子の第二の断面図
である。
【図１３】 本発明の一実施の形態にかかる自己整列コ
ンタクト形成工程を説明するための素子の第三の断面図
である。
【図１４】 本発明の一実施の形態にかかる自己整列コ
ンタクト形成工程を説明するための素子の第四の断面図
である。
【図１５】 図１１を用いて説明した工程に対応する電
子顕微鏡写真である。
【図１６】 図１２を用いて説明した工程に対応する電
子顕微鏡写真である。
【図１７】 図１３を用いて説明した工程に対応する電
子顕微鏡写真である。
【図１８】 本発明の他の実施の形態にかかるポリシリ
コンパッドエッチング後の電子顕微鏡写真である。
【図１９】 ポリマー蒸着時間とパターン線幅の増加分
との関係を示すグラフである。
【符号の説明】
３０ シリコン基板 ３１ 側壁スペーサ ３１ マスク酸化膜 ３３ ゲート ３４ ポリシリコン膜(ポリシリコンパッド) ３５ シリコン窒化膜 ３６ フォトレジストパターン ３７ 非揮発性ポリマー ３８ ビットライン ３９ 電荷貯蔵電極 ４０、４１ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 贊 東 大韓民国京畿道利川郡夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 ▲ベ▼ 映 憲 大韓民国京畿道利川郡夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 金 俊 東 大韓民国京畿道利川郡夫鉢邑牙美里山136 −１ 現代電子産業株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に所定のエッチング対象層
    を形成する段階と、 前記エッチング対象層上にエッチングバリアー層を形成
    して、前記エッチングバリアー層の一部領域を露出させ
    るようにフォトレジストパターンを形成する段階と、 前記半導体基板にバイアス電源を印加する段階と、 前記露出されたエッチングバリアー層をエッチングしな
    がら前記エッチングバリアー層及びフォトレジストパタ
    ーンの側壁に非揮発性ポリマーを蒸着する段階と、 前記フォトレジストパターン及び前記非揮発性ポリマー
    をエッチング障壁として前記エッチング対象層をエッチ
    ングしてエッチング対象層間の間隔を最小化させる段階
    とを含んでなる半導体素子の微細パターン間隙の形成方
    法。
  2. 【請求項２】 前記非揮発性ポリマーを蒸着する段階
    で、ＨＢｒガス、Ｎ2ガス、Ｏ2ガス、Ｃ−Ｆ系列ガス、
    Ｃ−Ｈ−Ｆ系列ガスの中から少なくとも一つを使用して
    プラズマを形成することを特徴とする請求項１に記載の
    半導体素子の微細パターン間隙の形成方法。
  3. 【請求項３】 前記エッチングバリアー層がＳｉ、Ｏ、
    Ｎの中から少なくとも一つの元素を含むことを特徴とす
    る請求項１又は２に記載の半導体素子の微細パターン間
    隙の形成方法。
  4. 【請求項４】 前記エッチングバリアー層は、反射防止
    膜であることを特徴とする請求項３に記載の半導体素子
    の微細パターン間隙の形成方法。
  5. 【請求項５】 前記フォトレジストパターンが溶解抑制
    型ｉ-ラインフォトレジストまたは化学増幅型遠紫外線
    フォトレジストを使用して形成されることを特徴とする
    請求項１に記載の半導体素子の微細パターン間隙の形成
    方法。
  6. 【請求項６】 前記非揮発性ポリマーを誘導結合プラズ
    マエッチング装置内で蒸着することを特徴とする請求項
    １に記載の半導体素子の微細パターン間隙の形成方法。
  7. 【請求項７】 前記非揮発性ポリマーを蒸着する段階
    が、反応性イオンエッチング装置内で行われることを特
    徴とする請求項１に記載の半導体素子の微細パターン間
    隙の形成方法。
  8. 【請求項８】 前記非揮発性ポリマーを蒸着する段階及
    び前記エッチング対象層をエッチングする段階が、同一
    装置内で行われることを特徴とする請求項６又は７に記
    載の半導体素子の微細パターン間隙の形成方法。
  9. 【請求項９】 前記非揮発性ポリマーを蒸着する段階
    で、ＨＢｒガス及びＮ2ガスが１：１０乃至１０：１の
    割合で混合されたガスを使用してプラズマを形成するこ
    とを特徴とする請求項６に記載の半導体素子の微細パタ
    ーン間隙の形成方法。
  10. 【請求項１０】 前記非揮発性ポリマーを蒸着する段階
    が、１００Ｗ乃至６００Ｗのソース電源及び３００Ｗを
    越えないバイアス電源を使用して行われることを特徴と
    する請求項６に記載の半導体素子の微細パターン間隙の
    形成方法。
  11. 【請求項１１】 前記非揮発性ポリマーを蒸着する段階
    が、１ｍＴ乃至５０ｍＴの圧力及び−３０℃乃至＋８０
    ℃の電極温度の条件で行われることを特徴とする請求項
    ６に記載の半導体素子の微細パターン間隙の形成方法。
  12. 【請求項１２】 前記非揮発性ポリマーを蒸着する段階
    が、５００Ｗ乃至２０００Ｗのバイアス電源及び１ｍＴ
    乃至１００ｍＴの圧力条件を使用して行われることを特
    徴とする請求項７に記載の半導体素子の微細パターン間
    隙の形成方法。
  13. 【請求項１３】 前記非揮発性ポリマーを蒸着する段階
    で、前記反応性イオンエッチング装置の電極及び内壁の
    温度が−３０℃乃至＋８０℃であることを特徴とする請
    求項７に記載の半導体素子の微細パターン間隙の形成方
    法。
JP31401698A 1997-10-16 1998-10-16 半導体素子の微細パターン間隙の形成方法 Expired - Fee Related JP3453614B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19970052989 1997-10-16
KR1997-52989 1998-09-24
KR1019980039712A KR100318462B1 (ko) 1997-10-16 1998-09-24 반도체소자의미세패턴간극형성방법
KR1998-39712 1998-09-24

Publications (2)

Publication Number Publication Date
JPH11219943A true JPH11219943A (ja) 1999-08-10
JP3453614B2 JP3453614B2 (ja) 2003-10-06

Family

ID=26633126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31401698A Expired - Fee Related JP3453614B2 (ja) 1997-10-16 1998-10-16 半導体素子の微細パターン間隙の形成方法

Country Status (3)

Country Link
JP (1) JP3453614B2 (ja)
CN (1) CN1116695C (ja)
TW (1) TW436929B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190939A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 半導体素子の製造方法
KR101460697B1 (ko) * 2008-11-28 2014-11-13 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법
JP2016066793A (ja) * 2014-09-19 2016-04-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN114005738A (zh) * 2021-10-28 2022-02-01 上海华力微电子有限公司 一种减少光刻光阻返工造成多晶硅关键尺寸损失的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190939A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 半導体素子の製造方法
KR101460697B1 (ko) * 2008-11-28 2014-11-13 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법
JP2016066793A (ja) * 2014-09-19 2016-04-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN114005738A (zh) * 2021-10-28 2022-02-01 上海华力微电子有限公司 一种减少光刻光阻返工造成多晶硅关键尺寸损失的方法

Also Published As

Publication number Publication date
TW436929B (en) 2001-05-28
JP3453614B2 (ja) 2003-10-06
CN1221208A (zh) 1999-06-30
CN1116695C (zh) 2003-07-30

Similar Documents

Publication Publication Date Title
KR100327346B1 (ko) 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6524964B2 (en) Method for forming contact by using ArF lithography
US9653315B2 (en) Methods of fabricating substrates
US7732335B2 (en) Method for forming pattern in semiconductor device
JPH10199864A (ja) 反射防止膜のエッチング方法
CN100423191C (zh) 蚀刻工艺中用于硬化光致抗蚀剂的方法和组合物
JP2001308076A (ja) 半導体装置の製造方法
US6861367B2 (en) Semiconductor processing method using photoresist and an antireflective coating
JP2000091318A (ja) 半導体装置の製造方法
US6723652B1 (en) Dry etching method and method of manufacturing semiconductor apparatus
JPH0212810A (ja) 半導体装置の形成方法
JP4389242B2 (ja) フォトレジストパターンをマスクに利用するエッチング方法
US6900139B1 (en) Method for photoresist trim endpoint detection
CN107430333B (zh) 包括对准不良误差保护的图案化方法
US7067429B2 (en) Processing method of forming MRAM circuitry
US8409457B2 (en) Methods of forming a photoresist-comprising pattern on a substrate
JPH11219943A (ja) 半導体素子の微細パターン間隙の形成方法
US6537906B1 (en) Methods for fabricating semiconductor devices
KR100318462B1 (ko) 반도체소자의미세패턴간극형성방법
JP2003179064A (ja) 配線パターンの形成方法
JP4081793B2 (ja) フォトレジストパターンを利用した半導体素子の製造方法
US7501679B2 (en) Flash memory device and method for fabricating the same
TWI299884B (en) Etching method using photoresist etch barrier
KR100772699B1 (ko) 반도체 소자 제조 방법
KR20050117880A (ko) 중성빔 소스를 이용한 이중층 포토 마스크 형성 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070725

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20080725

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080725

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20090725

LAPS Cancellation because of no payment of annual fees