JPH11220040A - スタティック半導体記憶装置 - Google Patents
スタティック半導体記憶装置Info
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- JPH11220040A JPH11220040A JP10020828A JP2082898A JPH11220040A JP H11220040 A JPH11220040 A JP H11220040A JP 10020828 A JP10020828 A JP 10020828A JP 2082898 A JP2082898 A JP 2082898A JP H11220040 A JPH11220040 A JP H11220040A
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- insulating film
- memory device
- interlayer insulating
- semiconductor memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 スタティック半導体記憶装置において、消費
電力を低減し、ソフトエラー耐性を改善する。 【解決手段】 ＳＲＡＭは、高抵抗部１１ｃ，１４ｃを
含む負荷用高抵抗素子を備える。高抵抗部１１ｃ，１４
ｃは、隣接するメモリセル上にまで延在する。高抵抗部
１１ｃと高抵抗部１４ｃとの間には層間絶縁膜が形成さ
れる。
電力を低減し、ソフトエラー耐性を改善する。 【解決手段】 ＳＲＡＭは、高抵抗部１１ｃ，１４ｃを
含む負荷用高抵抗素子を備える。高抵抗部１１ｃ，１４
ｃは、隣接するメモリセル上にまで延在する。高抵抗部
１１ｃと高抵抗部１４ｃとの間には層間絶縁膜が形成さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、スタティック半
導体記憶装置（ＳＲＡＭ（Static Random AccessMemory
））に関し、より特定的には、負荷用高抵抗素子を具
備したＳＲＡＭに関するものである。
導体記憶装置（ＳＲＡＭ（Static Random AccessMemory
））に関し、より特定的には、負荷用高抵抗素子を具
備したＳＲＡＭに関するものである。
【０００２】
【従来の技術】従来から、揮発性半導体記憶装置として
ＳＲＡＭは知られている。ＳＲＡＭは、マトリックス状
に配置された相補型データ線（ビット線）とワード線と
の交差部にメモリセルを有する。メモリセルは、フリッ
プフロップ回路および２個のアクセストランジスタで構
成される。フリップフロップ回路により、クロスカップ
リングさせた２つの記憶ノードが構成される。ＳＲＡＭ
は、（Ｈｉｇｈ，Ｌｏｗ）または（Ｌｏｗ，Ｈｉｇｈ）
の双安定状態を有し、所定の電源電圧（Ｖｃｃ）が与え
られている限り、双安定状態を保持し続ける。
ＳＲＡＭは知られている。ＳＲＡＭは、マトリックス状
に配置された相補型データ線（ビット線）とワード線と
の交差部にメモリセルを有する。メモリセルは、フリッ
プフロップ回路および２個のアクセストランジスタで構
成される。フリップフロップ回路により、クロスカップ
リングさせた２つの記憶ノードが構成される。ＳＲＡＭ
は、（Ｈｉｇｈ，Ｌｏｗ）または（Ｌｏｗ，Ｈｉｇｈ）
の双安定状態を有し、所定の電源電圧（Ｖｃｃ）が与え
られている限り、双安定状態を保持し続ける。
【０００３】アクセストランジスタの一方の半導体領域
は、記憶ノード（フリップフロップ回路の入出力端子）
に接続され、アクセストランジスタの他方の半導体領域
は相補型データ線に接続される。アクセストランジスタ
のゲート電極はワード線に接続され、このワード線によ
りアクセストランジスタの導通／非導通を制御する。
は、記憶ノード（フリップフロップ回路の入出力端子）
に接続され、アクセストランジスタの他方の半導体領域
は相補型データ線に接続される。アクセストランジスタ
のゲート電極はワード線に接続され、このワード線によ
りアクセストランジスタの導通／非導通を制御する。
【０００４】フリップフロップ回路は、２個のドライバ
トランジスタおよび２個の負荷素子で構成される。従来
のＳＲＡＭでは、たとえば特開昭６０−１３８９５６号
公報に開示されるように、高抵抗多結晶シリコンからな
る負荷用高抵抗素子が用いられていた。
トランジスタおよび２個の負荷素子で構成される。従来
のＳＲＡＭでは、たとえば特開昭６０−１３８９５６号
公報に開示されるように、高抵抗多結晶シリコンからな
る負荷用高抵抗素子が用いられていた。
【０００５】
【発明が解決しようとする課題】最近、ＳＲＡＭにおい
ても大容量化に伴いメモリセルサイズを小さくする必要
が生じてきている。そのため、上述の高抵抗多結晶シリ
コンも縮小され、十分な高抵抗部の長さを確保するのが
困難となる。このように高抵抗部の長さが十分に確保で
きない場合には、高抵抗値が得られず、ＳＲＡＭのスタ
ンバイ時にＬｏｗ側の記憶ノードに接続される高抵抗部
を通って多くの電流が流れることとなる。そのため、消
費電力が増加するという問題があった。
ても大容量化に伴いメモリセルサイズを小さくする必要
が生じてきている。そのため、上述の高抵抗多結晶シリ
コンも縮小され、十分な高抵抗部の長さを確保するのが
困難となる。このように高抵抗部の長さが十分に確保で
きない場合には、高抵抗値が得られず、ＳＲＡＭのスタ
ンバイ時にＬｏｗ側の記憶ノードに接続される高抵抗部
を通って多くの電流が流れることとなる。そのため、消
費電力が増加するという問題があった。
【０００６】かかる問題に鑑み、高抵抗部の長さを確保
すべく特開平３−１６５５６０号公報や特開昭６１−２
８３１６１号公報等に高抵抗部の長さを確保する方策が
提案されている。
すべく特開平３−１６５５６０号公報や特開昭６１−２
８３１６１号公報等に高抵抗部の長さを確保する方策が
提案されている。
【０００７】特開平３−１６５５６０号公報では、抵抗
素子が隣接するメモリセル上にまで延在するように形成
される旨が開示されている。それにより、高抵抗部の長
さを確保することが可能となる。しかしながら、特開平
３−１６５５６０号公報では、各抵抗素子を水平方向に
配位しているため、配線間隔が狭くなりさらなる微細化
が困難であるという問題がある。
素子が隣接するメモリセル上にまで延在するように形成
される旨が開示されている。それにより、高抵抗部の長
さを確保することが可能となる。しかしながら、特開平
３−１６５５６０号公報では、各抵抗素子を水平方向に
配位しているため、配線間隔が狭くなりさらなる微細化
が困難であるという問題がある。
【０００８】特開昭６１−２８３１６１号公報では、上
下の２層の高抵抗配線同士を接続して１つの高抵抗素子
を形成する旨が開示されている。この場合には、高抵抗
配線間の接続不良等により高抵抗値がばらつくことが懸
念される。また、かかる接続不良により歩留りが低下す
ることも懸念される。
下の２層の高抵抗配線同士を接続して１つの高抵抗素子
を形成する旨が開示されている。この場合には、高抵抗
配線間の接続不良等により高抵抗値がばらつくことが懸
念される。また、かかる接続不良により歩留りが低下す
ることも懸念される。
【０００９】上述の問題以外に、次のような問題も考え
られる。すなわち、メモリセルサイズを小さくすること
により、記憶ノードの蓄積容量が不十分となる。メモリ
セルサイズを微細化することにより、記憶ノードに接続
される各要素のサイズも縮小される。そのため、各要素
の寄生容量も低減する。上記の蓄積容量には、記憶ノー
ドと接続される各要素の寄生容量も含まれるので、各要
素の寄生容量が低減することにより、メモリセルの記憶
ノードの蓄積容量が従来よりも低減する。このように蓄
積容量が低減することにより、ソフトエラーを生じやす
いという問題もあった。
られる。すなわち、メモリセルサイズを小さくすること
により、記憶ノードの蓄積容量が不十分となる。メモリ
セルサイズを微細化することにより、記憶ノードに接続
される各要素のサイズも縮小される。そのため、各要素
の寄生容量も低減する。上記の蓄積容量には、記憶ノー
ドと接続される各要素の寄生容量も含まれるので、各要
素の寄生容量が低減することにより、メモリセルの記憶
ノードの蓄積容量が従来よりも低減する。このように蓄
積容量が低減することにより、ソフトエラーを生じやす
いという問題もあった。
【００１０】ここで、ソフトエラーとは、パッケージ材
料等の外部からα線が入射して発生した電子・正孔対の
うち、電子がメモリセルの記憶ノードに引き寄せられて
メモリセルの記憶情報を反転させて生じるランダムなエ
ラーのことである。
料等の外部からα線が入射して発生した電子・正孔対の
うち、電子がメモリセルの記憶ノードに引き寄せられて
メモリセルの記憶情報を反転させて生じるランダムなエ
ラーのことである。
【００１１】この発明は、上記のような問題を解決する
ためになされたものである。この発明の１つの目的は、
消費電力を低減でき、微細化に対応できかつ高抵抗値の
ばらつきを抑制可能なスタティック半導体記憶装置を提
供することにある。
ためになされたものである。この発明の１つの目的は、
消費電力を低減でき、微細化に対応できかつ高抵抗値の
ばらつきを抑制可能なスタティック半導体記憶装置を提
供することにある。
【００１２】この発明の他の目的は、ソフトエラー耐性
を改善でき、微細化に対応できかつ高抵抗値のばらつき
を抑制可能なスタティック半導体記憶装置を提供するこ
とにある。
を改善でき、微細化に対応できかつ高抵抗値のばらつき
を抑制可能なスタティック半導体記憶装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】この発明に係るスタティ
ック半導体記憶装置は、第１と第２の負荷用高抵抗素子
と、層間絶縁膜とを備える。第１の負荷用高抵抗素子
は、第１の高抵抗部を含む第１の導電層で形成される。
層間絶縁膜は、第１の負荷用高抵抗素子を覆うように形
成される。第２の負荷用高抵抗素子は、層間絶縁膜上
に、第２の高抵抗部を含む第２の導電層で形成される。
ック半導体記憶装置は、第１と第２の負荷用高抵抗素子
と、層間絶縁膜とを備える。第１の負荷用高抵抗素子
は、第１の高抵抗部を含む第１の導電層で形成される。
層間絶縁膜は、第１の負荷用高抵抗素子を覆うように形
成される。第２の負荷用高抵抗素子は、層間絶縁膜上
に、第２の高抵抗部を含む第２の導電層で形成される。
【００１４】上記のように第１と第２の負荷用高抵抗素
子間に層間絶縁膜を設けることにより、たとえば第１と
第２の負荷用高抵抗素子を別個のメモリセルが有する場
合に、第１と第２の負荷用高抵抗素子を他のメモリセル
上にまで延在させることが可能となる。それにより、第
１と第２の高抵抗部の長さを十分に確保でき、高抵抗値
が得られる。その結果、消費電力を低減できる。また、
１つのメモリセルが第１と第２の負荷用抵抗素子を有す
る場合には、第１と第２の導電層を重ねてそれらの間に
容量素子を形成できる。それにより、記憶ノードの蓄積
容量を増大させることができ、ソフトエラー耐性を改善
できる。さらに、層間絶縁膜が第１と第２の負荷用高抵
抗素子間に設けられるので、第２の負荷用高抵抗素子を
第１の負荷用高抵抗素子上に形成でき、微細化にも対応
できる。さらに、上述のように第１と第２の高抵抗部の
長さを十分に確保できるので、第１と第２の高抵抗部内
に特開昭６１−２８３１６１号公報の場合のようにコン
タクト部を設ける必要がない。それにより、第１と第２
の高抵抗部の抵抗値のばらつきをも抑制できる。
子間に層間絶縁膜を設けることにより、たとえば第１と
第２の負荷用高抵抗素子を別個のメモリセルが有する場
合に、第１と第２の負荷用高抵抗素子を他のメモリセル
上にまで延在させることが可能となる。それにより、第
１と第２の高抵抗部の長さを十分に確保でき、高抵抗値
が得られる。その結果、消費電力を低減できる。また、
１つのメモリセルが第１と第２の負荷用抵抗素子を有す
る場合には、第１と第２の導電層を重ねてそれらの間に
容量素子を形成できる。それにより、記憶ノードの蓄積
容量を増大させることができ、ソフトエラー耐性を改善
できる。さらに、層間絶縁膜が第１と第２の負荷用高抵
抗素子間に設けられるので、第２の負荷用高抵抗素子を
第１の負荷用高抵抗素子上に形成でき、微細化にも対応
できる。さらに、上述のように第１と第２の高抵抗部の
長さを十分に確保できるので、第１と第２の高抵抗部内
に特開昭６１−２８３１６１号公報の場合のようにコン
タクト部を設ける必要がない。それにより、第１と第２
の高抵抗部の抵抗値のばらつきをも抑制できる。
【００１５】上記のスタティック半導体記憶装置は、半
導体基板上に形成され、１対のアクセストランジスタと
１対のドライバトランジスタとを含む複数のメモリセル
を有してもよい。１対のアクセストランジスタと１対の
ドライバトランジスタは、半導体基板の単位領域内に形
成される。ここで単位領域とは、図４に示されるよう
に、１つのメモリセル内の１対のアクセストランジスタ
と１対のドライバトランジスタとが形成される半導体基
板内の領域のことを称するものと定義する。そして、上
記の第１と第２の高抵抗部の長さは、単位領域の最長の
辺の長さよりも大きいことが好ましい。
導体基板上に形成され、１対のアクセストランジスタと
１対のドライバトランジスタとを含む複数のメモリセル
を有してもよい。１対のアクセストランジスタと１対の
ドライバトランジスタは、半導体基板の単位領域内に形
成される。ここで単位領域とは、図４に示されるよう
に、１つのメモリセル内の１対のアクセストランジスタ
と１対のドライバトランジスタとが形成される半導体基
板内の領域のことを称するものと定義する。そして、上
記の第１と第２の高抵抗部の長さは、単位領域の最長の
辺の長さよりも大きいことが好ましい。
【００１６】上記のように、第１と第２の高抵抗部の長
さを単位領域の最長の辺の長さよりも大きくすることに
より、第１と第２の高抵抗部の長さを十分に確保でき
る。それにより、消費電力を低減することが可能とな
る。
さを単位領域の最長の辺の長さよりも大きくすることに
より、第１と第２の高抵抗部の長さを十分に確保でき
る。それにより、消費電力を低減することが可能とな
る。
【００１７】上記の第１と第２の導電層は、好ましく
は、第１と第２の低抵抗部をそれぞれ含む。この第１と
第２の低抵抗部は、電気的に接続される。このとき、第
２の導電層は層間絶縁膜を介して第１の導電層と重なる
ように形成され、第１と第２の導電層と層間絶縁膜とで
容量素子が形成されることが好ましい。
は、第１と第２の低抵抗部をそれぞれ含む。この第１と
第２の低抵抗部は、電気的に接続される。このとき、第
２の導電層は層間絶縁膜を介して第１の導電層と重なる
ように形成され、第１と第２の導電層と層間絶縁膜とで
容量素子が形成されることが好ましい。
【００１８】上記のように容量素子を設けることによ
り、メモリセルの記憶ノードの蓄積容量を増大させるこ
とが可能となる。それにより、ソフトエラー耐性を改善
することが可能となる。
り、メモリセルの記憶ノードの蓄積容量を増大させるこ
とが可能となる。それにより、ソフトエラー耐性を改善
することが可能となる。
【００１９】上記の第１と第２の低抵抗部は、電源電圧
（Ｖｃｃ）を第１と第２の高抵抗部に印加する配線部を
含んでもよい。
（Ｖｃｃ）を第１と第２の高抵抗部に印加する配線部を
含んでもよい。
【００２０】上記のように第１と第２の低抵抗部がそれ
ぞれ配線部を含むことにより、配線部を２層構造とする
ことができる。それにより、配線部の抵抗を従来よりも
低減することが可能となる。
ぞれ配線部を含むことにより、配線部を２層構造とする
ことができる。それにより、配線部の抵抗を従来よりも
低減することが可能となる。
【００２１】また、上記の第１と第２の低抵抗部を重ね
合せてレーザトリミング用ヒューズとして用いてもよ
い。
合せてレーザトリミング用ヒューズとして用いてもよ
い。
【００２２】このように第１と第２の低抵抗部を重ね合
せてレーザトリミング用ヒューズとして用いることによ
り、ヒューズを低抵抗化できる。それにより、ヒューズ
回路における伝達遅延を抑制できる。
せてレーザトリミング用ヒューズとして用いることによ
り、ヒューズを低抵抗化できる。それにより、ヒューズ
回路における伝達遅延を抑制できる。
【００２３】また、上記の層間絶縁膜は、５〜１００ｎ
ｍの厚みのシリコン酸化膜と、シリコン酸化膜よりも比
誘電率の高い絶縁膜との少なくとも一方を含むことが好
ましい。
ｍの厚みのシリコン酸化膜と、シリコン酸化膜よりも比
誘電率の高い絶縁膜との少なくとも一方を含むことが好
ましい。
【００２４】上記のような絶縁膜を層間絶縁膜として用
いることにより、上述の容量素子の容量を増大させるこ
とが可能となる。それにより、メモリセルの記憶ノード
の蓄積容量を効果的に増大させることができ、ソフトエ
ラー耐性を改善することができる。
いることにより、上述の容量素子の容量を増大させるこ
とが可能となる。それにより、メモリセルの記憶ノード
の蓄積容量を効果的に増大させることができ、ソフトエ
ラー耐性を改善することができる。
【００２５】また、上記の第２の高抵抗部の厚みは、第
１の高抵抗部の厚みよりも大きいことが好ましい。
１の高抵抗部の厚みよりも大きいことが好ましい。
【００２６】第１と第２の高抵抗部の抵抗値は等しくな
るように調整する必要がある。しかし、第１と第２の高
抵抗部がたとえば多結晶シリコンにより構成される場合
には、第１と第２の高抵抗部の厚みを等しくしかつそれ
らに導入される不純物量を等しくしても第１と第２の高
抵抗部の抵抗値は等しくならない。それは、下層である
第１の高抵抗部に第２の高抵抗部よりも多くの熱処理が
加わり、一般に第１の高抵抗部の抵抗値が第２の高抵抗
部のそれよりも低くなるからである。そこで、第２の高
抵抗部の厚みを第１の高抵抗部の厚みよりも大きくする
ことにより、第２の高抵抗部を低抵抗化でき、第１と第
２の高抵抗部の抵抗値を最終的に同一にすることが可能
となる。それにより、メモリセル間の特性のばらつきを
低減できる。
るように調整する必要がある。しかし、第１と第２の高
抵抗部がたとえば多結晶シリコンにより構成される場合
には、第１と第２の高抵抗部の厚みを等しくしかつそれ
らに導入される不純物量を等しくしても第１と第２の高
抵抗部の抵抗値は等しくならない。それは、下層である
第１の高抵抗部に第２の高抵抗部よりも多くの熱処理が
加わり、一般に第１の高抵抗部の抵抗値が第２の高抵抗
部のそれよりも低くなるからである。そこで、第２の高
抵抗部の厚みを第１の高抵抗部の厚みよりも大きくする
ことにより、第２の高抵抗部を低抵抗化でき、第１と第
２の高抵抗部の抵抗値を最終的に同一にすることが可能
となる。それにより、メモリセル間の特性のばらつきを
低減できる。
【００２７】また、上記の第１と第２の高抵抗部には、
それぞれ異なる不純物が導入されてもよい。
それぞれ異なる不純物が導入されてもよい。
【００２８】第１と第２の高抵抗部が多結晶シリコンに
より構成される場合には、それらに導入される不純物が
異なることにより、図１４に示されるようにそれらの抵
抗値は異なるものとなる。このことを利用して、第２の
高抵抗部の抵抗が低くなるように不純物を適切に選択す
ることにより、結果として第１と第２の高抵抗部の抵抗
値を等しくすることが可能となる。
より構成される場合には、それらに導入される不純物が
異なることにより、図１４に示されるようにそれらの抵
抗値は異なるものとなる。このことを利用して、第２の
高抵抗部の抵抗が低くなるように不純物を適切に選択す
ることにより、結果として第１と第２の高抵抗部の抵抗
値を等しくすることが可能となる。
【００２９】また、第１と第２の高抵抗部には不純物が
導入され、第２の高抵抗部中の不純物濃度が第１の高抵
抗部中の不純物濃度よりも高くなるように調整されても
よい。
導入され、第２の高抵抗部中の不純物濃度が第１の高抵
抗部中の不純物濃度よりも高くなるように調整されても
よい。
【００３０】上記のように第２の高抵抗部中の不純物濃
度が第１の高抵抗部中のそれよりも高くなるように調整
することにより、第２の高抵抗部の抵抗値を低く設定す
ることができる。それにより、結果として第１と第２の
高抵抗部の抵抗値を等しくすることが可能となる。
度が第１の高抵抗部中のそれよりも高くなるように調整
することにより、第２の高抵抗部の抵抗値を低く設定す
ることができる。それにより、結果として第１と第２の
高抵抗部の抵抗値を等しくすることが可能となる。
【００３１】
【発明の実施の形態】以下、図１〜図１４を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００３２】（実施の形態１）まず、図１〜図６を用い
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＳＲＡＭのメモリ
セル２×４個分の平面図である。図２は、図１における
ＩＩ−ＩＩ線に沿う断面図である。
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１におけるＳＲＡＭのメモリ
セル２×４個分の平面図である。図２は、図１における
ＩＩ−ＩＩ線に沿う断面図である。
【００３３】図１と図２を参照して、ｎ- 型シリコン基
板１内にはｐ- 型ウェル領域４が形成される。このｐ-
型ウェル領域４の表面にはｎ+ 不純物領域８が形成され
る。ｎ- 型シリコン基板１の主表面には、選択的に２０
０〜５００ｎｍの厚みのフィールド絶縁膜２が形成され
る。
板１内にはｐ- 型ウェル領域４が形成される。このｐ-
型ウェル領域４の表面にはｎ+ 不純物領域８が形成され
る。ｎ- 型シリコン基板１の主表面には、選択的に２０
０〜５００ｎｍの厚みのフィールド絶縁膜２が形成され
る。
【００３４】フィールド絶縁膜２によって囲まれる素子
形成領域上にはゲート絶縁膜５が形成される。このゲー
ト絶縁膜５上にアクセストランジスタのゲート電極（ワ
ード線）７ａと、ドライバトランジスタのゲート電極７
ｂとが形成される。
形成領域上にはゲート絶縁膜５が形成される。このゲー
ト絶縁膜５上にアクセストランジスタのゲート電極（ワ
ード線）７ａと、ドライバトランジスタのゲート電極７
ｂとが形成される。
【００３５】ワード線７ａとゲート電極７ｂを覆うよう
に層間絶縁膜９が形成される。層間絶縁膜９にはコンタ
クトホール１０が設けられる。このコンタクトホール１
０内から層間絶縁膜９上に延在するように記憶ノード部
１１ａが形成される。また、層間絶縁膜９上にはＶｃｃ
配線部１１ｂと、高抵抗部１１ｃとが形成される。
に層間絶縁膜９が形成される。層間絶縁膜９にはコンタ
クトホール１０が設けられる。このコンタクトホール１
０内から層間絶縁膜９上に延在するように記憶ノード部
１１ａが形成される。また、層間絶縁膜９上にはＶｃｃ
配線部１１ｂと、高抵抗部１１ｃとが形成される。
【００３６】記憶ノード部１１ａ，Ｖｃｃ配線部１１ｂ
および高抵抗部１１ｃは、同一の導電層をパターニング
して形成され、それらを覆うように層間絶縁膜１２が形
成される。層間絶縁膜１２と層間絶縁膜９とを貫通して
ゲート電極７ｂに達するようにコンタクトホール１３が
形成される。コンタクトホール１３内から層間絶縁膜１
２上に延在するように記憶ノード部１４ａが形成され
る。また、層間絶縁膜１２上には、Ｖｃｃ配線部１４ｂ
と高抵抗部１４ｃとが形成される。
および高抵抗部１１ｃは、同一の導電層をパターニング
して形成され、それらを覆うように層間絶縁膜１２が形
成される。層間絶縁膜１２と層間絶縁膜９とを貫通して
ゲート電極７ｂに達するようにコンタクトホール１３が
形成される。コンタクトホール１３内から層間絶縁膜１
２上に延在するように記憶ノード部１４ａが形成され
る。また、層間絶縁膜１２上には、Ｖｃｃ配線部１４ｂ
と高抵抗部１４ｃとが形成される。
【００３７】記憶ノード部１４ａ，Ｖｃｃ配線部１４ｂ
および高抵抗部１４ｃも、同一の導電層をパターニング
して形成され、それらを覆うように層間絶縁膜１５が形
成される。層間絶縁膜１５，１２，９を貫通してｎ+ 不
純物領域８に達するようにコンタクトホール１６が形成
される。コンタクトホール１６内から層間絶縁膜１５上
に延在するようにビット線１７が形成される。
および高抵抗部１４ｃも、同一の導電層をパターニング
して形成され、それらを覆うように層間絶縁膜１５が形
成される。層間絶縁膜１５，１２，９を貫通してｎ+ 不
純物領域８に達するようにコンタクトホール１６が形成
される。コンタクトホール１６内から層間絶縁膜１５上
に延在するようにビット線１７が形成される。
【００３８】次に、図３〜図６を用いて、本実施の形態
１におけるＳＲＡＭのメモリセルの平面構造について下
層から順に説明する。また、同時に、ＳＲＡＭの製造方
法についても適宜言及する。
１におけるＳＲＡＭのメモリセルの平面構造について下
層から順に説明する。また、同時に、ＳＲＡＭの製造方
法についても適宜言及する。
【００３９】まず図３に示されるように、素子形成領域
３を規定するように上記のフィールド絶縁膜２が形成さ
れる。このフィールド絶縁膜２の形成後に、ｎ- 型シリ
コン基板１の主表面全面にたとえばボロン（Ｂ）等のｐ
型不純物を２００〜７００ｋｅＶで１．０×１０12〜
１．０×１０13ｃｍ-2程度注入する。さらに、ボロン
（Ｂ）等のｐ型不純物をたとえば３０〜７０ｋｅＶで
３．０×１０12ｃｍ-2程度注入してアクセストランジス
タおよびドライバトランジスタのしきい値電圧Ｖｔｈの
設定を行なう。このようにして１０16〜１０18／ｃｍ3
程度の濃度のｐ- 型ウェル領域４が形成される。
３を規定するように上記のフィールド絶縁膜２が形成さ
れる。このフィールド絶縁膜２の形成後に、ｎ- 型シリ
コン基板１の主表面全面にたとえばボロン（Ｂ）等のｐ
型不純物を２００〜７００ｋｅＶで１．０×１０12〜
１．０×１０13ｃｍ-2程度注入する。さらに、ボロン
（Ｂ）等のｐ型不純物をたとえば３０〜７０ｋｅＶで
３．０×１０12ｃｍ-2程度注入してアクセストランジス
タおよびドライバトランジスタのしきい値電圧Ｖｔｈの
設定を行なう。このようにして１０16〜１０18／ｃｍ3
程度の濃度のｐ- 型ウェル領域４が形成される。
【００４０】次に、ｎ- 型シリコン基板１の主表面全面
を熱酸化して４〜１０ｎｍ程度の厚みのゲート絶縁膜５
を形成する。その後、図４に示されるように、素子形成
領域３の所定領域を露出するようにコンタクトホール６
を形成する。その後、ＬＰＣＶＤ（Low Pressure Chemi
cal Vapor Deposition）法を用いて、たとえばホスフィ
ン（ＰＨ3 ）等のガスを混入して第１層目の多結晶シリ
コン膜を形成する。この多結晶シリコン膜の厚みは５０
〜２００ｎｍ程度であり、１．０〜８．０×１０20ｃｍ
-3程度のリンが上記の多結晶シリコン膜には含まれてい
る。この多結晶シリコン膜をパターニングすることによ
り、図４に示されるように、ワード線７ａとゲート電極
７ｂとが形成される。
を熱酸化して４〜１０ｎｍ程度の厚みのゲート絶縁膜５
を形成する。その後、図４に示されるように、素子形成
領域３の所定領域を露出するようにコンタクトホール６
を形成する。その後、ＬＰＣＶＤ（Low Pressure Chemi
cal Vapor Deposition）法を用いて、たとえばホスフィ
ン（ＰＨ3 ）等のガスを混入して第１層目の多結晶シリ
コン膜を形成する。この多結晶シリコン膜の厚みは５０
〜２００ｎｍ程度であり、１．０〜８．０×１０20ｃｍ
-3程度のリンが上記の多結晶シリコン膜には含まれてい
る。この多結晶シリコン膜をパターニングすることによ
り、図４に示されるように、ワード線７ａとゲート電極
７ｂとが形成される。
【００４１】なお、ワード線７ａ，ゲート電極７ｂは、
タングステンシリサイド（ＷＳｉ2）膜等の金属シリサ
イド膜とリンドープト多結晶シリコン膜からなるいわゆ
るポリサイド配線により構成されてもよい。上記の第１
層目の多結晶シリコン膜は、１０〜１００Ω／□のシー
ト抵抗を有する。
タングステンシリサイド（ＷＳｉ2）膜等の金属シリサ
イド膜とリンドープト多結晶シリコン膜からなるいわゆ
るポリサイド配線により構成されてもよい。上記の第１
層目の多結晶シリコン膜は、１０〜１００Ω／□のシー
ト抵抗を有する。
【００４２】上記のようにしてワード線７ａとゲート電
極７ｂとを形成した後、ヒ素等のｎ型不純物を素子形成
領域３内に注入することにより、ｎ+ 不純物領域８を形
成する。それにより、アクセストランジスタとドライバ
トランジスタとが形成されることとなる。
極７ｂとを形成した後、ヒ素等のｎ型不純物を素子形成
領域３内に注入することにより、ｎ+ 不純物領域８を形
成する。それにより、アクセストランジスタとドライバ
トランジスタとが形成されることとなる。
【００４３】ＳＲＡＭでは、各メモリセルは１対のアク
セストランジスタと１対のドライバトランジスタとを有
する。この１対のアクセストランジスタと１対のドライ
バトランジスタとが形成される半導体基板の領域を、本
願明細書では単位領域１８と称する。図４に示されるよ
うに、本実施の形態１では、単位領域１８は、長さＬｘ
のワード線方向の短辺と、長さＬｙのビット線方向の長
辺とを備える。なお、レイアウトによっては単位領域１
８は正方形となる場合もある。
セストランジスタと１対のドライバトランジスタとを有
する。この１対のアクセストランジスタと１対のドライ
バトランジスタとが形成される半導体基板の領域を、本
願明細書では単位領域１８と称する。図４に示されるよ
うに、本実施の形態１では、単位領域１８は、長さＬｘ
のワード線方向の短辺と、長さＬｙのビット線方向の長
辺とを備える。なお、レイアウトによっては単位領域１
８は正方形となる場合もある。
【００４４】次に、ワード線７ａとゲート電極７ｂとを
覆うように１００〜１０００ｎｍ程度の厚みの層間絶縁
膜９を形成し、それに図５に示されるようにコンタクト
ホール１０を形成する。その後、ＬＰＣＶＤ法等を用い
て６０ｎｍ程度の厚みの２層目の多結晶シリコン膜を堆
積する。この多結晶シリコン膜をパターニングした後、
たとえばリン（Ｐ）を３０ｋｅＶで１．０×１０13ｃｍ
-2程度注入する。
覆うように１００〜１０００ｎｍ程度の厚みの層間絶縁
膜９を形成し、それに図５に示されるようにコンタクト
ホール１０を形成する。その後、ＬＰＣＶＤ法等を用い
て６０ｎｍ程度の厚みの２層目の多結晶シリコン膜を堆
積する。この多結晶シリコン膜をパターニングした後、
たとえばリン（Ｐ）を３０ｋｅＶで１．０×１０13ｃｍ
-2程度注入する。
【００４５】その後、高抵抗部１１ｃとなる部分を覆う
ようにレジストを形成し、このレジストをマスクとして
用いてヒ素（Ａｓ）を２０ｋｅＶで１．０×１０14〜
１．０×１０15ｃｍ-2程度多結晶シリコン膜に注入す
る。その後、たとえば約７００℃〜８００℃で約２０分
間アニールして上記各不純物を活性化する。
ようにレジストを形成し、このレジストをマスクとして
用いてヒ素（Ａｓ）を２０ｋｅＶで１．０×１０14〜
１．０×１０15ｃｍ-2程度多結晶シリコン膜に注入す
る。その後、たとえば約７００℃〜８００℃で約２０分
間アニールして上記各不純物を活性化する。
【００４６】それにより、記憶ノード部１１ａ，Ｖｃｃ
配線部１１ｂおよび高抵抗部１１ｃをそれぞれ形成す
る。高抵抗部１１ｃは、上述のヒ素注入の際にレジスト
によって覆われていたため、高抵抗部１１ｃにはリンの
みしか注入されていない。その結果、高抵抗部１１ｃの
抵抗値は、１００Ｍ〜１０ＴΩ／本となる。それに対
し、低抵抗部である記憶ノード部１１ａおよびＶｃｃ配
線部は、１ｋ〜１００ｋΩ／□のシート抵抗値を有す
る。
配線部１１ｂおよび高抵抗部１１ｃをそれぞれ形成す
る。高抵抗部１１ｃは、上述のヒ素注入の際にレジスト
によって覆われていたため、高抵抗部１１ｃにはリンの
みしか注入されていない。その結果、高抵抗部１１ｃの
抵抗値は、１００Ｍ〜１０ＴΩ／本となる。それに対
し、低抵抗部である記憶ノード部１１ａおよびＶｃｃ配
線部は、１ｋ〜１００ｋΩ／□のシート抵抗値を有す
る。
【００４７】ここで、本実施の形態１では、高抵抗部１
１ｂの長さＬR を、単位領域１８の最長の辺の長さＬｙ
よりも大きくしている。それにより、メモリセルサイズ
が縮小された場合においても、高抵抗部１１ｃの長さを
十分確保でき、高抵抗値が得られる。その結果、消費電
力の低減されたＳＲＡＭが得られる。
１ｂの長さＬR を、単位領域１８の最長の辺の長さＬｙ
よりも大きくしている。それにより、メモリセルサイズ
が縮小された場合においても、高抵抗部１１ｃの長さを
十分確保でき、高抵抗値が得られる。その結果、消費電
力の低減されたＳＲＡＭが得られる。
【００４８】次に、ＬＰＣＶＤ法を用いて全面に厚さ１
００〜３００ｎｍ程度のシリコン酸化膜を堆積する。そ
れにより、層間絶縁膜１２が形成される。この層間絶縁
膜１２と層間絶縁膜９とを貫通してゲート電極７ｂに達
するコンタクトホール１３を形成する。その後、ＬＰＣ
ＶＤ法を用いて、３層目の多結晶シリコン膜を１００ｎ
ｍ程度の厚みに堆積する。この多結晶シリコン膜をパタ
ーニングすることにより、図６に示されるように、記憶
ノード部１４ａ，Ｖｃｃ配線部１４ｂおよび高抵抗部１
４ｃを形成する。
００〜３００ｎｍ程度のシリコン酸化膜を堆積する。そ
れにより、層間絶縁膜１２が形成される。この層間絶縁
膜１２と層間絶縁膜９とを貫通してゲート電極７ｂに達
するコンタクトホール１３を形成する。その後、ＬＰＣ
ＶＤ法を用いて、３層目の多結晶シリコン膜を１００ｎ
ｍ程度の厚みに堆積する。この多結晶シリコン膜をパタ
ーニングすることにより、図６に示されるように、記憶
ノード部１４ａ，Ｖｃｃ配線部１４ｂおよび高抵抗部１
４ｃを形成する。
【００４９】その後、ヒ素を３０ｋｅＶで２．２×１０
13ｃｍ-2程度上記の多結晶シリコン膜に注入する。そし
て、高抵抗部１４ｃとなる部分を覆うレジストを形成
し、これをマスクとして用いてヒ素を２０ｋｅＶで約
１．０×１０14〜１．０×１０15ｃｍ-2程度多結晶シリ
コン膜に注入する。その後、第２層目の多結晶シリコン
膜の場合と同様の条件で不純物を活性化し、低抵抗な記
憶ノード部１４ａおよびＶｃｃ配線部１４ｂを設ける。
高抵抗部１４ｃは、２回目のヒ素の注入の際にレジスト
によって覆われているため、２．２×１０13ｃｍ-2しか
ヒ素が注入されない。その結果、高抵抗部１４ｃは、１
００Ｍ〜１０ＴΩ／本の抵抗値を有し、１ｋ〜１００ｋ
Ω／□のシート抵抗値を有する記憶ノード部１４ａおよ
びＶｃｃ配線部１４ｂより高い抵抗値を有する。
13ｃｍ-2程度上記の多結晶シリコン膜に注入する。そし
て、高抵抗部１４ｃとなる部分を覆うレジストを形成
し、これをマスクとして用いてヒ素を２０ｋｅＶで約
１．０×１０14〜１．０×１０15ｃｍ-2程度多結晶シリ
コン膜に注入する。その後、第２層目の多結晶シリコン
膜の場合と同様の条件で不純物を活性化し、低抵抗な記
憶ノード部１４ａおよびＶｃｃ配線部１４ｂを設ける。
高抵抗部１４ｃは、２回目のヒ素の注入の際にレジスト
によって覆われているため、２．２×１０13ｃｍ-2しか
ヒ素が注入されない。その結果、高抵抗部１４ｃは、１
００Ｍ〜１０ＴΩ／本の抵抗値を有し、１ｋ〜１００ｋ
Ω／□のシート抵抗値を有する記憶ノード部１４ａおよ
びＶｃｃ配線部１４ｂより高い抵抗値を有する。
【００５０】上記のように、高抵抗部１１ｃと高抵抗部
１４ｃとに注入される不純物の量も種類も異なってい
る。また、高抵抗部１１ｃおよび高抵抗部１４ｃの厚み
も異なっている。それは、次のような理由によるもので
ある。
１４ｃとに注入される不純物の量も種類も異なってい
る。また、高抵抗部１１ｃおよび高抵抗部１４ｃの厚み
も異なっている。それは、次のような理由によるもので
ある。
【００５１】高抵抗部１１ｃの形成後および高抵抗部１
４ｃの形成までの熱処理が高抵抗部１１ｃに余分に加わ
り、かつ下地の起伏が各々異なるため、高抵抗部１１ｃ
と高抵抗部１４ｃの抵抗値は、同一の膜厚および同一の
不純物注入条件では同じにならない。より詳しくは、同
一膜厚、同一不純物、同一注入条件で高抵抗部１１ｃお
よび高抵抗部１４ｃを形成すると、一般に下層の高抵抗
部１１ｃの方が低抵抗になってしまう。つまり、図１３
に示すように、形成後の熱処理の温度や時間が異なると
キャリア濃度が異なり、このキャリア濃度と比例する抵
抗値も異なるものとなる。また、同様に、図１４に示さ
れるように、不純物元素が異なった場合でも抵抗値は異
なるものとなる。なお、図１３，図１４は、KLUWER ACA
DEMIC PUBLISHERSの“Polycrystalline Silicon for In
tegrated Circuit Applications”に開示されている。
４ｃの形成までの熱処理が高抵抗部１１ｃに余分に加わ
り、かつ下地の起伏が各々異なるため、高抵抗部１１ｃ
と高抵抗部１４ｃの抵抗値は、同一の膜厚および同一の
不純物注入条件では同じにならない。より詳しくは、同
一膜厚、同一不純物、同一注入条件で高抵抗部１１ｃお
よび高抵抗部１４ｃを形成すると、一般に下層の高抵抗
部１１ｃの方が低抵抗になってしまう。つまり、図１３
に示すように、形成後の熱処理の温度や時間が異なると
キャリア濃度が異なり、このキャリア濃度と比例する抵
抗値も異なるものとなる。また、同様に、図１４に示さ
れるように、不純物元素が異なった場合でも抵抗値は異
なるものとなる。なお、図１３，図１４は、KLUWER ACA
DEMIC PUBLISHERSの“Polycrystalline Silicon for In
tegrated Circuit Applications”に開示されている。
【００５２】上述のように、異なる不純物であれば高抵
抗部１４ｃ形成のための注入量を１０％〜２５０％の範
囲で増やしたり、膜厚を１０％〜１００％の範囲で厚く
する必要がある。このように高抵抗部１１ｃと高抵抗部
１４ｃの各々の膜厚や、不純物の種類、注入量を変える
ことにより、結果として高抵抗部１１ｃおよび高抵抗部
１４ｃの抵抗値をほぼ同一にすることができ、メモリセ
ル間の特性のばらつきを低減することが可能となる。
抗部１４ｃ形成のための注入量を１０％〜２５０％の範
囲で増やしたり、膜厚を１０％〜１００％の範囲で厚く
する必要がある。このように高抵抗部１１ｃと高抵抗部
１４ｃの各々の膜厚や、不純物の種類、注入量を変える
ことにより、結果として高抵抗部１１ｃおよび高抵抗部
１４ｃの抵抗値をほぼ同一にすることができ、メモリセ
ル間の特性のばらつきを低減することが可能となる。
【００５３】上記のようにして記憶ノード部１４ａ、Ｖ
ｃｃ配線部１４ｂおよび高抵抗部１４ｃを形成した後、
３００〜１０００ｎｍ程度の厚みの層間絶縁膜１５と、
コンタクトホール１６と、１００〜５００ｎｍのアルミ
ニウム等からなるビット線１７を形成する。以上の工程
を経て図１および図２に示されるＳＲＡＭが形成される
こととなる。
ｃｃ配線部１４ｂおよび高抵抗部１４ｃを形成した後、
３００〜１０００ｎｍ程度の厚みの層間絶縁膜１５と、
コンタクトホール１６と、１００〜５００ｎｍのアルミ
ニウム等からなるビット線１７を形成する。以上の工程
を経て図１および図２に示されるＳＲＡＭが形成される
こととなる。
【００５４】（実施の形態２）次に、この発明の実施の
形態２について図７〜図１２を用いて説明する。図７
は、この発明の実施の形態２におけるＳＲＡＭのメモリ
セルを示す平面図である。図８は、図７におけるＶＩＩ
Ｉ−ＶＩＩＩ線に沿う断面図である。また、図１２は、
本実施の形態２におけるＳＲＡＭの特徴を説明するため
のメモリセルの等価回路図である。
形態２について図７〜図１２を用いて説明する。図７
は、この発明の実施の形態２におけるＳＲＡＭのメモリ
セルを示す平面図である。図８は、図７におけるＶＩＩ
Ｉ−ＶＩＩＩ線に沿う断面図である。また、図１２は、
本実施の形態２におけるＳＲＡＭの特徴を説明するため
のメモリセルの等価回路図である。
【００５５】まず図１２を用いて、本実施の形態の特徴
について説明する。図１２に示されるように、ＳＲＡＭ
のメモリセルには、１対のアクセストランジスタＡ１，
Ａ２と、１対のドライバトランジスタＤ１，Ｄ２と、１
対の負荷素子Ｒ１，Ｒ２とが設けられる。なお、図１２
において、ＢＩＴ，／ＢＩＴは、ビット線である。
について説明する。図１２に示されるように、ＳＲＡＭ
のメモリセルには、１対のアクセストランジスタＡ１，
Ａ２と、１対のドライバトランジスタＤ１，Ｄ２と、１
対の負荷素子Ｒ１，Ｒ２とが設けられる。なお、図１２
において、ＢＩＴ，／ＢＩＴは、ビット線である。
【００５６】上記の構成において、本実施の形態２で
は、記憶ノード部Ｎ１，Ｎ２間における記憶ノード蓄積
電荷Ｑを増大させるべく、容量素子を形成している。
は、記憶ノード部Ｎ１，Ｎ２間における記憶ノード蓄積
電荷Ｑを増大させるべく、容量素子を形成している。
【００５７】上記の容量素子を設けることにより、メモ
リセルの記憶ノードの蓄積容量を増加させることがで
き、ソフトエラー耐性を改善することが可能となる。
リセルの記憶ノードの蓄積容量を増加させることがで
き、ソフトエラー耐性を改善することが可能となる。
【００５８】次に、図７〜図１０を用いて、上記の内容
について具体的に説明する。本実施の形態２では、各メ
モリセルにおける負荷素子Ｒ１，Ｒ２が、異なる導電層
により構成されている。具体的には、図７および図８に
示すように、高抵抗部１１ｃと高抵抗部１４ｃとが別個
の配線層により構成されている。そして、図９および図
１０に示されるように、記憶ノード部１１ａと記憶ノー
ド部１４ａもしくは高抵抗部１４ｃ、または記憶ノード
部１４ａと記憶ノード部１１ａもしくは高抵抗部１１ｃ
との間で重なり部を設けて容量素子を形成している。そ
れにより、記憶ノードの蓄積容量Ｑを増加させることが
可能となる。
について具体的に説明する。本実施の形態２では、各メ
モリセルにおける負荷素子Ｒ１，Ｒ２が、異なる導電層
により構成されている。具体的には、図７および図８に
示すように、高抵抗部１１ｃと高抵抗部１４ｃとが別個
の配線層により構成されている。そして、図９および図
１０に示されるように、記憶ノード部１１ａと記憶ノー
ド部１４ａもしくは高抵抗部１４ｃ、または記憶ノード
部１４ａと記憶ノード部１１ａもしくは高抵抗部１１ｃ
との間で重なり部を設けて容量素子を形成している。そ
れにより、記憶ノードの蓄積容量Ｑを増加させることが
可能となる。
【００５９】このとき、図８に示される層間絶縁膜１２
を、５〜１００ｎｍ程度の厚みのシリコン酸化膜（Ｓｉ
Ｏ2 ）や、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、Ｓｉ3 Ｎ4
／ＳｉＯ2 あるいはＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 等
のシリコン酸化膜よりも比誘電率の高い高誘電体膜によ
り構成することにより、上記の容量素子の容量を増大さ
せることが可能となる。その結果、より効果的に記憶ノ
ードの蓄積容量を増加させることが可能となる。
を、５〜１００ｎｍ程度の厚みのシリコン酸化膜（Ｓｉ
Ｏ2 ）や、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、Ｓｉ3 Ｎ4
／ＳｉＯ2 あるいはＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 等
のシリコン酸化膜よりも比誘電率の高い高誘電体膜によ
り構成することにより、上記の容量素子の容量を増大さ
せることが可能となる。その結果、より効果的に記憶ノ
ードの蓄積容量を増加させることが可能となる。
【００６０】また、図８および図１０に示されるよう
に、Ｖｃｃ配線部１１ｂとＶｃｃ配線部１４ｂとがコン
タクトホール１９ａを介して接続（shunt ）されてい
る。それにより、Ｖｃｃ配線を２層構造の導電層により
構成でき、Ｖｃｃ配線の抵抗値を低減することが可能と
なる。
に、Ｖｃｃ配線部１１ｂとＶｃｃ配線部１４ｂとがコン
タクトホール１９ａを介して接続（shunt ）されてい
る。それにより、Ｖｃｃ配線を２層構造の導電層により
構成でき、Ｖｃｃ配線の抵抗値を低減することが可能と
なる。
【００６１】さらに、図１１に示されるように、開口径
の大きなコンタクトホール１９ｂを形成し、Ｖｃｃ配線
部１１ｂ形成用の多結晶シリコン膜１１上にＶｃｃ配線
部１４ｂ形成用の多結晶シリコン膜１４を形成し、これ
らによってレーザトリミング用のヒューズ２０を形成し
てもよい。このようなヒューズ２０を用いることによ
り、ヒューズ回路における伝達遅延を抑制できる。
の大きなコンタクトホール１９ｂを形成し、Ｖｃｃ配線
部１１ｂ形成用の多結晶シリコン膜１１上にＶｃｃ配線
部１４ｂ形成用の多結晶シリコン膜１４を形成し、これ
らによってレーザトリミング用のヒューズ２０を形成し
てもよい。このようなヒューズ２０を用いることによ
り、ヒューズ回路における伝達遅延を抑制できる。
【００６２】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
【００６３】
【発明の効果】以上説明したように、この発明によれ
ば、消費電力を低減可能なスタティック半導体記憶装置
が得られる。また、ソフトエラー耐性を改善することも
可能となる。このことより、高性能かつ高信頼性のスタ
ティック半導体記憶装置が得られる。
ば、消費電力を低減可能なスタティック半導体記憶装置
が得られる。また、ソフトエラー耐性を改善することも
可能となる。このことより、高性能かつ高信頼性のスタ
ティック半導体記憶装置が得られる。
【図１】 この発明の実施の形態１におけるＳＲＡＭの
メモリセルを示す平面図である。
メモリセルを示す平面図である。
【図２】 図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
る。
【図３】 実施の形態１におけるＳＲＡＭの分離絶縁膜
と素子形成領域の形状を示す平面図である。
と素子形成領域の形状を示す平面図である。
【図４】 ワード線とドライバトランジスタのゲート電
極の形状を示す平面図である。
極の形状を示す平面図である。
【図５】 １のメモリセルの記憶ノード部とＶｃｃ配線
部と高抵抗部とを示す平面図である。
部と高抵抗部とを示す平面図である。
【図６】 隣接する他のメモリセルの記憶ノード部とＶ
ｃｃ配線部と高抵抗部とを示す平面図である。
ｃｃ配線部と高抵抗部とを示す平面図である。
【図７】 この発明の実施の形態２におけるＳＲＡＭの
メモリセルを示す平面図である。
メモリセルを示す平面図である。
【図８】 図７におけるＶＩＩＩ−ＶＩＩＩ線に沿う断
面図である。
面図である。
【図９】 各メモリセルの一方の記憶ノード部とＶｃｃ
配線部と高抵抗部とを示す平面図である。
配線部と高抵抗部とを示す平面図である。
【図１０】 各メモリセルの他方の記憶ノード部とＶｃ
ｃ配線部と高抵抗部とを示す平面図である。
ｃ配線部と高抵抗部とを示す平面図である。
【図１１】 実施の形態２におけるレーザトリミング用
ヒューズの構造を示す断面図である。
ヒューズの構造を示す断面図である。
【図１２】 実施の形態２におけるＳＲＡＭの特徴を説
明するための等価回路図である。
明するための等価回路図である。
【図１３】 熱処理温度とキャリア濃度との関係を示す
図である。
図である。
【図１４】 抵抗値と不純物濃度との関係を示す図であ
る。
る。
１ ｎ- シリコン基板、２ フィールド絶縁膜、３ 素
子形成領域、４ ｐ-型ウェル領域、５ ゲート絶縁
膜、６，１０，１３，１６，１９ａ，１９ｂ コンタク
トホール、７ａ ワード線、７ｂ ゲート電極、８ ｎ
+ 不純物領域、９，１２，１５ 層間絶縁膜、１１，１
４ 多結晶シリコン膜、１１ａ，１４ａ記憶ノード部、
１１ｂ，１４ｂ Ｖｃｃ配線部、１１ｃ，１４ｃ 高抵
抗部、１７ ビット線、１８ 単位領域、２０ ヒュー
ズ。
子形成領域、４ ｐ-型ウェル領域、５ ゲート絶縁
膜、６，１０，１３，１６，１９ａ，１９ｂ コンタク
トホール、７ａ ワード線、７ｂ ゲート電極、８ ｎ
+ 不純物領域、９，１２，１５ 層間絶縁膜、１１，１
４ 多結晶シリコン膜、１１ａ，１４ａ記憶ノード部、
１１ｂ，１４ｂ Ｖｃｃ配線部、１１ｃ，１４ｃ 高抵
抗部、１７ ビット線、１８ 単位領域、２０ ヒュー
ズ。
Claims (9)
- 【請求項１】 第１の高抵抗部を含む第１の導電層で形
成された第１の負荷用高抵抗素子と、 前記第１の負荷用高抵抗素子を覆うように形成された層
間絶縁膜と、 前記層間絶縁膜上に第２の高抵抗部を含む第２の導電層
で形成された第２の負荷用高抵抗素子と、 を備えたスタティック半導体記憶装置。 - 【請求項２】 前記スタティック半導体記憶装置は、半
導体基板上に形成され、１対のアクセストランジスタと
１対のドライバトランジスタとをそれぞれ含む複数のメ
モリセルを有し、 前記１対のアクセストランジスタと前記１対のドライバ
トランジスタは、前記半導体基板の単位領域内に形成さ
れ、 前記第１と第２の高抵抗部の長さは、前記単位領域の最
長の辺の長さよりも長い、請求項１に記載のスタティッ
ク半導体記憶装置。 - 【請求項３】 前記第１と第２の導電層は、第１と第２
の低抵抗部をそれぞれ含み、 前記第１と第２の低抵抗部は、電気的に接続され、前記
第２の導電層は、前記層間絶縁膜を介して前記第１の導
電層と重なるように形成され、 前記第１と第２の導電層と前記層間絶縁膜とで容量素子
が形成される、請求項１に記載のスタティック半導体記
憶装置。 - 【請求項４】 前記第１と第２の低抵抗部は、電源電圧
を前記第１と第２の高抵抗部に印加する配線部を含む、
請求項３に記載のスタティック半導体記憶装置。 - 【請求項５】 前記第１と第２の低抵抗部を重ね合せて
レーザトリミング用ヒューズとして用いる、請求項３に
記載のスタティック半導体記憶装置。 - 【請求項６】 前記層間絶縁膜は、５〜１００ｎｍの厚
みのシリコン酸化膜と、シリコン酸化膜よりも比誘電率
の高い絶縁膜の少なくとも一方を含む、請求項３に記載
のスタティック半導体記憶装置。 - 【請求項７】 前記第２の高抵抗部の厚みが前記第１の
高抵抗部の厚みよりも大きい、請求項１に記載のスタテ
ィック半導体記憶装置。 - 【請求項８】 前記第１と第２の高抵抗部には、それぞ
れ異なる不純物が導入される、請求項１に記載のスタテ
ィック半導体記憶装置。 - 【請求項９】 前記第１と第２の高抵抗部には、不純物
が導入され、 前記第２の高抵抗部中の前記不純物の濃度は、前記第１
の高抵抗部中の前記不純物の濃度より高い、請求項１に
記載のスタティック半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP10020828A JPH11220040A (ja) | 1998-02-02 | 1998-02-02 | スタティック半導体記憶装置 |
| US09/116,889 US6147387A (en) | 1998-02-02 | 1998-07-16 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020828A JPH11220040A (ja) | 1998-02-02 | 1998-02-02 | スタティック半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220040A true JPH11220040A (ja) | 1999-08-10 |
| JPH11220040A5 JPH11220040A5 (ja) | 2005-08-18 |
Family
ID=12037914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020828A Pending JPH11220040A (ja) | 1998-02-02 | 1998-02-02 | スタティック半導体記憶装置 |
Country Status (2)
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| US (1) | US6147387A (ja) |
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-
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- 1998-02-02 JP JP10020828A patent/JPH11220040A/ja active Pending
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