JPH0828428B2 - スタテイツク型半導体メモリ - Google Patents
スタテイツク型半導体メモリInfo
- Publication number
- JPH0828428B2 JPH0828428B2 JP61226807A JP22680786A JPH0828428B2 JP H0828428 B2 JPH0828428 B2 JP H0828428B2 JP 61226807 A JP61226807 A JP 61226807A JP 22680786 A JP22680786 A JP 22680786A JP H0828428 B2 JPH0828428 B2 JP H0828428B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- load
- resistance
- semiconductor memory
- load resistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000003068 static effect Effects 0.000 title claims description 14
- 238000009825 accumulation Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 17
- 230000010354 integration Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタティック型半導体メモリに関する。
第３図は、スタティック型半導体メモリセルの構成例
として、２個の負荷抵抗24,25と４個のMOSトランジスタ
20〜23よりなるメモリセルの回路図、第４図は第３図の
回路にしたがう、Ｐ型基板44上に形成されたスタティッ
ク型半導体メモリセルの従来例の一部断面図である。
として、２個の負荷抵抗24,25と４個のMOSトランジスタ
20〜23よりなるメモリセルの回路図、第４図は第３図の
回路にしたがう、Ｐ型基板44上に形成されたスタティッ
ク型半導体メモリセルの従来例の一部断面図である。
第３図において、負荷抵抗24,25は、それぞれ駆動MOS
トランジスタ20,21の負荷であり電源線28から電荷蓄積
ノード26,27へ電荷を供給し、駆動MOSトランジスタ20,2
1は電荷蓄積ノード26,27と接地線29との間にたすき掛け
接続されてフリップフロップ回路を形成し、情報転送MO
Sトランジスタ22、23はワード線30からの信号をゲート
に受けてオンとされ、データ線31,32のデータの書き込
み、またはセル内のデータのデータ線31,32への読み出
しが行なわれる。
トランジスタ20,21の負荷であり電源線28から電荷蓄積
ノード26,27へ電荷を供給し、駆動MOSトランジスタ20,2
1は電荷蓄積ノード26,27と接地線29との間にたすき掛け
接続されてフリップフロップ回路を形成し、情報転送MO
Sトランジスタ22、23はワード線30からの信号をゲート
に受けてオンとされ、データ線31,32のデータの書き込
み、またはセル内のデータのデータ線31,32への読み出
しが行なわれる。
第４図においては、２個のうち１個の情報転送MOSト
ランジスタ40と、これに接続された駆動MOSトランジス
タゲート41および負荷抵抗42の各断面が示されており、
Ｐ型基板44、駆動MOSトランジスタゲート41、負荷抵抗4
2それぞれの間に絶縁膜45,56が介在されてそれらの間を
絶縁している。。転送MOSトランジスタゲート43と駆動M
OSトランジスタゲート41は、いずれも第１の多結晶シリ
コン層に高濃度の不純物をドープして形成され、負荷抵
抗42は第２の多結晶シリコン層に低濃度の不純物をドー
プして形成されているが、その駆動MOSトランジスタゲ
ート41との接続端とは反対側の端部領域のみは、ドープ
した不純物を高濃度として導電性を高め電源配線部47と
して用いられている。また、抵抗カバー48は、上述した
電源配線部47に高濃度の不純物をドープする際、負荷抵
抗42の電源配線部47以外の部分をドーピングから保護す
るためのものである。
ランジスタ40と、これに接続された駆動MOSトランジス
タゲート41および負荷抵抗42の各断面が示されており、
Ｐ型基板44、駆動MOSトランジスタゲート41、負荷抵抗4
2それぞれの間に絶縁膜45,56が介在されてそれらの間を
絶縁している。。転送MOSトランジスタゲート43と駆動M
OSトランジスタゲート41は、いずれも第１の多結晶シリ
コン層に高濃度の不純物をドープして形成され、負荷抵
抗42は第２の多結晶シリコン層に低濃度の不純物をドー
プして形成されているが、その駆動MOSトランジスタゲ
ート41との接続端とは反対側の端部領域のみは、ドープ
した不純物を高濃度として導電性を高め電源配線部47と
して用いられている。また、抵抗カバー48は、上述した
電源配線部47に高濃度の不純物をドープする際、負荷抵
抗42の電源配線部47以外の部分をドーピングから保護す
るためのものである。
上述した従来のスタティック型半導体メモリは、その
メモリセルの有する低濃度にドープされた負荷抵抗の両
端が、一方は高濃度に不純物がドープされた電源配線部
であり、他方も同様の駆動MOSトランジスタゲートに接
しているので、その後の熱処理によって低不純物濃度領
域に高濃度領域より不純物が接触面を通して拡散してく
るため抵抗値を維持するのに充分な抵抗長ガ必要とさ
れ、例えばメモリ容量が64Kレベルのものでは６μｍ以
上の抵抗長を用いているものが主流となっているので、
今後、さらに高集積化が進んでも抵抗長を短かくでき
ず、負荷抵抗長がメモリセルの長さを決定してしまうと
いう欠点がある。
メモリセルの有する低濃度にドープされた負荷抵抗の両
端が、一方は高濃度に不純物がドープされた電源配線部
であり、他方も同様の駆動MOSトランジスタゲートに接
しているので、その後の熱処理によって低不純物濃度領
域に高濃度領域より不純物が接触面を通して拡散してく
るため抵抗値を維持するのに充分な抵抗長ガ必要とさ
れ、例えばメモリ容量が64Kレベルのものでは６μｍ以
上の抵抗長を用いているものが主流となっているので、
今後、さらに高集積化が進んでも抵抗長を短かくでき
ず、負荷抵抗長がメモリセルの長さを決定してしまうと
いう欠点がある。
本発明のスタティック型半導体メモリは、電荷蓄積ノ
ードへの電荷の蓄積を負荷抵抗を介して行うスタティッ
ク型半導体メモリにおいて、駆動用トランジスタのゲー
トとして形成された低抵抗のゲート配線と、前記ゲート
配線を覆いつくすように形成された第１の絶縁膜と、前
記第１の絶縁膜に選択的に形成された第１の接続孔を介
して一端が前記ゲート配線と直接接続された前記第１の
絶縁膜上に形成された第１の負荷抵抗と、前記第１の負
荷抵抗を覆いつくすように形成された第２の絶縁膜と、
前記第２の絶縁膜に選択的に形成された第２の接続孔を
介して一端が前記第１の負荷抵抗の他端と直接接続され
て前記第２の絶縁膜を介して形成され、他端が前記第１
の接続孔上部に形成された第２の負荷抵抗とを備え、前
記第１の負荷抵抗はその全体が高抵抗層によって形成さ
れていることを特徴とする。
ードへの電荷の蓄積を負荷抵抗を介して行うスタティッ
ク型半導体メモリにおいて、駆動用トランジスタのゲー
トとして形成された低抵抗のゲート配線と、前記ゲート
配線を覆いつくすように形成された第１の絶縁膜と、前
記第１の絶縁膜に選択的に形成された第１の接続孔を介
して一端が前記ゲート配線と直接接続された前記第１の
絶縁膜上に形成された第１の負荷抵抗と、前記第１の負
荷抵抗を覆いつくすように形成された第２の絶縁膜と、
前記第２の絶縁膜に選択的に形成された第２の接続孔を
介して一端が前記第１の負荷抵抗の他端と直接接続され
て前記第２の絶縁膜を介して形成され、他端が前記第１
の接続孔上部に形成された第２の負荷抵抗とを備え、前
記第１の負荷抵抗はその全体が高抵抗層によって形成さ
れていることを特徴とする。
したがって、抵抗長をメモリセルのサイズと無関係に
十分の長さとすることができるので、負荷抵抗の低不純
物領域に他の高濃度不純物領域から不純物が接触面を通
して拡散してきても支障が無く、かつ高密度の集積化が
可能とされる。
十分の長さとすることができるので、負荷抵抗の低不純
物領域に他の高濃度不純物領域から不純物が接触面を通
して拡散してきても支障が無く、かつ高密度の集積化が
可能とされる。
本発明の実施例について図面を参照して説明する。な
お、第３図に示した回路例は本実施例においても適用さ
れる。
お、第３図に示した回路例は本実施例においても適用さ
れる。
第１図は本発明のスタティック型半導体メモリの一実
施例の有するメモリセルの一部断面図である。
施例の有するメモリセルの一部断面図である。
本実施例における１個の情報転送MOSトランジスタ３
と、これに接続された駆動MOSトランジスタゲート１お
よび負荷抵抗２は、いずれも第４図に示した従来例のメ
モリセルの場合と同じ構成でＰ型基板13上に形成されて
おり、駆動MOSトランジスタゲート１と情報転送MOSトラ
ンジスタ３のゲート４は高濃度にドープされ、負荷抵抗
２は低濃度にドープされた多結晶シリコンよりなり、そ
れぞれの間に絶縁膜７が介在している。また、負荷抵抗
２の上部に同様の絶縁膜８を介してさらに一層の負荷抵
抗５が同一の低濃度にドープされた多結晶シリコンより
形成され、かつ負荷抵抗２の駆動MOSトランジスタゲー
ト１との接続端と反対側の端部は、絶縁膜８に形成され
たコンタクトホール10内に充填された負荷抵抗５の延長
部と接触している。負荷抵抗５の末端は、同様にして、
負荷抵抗５を覆う絶縁膜９に形成されたコンタクトホー
ル11に形成された電源アルミニウム配線12と接続してい
る。
と、これに接続された駆動MOSトランジスタゲート１お
よび負荷抵抗２は、いずれも第４図に示した従来例のメ
モリセルの場合と同じ構成でＰ型基板13上に形成されて
おり、駆動MOSトランジスタゲート１と情報転送MOSトラ
ンジスタ３のゲート４は高濃度にドープされ、負荷抵抗
２は低濃度にドープされた多結晶シリコンよりなり、そ
れぞれの間に絶縁膜７が介在している。また、負荷抵抗
２の上部に同様の絶縁膜８を介してさらに一層の負荷抵
抗５が同一の低濃度にドープされた多結晶シリコンより
形成され、かつ負荷抵抗２の駆動MOSトランジスタゲー
ト１との接続端と反対側の端部は、絶縁膜８に形成され
たコンタクトホール10内に充填された負荷抵抗５の延長
部と接触している。負荷抵抗５の末端は、同様にして、
負荷抵抗５を覆う絶縁膜９に形成されたコンタクトホー
ル11に形成された電源アルミニウム配線12と接続してい
る。
本実施例は以上の構成を有することにより、高不純物
濃度領域である駆動MOSトランジスタゲート１より不純
物が接触面を通して拡散してきても負荷抵抗長を十分長
くとることができ、またメモリセルのサイズが負荷抵抗
長に拘束されることなく、集積度を高めることができ
る。
濃度領域である駆動MOSトランジスタゲート１より不純
物が接触面を通して拡散してきても負荷抵抗長を十分長
くとることができ、またメモリセルのサイズが負荷抵抗
長に拘束されることなく、集積度を高めることができ
る。
第２図は本発明のスタティック型半導体メモリの他の
実施例の有するメモリセルの一部断面図である。
実施例の有するメモリセルの一部断面図である。
本実施例の構成は、第１図に示した前実施例の絶縁膜
９と電源アルミニウム配線12の代わりに、負荷抵抗５を
保護する抵抗カバー14を末端領域を残して覆い、端末領
域に高濃度の不純物をドープして導電性を高め電源配線
部15として用いるようにしたものである。したがって、
駆動MOSトランジスタ１および端末領域の高濃度不純物
領域から負荷抵抗2,5内部に不純物が拡散してきても負
荷抵抗長を十分長くとることができ、また集積度を高め
ることができることは前実施例と同様である。
９と電源アルミニウム配線12の代わりに、負荷抵抗５を
保護する抵抗カバー14を末端領域を残して覆い、端末領
域に高濃度の不純物をドープして導電性を高め電源配線
部15として用いるようにしたものである。したがって、
駆動MOSトランジスタ１および端末領域の高濃度不純物
領域から負荷抵抗2,5内部に不純物が拡散してきても負
荷抵抗長を十分長くとることができ、また集積度を高め
ることができることは前実施例と同様である。
なお両実施例とも２層の負荷抵抗2,5を用いている
が、さらに３個、４個と同様の方法を用いて増やすこと
により、メモリセル面積に無関係に抵抗長を長くするこ
とができ、また抵抗長を一定に抑えて集積度を高めるこ
とができる。
が、さらに３個、４個と同様の方法を用いて増やすこと
により、メモリセル面積に無関係に抵抗長を長くするこ
とができ、また抵抗長を一定に抑えて集積度を高めるこ
とができる。
また、第３図に示した回路以外の回路構成に対しても
本実施例に説明した負荷抵抗構成を適用できることは容
易に理解される。
本実施例に説明した負荷抵抗構成を適用できることは容
易に理解される。
以上説明したように本発明は、絶縁膜を介して多層構
成とされた多結晶シリコンよりなる負荷抵抗を有し、各
抵抗層を順次、直列に、絶縁膜中に形成した接続用孔を
通して相互に接触させ接続することにより、負荷抵抗の
低不純物濃度領域に高濃度領域より不純物が接触面を通
して拡散してきても抵抗長を十分長くとることができ、
また、抵抗長がメモリセルのサイズを決定しないため高
密度に集積化できる効果がある。
成とされた多結晶シリコンよりなる負荷抵抗を有し、各
抵抗層を順次、直列に、絶縁膜中に形成した接続用孔を
通して相互に接触させ接続することにより、負荷抵抗の
低不純物濃度領域に高濃度領域より不純物が接触面を通
して拡散してきても抵抗長を十分長くとることができ、
また、抵抗長がメモリセルのサイズを決定しないため高
密度に集積化できる効果がある。
第１図は本発明のスタティック型半導体メモリの一実施
例の有するメモリセルの一部断面図、第２図は他の実施
例の有するメモリセルの一部断面図、第３図はスタティ
ック型半導体メモリの有する６素子メモリセル回路図、
第４図はスタティック型半導体メモリセルの従来例の一
部断面図である。 １……駆動MOSトランジスタゲート、2,5……負荷抵抗、
３……情報転送MOSトランジスタ、４……情報転送MOSト
ランジスタのゲート、6,7,8,9……絶縁膜、10,11……コ
ンタクトホール、12……電源アルミニウム配線、13……
Ｐ型基板、14……抵抗カバー、15……電源配線部、20,2
1……駆動MOSトランジスタ、22,23……情報転送MOSトラ
ンジスタ、24,25……負荷抵抗、26、27……電荷蓄積ノ
ード、28……電源線、29……接地線、30……ワード線、
31,32……データ線。
例の有するメモリセルの一部断面図、第２図は他の実施
例の有するメモリセルの一部断面図、第３図はスタティ
ック型半導体メモリの有する６素子メモリセル回路図、
第４図はスタティック型半導体メモリセルの従来例の一
部断面図である。 １……駆動MOSトランジスタゲート、2,5……負荷抵抗、
３……情報転送MOSトランジスタ、４……情報転送MOSト
ランジスタのゲート、6,7,8,9……絶縁膜、10,11……コ
ンタクトホール、12……電源アルミニウム配線、13……
Ｐ型基板、14……抵抗カバー、15……電源配線部、20,2
1……駆動MOSトランジスタ、22,23……情報転送MOSトラ
ンジスタ、24,25……負荷抵抗、26、27……電荷蓄積ノ
ード、28……電源線、29……接地線、30……ワード線、
31,32……データ線。
Claims (1)
- 【請求項１】電荷蓄積ノードへの電荷の蓄積を負荷抵抗
を介して行うスタティック型半導体メモリにおいて、駆
動用トランジスタのゲートとして形成された低抵抗のゲ
ート配線と、前記ゲート配線を覆いつくすように形成さ
れた第１の絶縁膜と、前記第１の絶縁膜に選択的に形成
された第１の接続孔を介して一端が前記ゲート配線と直
接接続された前記第１の絶縁膜上に形成された第１の負
荷抵抗と、前記第１の負荷抵抗を覆いつくすように形成
された第２の絶縁膜と、前記第２の絶縁膜に選択的に形
成された第２の接続孔を介して一端が前記第１の負荷抵
抗の他端と直接接続されて前記第２の絶縁膜を介して形
成され、他端が前記第１の接続孔上部に形成された第２
の負荷抵抗とを備え、前記第１の負荷抵抗はその全体が
高抵抗層によって形成されていることを特徴とするスタ
ティック型半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226807A JPH0828428B2 (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226807A JPH0828428B2 (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380566A JPS6380566A (ja) | 1988-04-11 |
| JPH0828428B2 true JPH0828428B2 (ja) | 1996-03-21 |
Family
ID=16850913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226807A Expired - Lifetime JPH0828428B2 (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828428B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349206A (en) * | 1988-11-10 | 1994-09-20 | Seiko Epson Corporation | Integrated memory circuit with high density load elements |
| JP3124473B2 (ja) * | 1994-08-19 | 2001-01-15 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| JP3064957B2 (ja) * | 1997-05-23 | 2000-07-12 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH11220040A (ja) * | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| US6759729B1 (en) * | 2002-10-16 | 2004-07-06 | Newport Fab, Llc | Temperature insensitive resistor in an IC chip |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146578A (en) * | 1976-05-28 | 1977-12-06 | Texas Instruments Inc | Method of producing resistance element and semiconductor device having same element |
| JPS6074470A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
| JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
| JPS62291056A (ja) * | 1986-06-10 | 1987-12-17 | Sony Corp | 半導体装置 |
-
1986
- 1986-09-24 JP JP61226807A patent/JPH0828428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380566A (ja) | 1988-04-11 |
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