JPH11220094A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH11220094A JPH11220094A JP1955998A JP1955998A JPH11220094A JP H11220094 A JPH11220094 A JP H11220094A JP 1955998 A JP1955998 A JP 1955998A JP 1955998 A JP1955998 A JP 1955998A JP H11220094 A JPH11220094 A JP H11220094A
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Abstract
(57)【要約】
【課題】 回路のレイアウト面積を縮小でき、保護能力
を低下させることなく入力容量の増加を抑制できる入力
保護回路を提供するを実現する。 【解決手段】 抵抗部２０ａにおいて抵抗素子Ｒ１と寄
生容量からなるローパスフィルタによって、静電気など
により入力パッド１０ａに発生した高電圧パルス信号の
ピークレベルを抑制する。抑制したパルス信号のピーク
レベルが電源電圧ＶCCを越えた場合、或いはピークレベ
ルが接地電位ＧＮＤより低い場合に、電圧制限回路３０
ａにより、パルス信号のピークレベルがクランプされ、
ほぼ接地電位ＧＮＤレベルと電源電圧ＶCCレベルとの間
に制限されるので、入力バッファ４０の入力端子に印加
された信号のレベルがこの範囲内に限定され、静電気に
よる入力バッファ４０および内部回路の破壊が防止され
る。また、入力パッドの寄生容量を低減でき、入力保護
回路のレイアウト面積の縮小を実現できる。
を低下させることなく入力容量の増加を抑制できる入力
保護回路を提供するを実現する。 【解決手段】 抵抗部２０ａにおいて抵抗素子Ｒ１と寄
生容量からなるローパスフィルタによって、静電気など
により入力パッド１０ａに発生した高電圧パルス信号の
ピークレベルを抑制する。抑制したパルス信号のピーク
レベルが電源電圧ＶCCを越えた場合、或いはピークレベ
ルが接地電位ＧＮＤより低い場合に、電圧制限回路３０
ａにより、パルス信号のピークレベルがクランプされ、
ほぼ接地電位ＧＮＤレベルと電源電圧ＶCCレベルとの間
に制限されるので、入力バッファ４０の入力端子に印加
された信号のレベルがこの範囲内に限定され、静電気に
よる入力バッファ４０および内部回路の破壊が防止され
る。また、入力パッドの寄生容量を低減でき、入力保護
回路のレイアウト面積の縮小を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣチップの入力
パッドと内部回路の入力端子との間に形成され、静電気
により入力パッドに発生した高電圧のパルスのピーク電
圧を抑制し、ＩＣチップの静電耐圧の向上を図り、静電
気によるＩＣチップの破壊を防ぐ入力保護回路に関する
ものである。
パッドと内部回路の入力端子との間に形成され、静電気
により入力パッドに発生した高電圧のパルスのピーク電
圧を抑制し、ＩＣチップの静電耐圧の向上を図り、静電
気によるＩＣチップの破壊を防ぐ入力保護回路に関する
ものである。
【０００２】
【従来の技術】近年半導体集積回路（ＩＣ回路）の高速
化が進むにつれて、入力容量を増加させることなく、ま
た信号遅延を発生させることなくＩＣチップの静電耐圧
を確保し、静電気に起因するＩＣチップの破壊を防止す
ることが益々重要となってきている。この目的を達成す
るために、一般的にＩＣチップの入力パッドと内部回路
の入力端子との間に入力保護回路が設けられている。
化が進むにつれて、入力容量を増加させることなく、ま
た信号遅延を発生させることなくＩＣチップの静電耐圧
を確保し、静電気に起因するＩＣチップの破壊を防止す
ることが益々重要となってきている。この目的を達成す
るために、一般的にＩＣチップの入力パッドと内部回路
の入力端子との間に入力保護回路が設けられている。
【０００３】図６は一般的にＩＣチップに形成されてい
る入力保護回路の一例を示している。図示のように、本
例の入力保護回路は、入力パッド１０、抵抗部２０、電
圧制限回路３０および入力バッファ４０により構成され
ている。入力パッド１０は、例えば、アルミニウム（Ａ
ｌ）からなる金属配線層において形成される。抵抗部２
０は、入力パッド１０と電圧制限回路３０との間に形成
された抵抗素子Ｒ１からなり、抵抗素子Ｒ１は通常配線
による寄生抵抗素子、或いは拡散層によって挿入された
抵抗素子である。電圧制限回路３０は、ｐＭＯＳトラン
ジスタ３１とｎＭＯＳトランジスタ３２とにより構成さ
れている。ｐＭＯＳトランジスタ３１のゲート電極とソ
ース拡散層はともに電源電圧ＶCCに接続され、ｎＭＯＳ
トランジスタ３２のゲート電極とソース拡散層はともに
共通電位、例えば接地電位ＧＮＤに接続されている。抵
抗部２０と入力バッファ４０の入力端子との間に、例え
ば金属配線３３からなる信号線が形成され、ｐＭＯＳト
ランジスタ３１とｎＭＯＳトランジスタ３２のドレイン
拡散層は、ともに金属配線３３に接続されている。
る入力保護回路の一例を示している。図示のように、本
例の入力保護回路は、入力パッド１０、抵抗部２０、電
圧制限回路３０および入力バッファ４０により構成され
ている。入力パッド１０は、例えば、アルミニウム（Ａ
ｌ）からなる金属配線層において形成される。抵抗部２
０は、入力パッド１０と電圧制限回路３０との間に形成
された抵抗素子Ｒ１からなり、抵抗素子Ｒ１は通常配線
による寄生抵抗素子、或いは拡散層によって挿入された
抵抗素子である。電圧制限回路３０は、ｐＭＯＳトラン
ジスタ３１とｎＭＯＳトランジスタ３２とにより構成さ
れている。ｐＭＯＳトランジスタ３１のゲート電極とソ
ース拡散層はともに電源電圧ＶCCに接続され、ｎＭＯＳ
トランジスタ３２のゲート電極とソース拡散層はともに
共通電位、例えば接地電位ＧＮＤに接続されている。抵
抗部２０と入力バッファ４０の入力端子との間に、例え
ば金属配線３３からなる信号線が形成され、ｐＭＯＳト
ランジスタ３１とｎＭＯＳトランジスタ３２のドレイン
拡散層は、ともに金属配線３３に接続されている。
【０００４】図７は、上述した入力保護回路の等価回路
を示している。図示のように、当該等価回路において、
入力パッド１０と接地電位ＧＮＤとの間に、寄生容量Ｃ
ｐ１が存在し、抵抗素子Ｒ１と接地電位ＧＮＤとの間
に、寄生容量Ｃｐ２が存在する。また、電圧制限回路３
０において、ｐＭＯＳトランジスタ３１は、金属配線３
３から電源電圧ＶCCに向かって順方向となるダイオード
Ｄ１を構成し、ｎＭＯＳトランジスタ３２は、接地電位
ＧＮＤから金属配線３３に向かって順方向となるダイオ
ードＤ２を構成している。金属配線３３と電源電圧ＶCC
との間に、ｐＭＯＳトランジスタ３１のドレイン拡散ジ
ャンクション容量からなる寄生容量Ｃｐ３が存在し、金
属配線３３と接地電位ＧＮＤとの間に、ｎＭＯＳトラン
ジスタ３２のドレイン拡散ジャンクション容量からなる
寄生容量Ｃｐ４が存在する。入力バッファ４０は、ｐＭ
ＯＳトランジスタ４１とｎＭＯＳトランジスタ４２によ
り構成されている。ｐＭＯＳトランジスタ４１のゲート
はｎＭＯＳトランジスタ４２のゲートとともに金属配線
３３に接続されている。ｐＭＯＳトランジスタ４１のソ
ース拡散層は電源電圧ＶCCに接続され、ｎＭＯＳトラン
ジスタ４２のソース拡散層は接地電位ＧＮＤに接続され
ている。さらに、ｐＭＯＳトランジスタ４１とｎＭＯＳ
トランジスタ４２のドレイン同士が共通に接続され、そ
の接続点は図示していない内部回路の入力端子に接続さ
れている。
を示している。図示のように、当該等価回路において、
入力パッド１０と接地電位ＧＮＤとの間に、寄生容量Ｃ
ｐ１が存在し、抵抗素子Ｒ１と接地電位ＧＮＤとの間
に、寄生容量Ｃｐ２が存在する。また、電圧制限回路３
０において、ｐＭＯＳトランジスタ３１は、金属配線３
３から電源電圧ＶCCに向かって順方向となるダイオード
Ｄ１を構成し、ｎＭＯＳトランジスタ３２は、接地電位
ＧＮＤから金属配線３３に向かって順方向となるダイオ
ードＤ２を構成している。金属配線３３と電源電圧ＶCC
との間に、ｐＭＯＳトランジスタ３１のドレイン拡散ジ
ャンクション容量からなる寄生容量Ｃｐ３が存在し、金
属配線３３と接地電位ＧＮＤとの間に、ｎＭＯＳトラン
ジスタ３２のドレイン拡散ジャンクション容量からなる
寄生容量Ｃｐ４が存在する。入力バッファ４０は、ｐＭ
ＯＳトランジスタ４１とｎＭＯＳトランジスタ４２によ
り構成されている。ｐＭＯＳトランジスタ４１のゲート
はｎＭＯＳトランジスタ４２のゲートとともに金属配線
３３に接続されている。ｐＭＯＳトランジスタ４１のソ
ース拡散層は電源電圧ＶCCに接続され、ｎＭＯＳトラン
ジスタ４２のソース拡散層は接地電位ＧＮＤに接続され
ている。さらに、ｐＭＯＳトランジスタ４１とｎＭＯＳ
トランジスタ４２のドレイン同士が共通に接続され、そ
の接続点は図示していない内部回路の入力端子に接続さ
れている。
【０００５】図８および図９は、図７に示す等価回路の
各部の信号波形を示し、本例の入力保護回路の原理を示
している。図８に示すように、例えば静電気などによ
り、入力パッド１０に瞬間的に高電圧を持つ正のパルス
信号が発生される。抵抗素子Ｒ１と電圧制限回路３０の
寄生容量Ｃｐ３，Ｃｐ４によりローパスフィルタが形成
されるので、入力パッドに現れたパルスの高周波成分が
抑制され、パルスのピーク電圧が抑えられる。
各部の信号波形を示し、本例の入力保護回路の原理を示
している。図８に示すように、例えば静電気などによ
り、入力パッド１０に瞬間的に高電圧を持つ正のパルス
信号が発生される。抵抗素子Ｒ１と電圧制限回路３０の
寄生容量Ｃｐ３，Ｃｐ４によりローパスフィルタが形成
されるので、入力パッドに現れたパルスの高周波成分が
抑制され、パルスのピーク電圧が抑えられる。
【０００６】ローパスフィルタにより抑制されたパルス
のピーク電圧が電源電圧ＶCCより高い場合に、電圧制限
回路３０においてダイオードＤ１が導通状態にあり、パ
ルスにより金属配線３３に蓄積した電荷はダイオードＤ
１を通り電源側へ抜けるため、金属配線３３の電位は電
源電圧ＶCCレベルにクランプされる。
のピーク電圧が電源電圧ＶCCより高い場合に、電圧制限
回路３０においてダイオードＤ１が導通状態にあり、パ
ルスにより金属配線３３に蓄積した電荷はダイオードＤ
１を通り電源側へ抜けるため、金属配線３３の電位は電
源電圧ＶCCレベルにクランプされる。
【０００７】さらに、図９に示すように、例えば静電気
により入力パッド１０に高電圧を持つ負のパルスが現れ
た場合に、抵抗素子Ｒ１と電圧制限回路３０の寄生容量
Ｃｐ３，Ｃｐ４によりローパスフィルタが形成されるの
で、入力パッドに発生したパルスの高周波成分が抑制さ
れ、パルスのピーク電圧が抑えられる。さらに、ローパ
スフィルタにより抑制された負のパルスの電位が接地電
位ＧＮＤより低い場合に、ダイオードＤ２が導通状態に
あり、接地線側に蓄積した電荷がダイオードＤ２を通り
金属配線３３に抜けるため、金属配線３３の電位は接地
電位ＧＮＤレベルにクランプされる。
により入力パッド１０に高電圧を持つ負のパルスが現れ
た場合に、抵抗素子Ｒ１と電圧制限回路３０の寄生容量
Ｃｐ３，Ｃｐ４によりローパスフィルタが形成されるの
で、入力パッドに発生したパルスの高周波成分が抑制さ
れ、パルスのピーク電圧が抑えられる。さらに、ローパ
スフィルタにより抑制された負のパルスの電位が接地電
位ＧＮＤより低い場合に、ダイオードＤ２が導通状態に
あり、接地線側に蓄積した電荷がダイオードＤ２を通り
金属配線３３に抜けるため、金属配線３３の電位は接地
電位ＧＮＤレベルにクランプされる。
【０００８】上述したように、静電気などにより入力パ
ッド１０に高電圧の正または負のパルスが発生した場合
に、抵抗素子Ｒ１と寄生容量Ｃｐ３，Ｃｐ４とにより構
成されたローパスフィルタにより、発生したパルスのピ
ーク電圧が抑制される。さらに、抑制されたパルスのピ
ーク電圧が電源電圧ＶCCを越えたとき、ダイオードＤ１
が導通し、入力信号線である金属配線３３の電位が電源
電圧ＶCCレベルにクランプされる。またはローパスフィ
ルタにより抑制されたパルスのピーク電圧が接地電位Ｇ
ＮＤより低いとき、ダイオードＤ２が導通し、入力信号
線の電位が接地電位ＧＮＤレベルにクランプされる。
ッド１０に高電圧の正または負のパルスが発生した場合
に、抵抗素子Ｒ１と寄生容量Ｃｐ３，Ｃｐ４とにより構
成されたローパスフィルタにより、発生したパルスのピ
ーク電圧が抑制される。さらに、抑制されたパルスのピ
ーク電圧が電源電圧ＶCCを越えたとき、ダイオードＤ１
が導通し、入力信号線である金属配線３３の電位が電源
電圧ＶCCレベルにクランプされる。またはローパスフィ
ルタにより抑制されたパルスのピーク電圧が接地電位Ｇ
ＮＤより低いとき、ダイオードＤ２が導通し、入力信号
線の電位が接地電位ＧＮＤレベルにクランプされる。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の入力保護回路の保護能力を上げるために、電圧制限
回路３０につく寄生容量Ｃｐ３，Ｃｐ４の容量値を上げ
ること、即ち、ｐＭＯＳトランジスタ３１とｎＭＯＳト
ランジスタ３２のサイズを大きくすることと、抵抗素子
Ｒ１の抵抗値を上げることとが有効である。しかし、抵
抗素子Ｒ１の抵抗値を大きくとることは、抵抗自体の焼
損を招いたり、または入力信号の遅延を大きくさせる結
果となり、抵抗値の増加には限度があるので、電圧制限
回路３０のトランジスタのサイズを大きくすることが必
要である。一方、入力パッド１０からみた回路の入力容
量は、寄生容量Ｃｐ１〜Ｃｐ５の容量の和である。入力
容量は外部回路がＩＣチップを駆動する際の負荷容量と
なるため、可能な限り小さくすることが望ましい。従っ
て、従来の入力保護回路においては、入力保護回路のサ
イズは、希望の入力保護能力と入力容量の許容値とのト
レードオフによって決定しなければならないという不利
益がある。
来の入力保護回路の保護能力を上げるために、電圧制限
回路３０につく寄生容量Ｃｐ３，Ｃｐ４の容量値を上げ
ること、即ち、ｐＭＯＳトランジスタ３１とｎＭＯＳト
ランジスタ３２のサイズを大きくすることと、抵抗素子
Ｒ１の抵抗値を上げることとが有効である。しかし、抵
抗素子Ｒ１の抵抗値を大きくとることは、抵抗自体の焼
損を招いたり、または入力信号の遅延を大きくさせる結
果となり、抵抗値の増加には限度があるので、電圧制限
回路３０のトランジスタのサイズを大きくすることが必
要である。一方、入力パッド１０からみた回路の入力容
量は、寄生容量Ｃｐ１〜Ｃｐ５の容量の和である。入力
容量は外部回路がＩＣチップを駆動する際の負荷容量と
なるため、可能な限り小さくすることが望ましい。従っ
て、従来の入力保護回路においては、入力保護回路のサ
イズは、希望の入力保護能力と入力容量の許容値とのト
レードオフによって決定しなければならないという不利
益がある。
【００１０】さらに、入力パッド１０は、ボンディン
グ、プロービングなどを行うため大面積が必要であり、
金属配線と基板との間に大きな寄生容量が発生する。こ
の寄生容量が無駄な容量として入力容量に付加され、Ｉ
Ｃチップの入力容量の増加を招く。
グ、プロービングなどを行うため大面積が必要であり、
金属配線と基板との間に大きな寄生容量が発生する。こ
の寄生容量が無駄な容量として入力容量に付加され、Ｉ
Ｃチップの入力容量の増加を招く。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、従来の入力保護回路に無駄であ
った入力パッドの寄生容量を入力保護機能に寄与させる
ことにより、レイアウト面積を縮小でき、入力容量の増
加を抑制できる入力保護回路を提供することにある。
のであり、その目的は、従来の入力保護回路に無駄であ
った入力パッドの寄生容量を入力保護機能に寄与させる
ことにより、レイアウト面積を縮小でき、入力容量の増
加を抑制できる入力保護回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の入力保護回路は、半導体基板表面に少なく
とも当該半導体基板と電気的に分離して成層された第１
金属配線層と、上記第１金属配線層の表面に上記第１金
属配線層と電気的に分離して成層された第２金属配線層
とを有する入力保護回路であって、上記第２金属配線層
に形成された入力パッドと、上記入力パッドの下部に、
上記第１金属配線層に上記入力パッドに応じて形成され
た金属配線領域と、上記第１金属配線層に形成された上
記金属配線領域と上記第２金属配線層に形成された上記
入力パッドとの間に形成された抵抗素子とを有する。
め、本発明の入力保護回路は、半導体基板表面に少なく
とも当該半導体基板と電気的に分離して成層された第１
金属配線層と、上記第１金属配線層の表面に上記第１金
属配線層と電気的に分離して成層された第２金属配線層
とを有する入力保護回路であって、上記第２金属配線層
に形成された入力パッドと、上記入力パッドの下部に、
上記第１金属配線層に上記入力パッドに応じて形成され
た金属配線領域と、上記第１金属配線層に形成された上
記金属配線領域と上記第２金属配線層に形成された上記
入力パッドとの間に形成された抵抗素子とを有する。
【００１３】また、本発明の入力保護回路は、半導体基
板表面に少なくとも当該半導体基板と電気的に分離して
成層された第１金属配線層と、上記第１金属配線層の表
面に上記第１金属配線層と電気的に分離して成層された
第２金属配線層とを有する入力保護回路であって、上記
第２金属配線層に形成された入力パッドと、上記入力パ
ッドの下部に、上記第１金属配線層に上記入力パッドに
応じて形成された金属配線領域と、上記第１金属配線層
に形成された上記金属配線領域と上記第２金属配線層に
形成された上記入力パッドとの間に形成された抵抗素子
と、入力端子が上記金属配線領域に接続されている入力
バッファとを有する。
板表面に少なくとも当該半導体基板と電気的に分離して
成層された第１金属配線層と、上記第１金属配線層の表
面に上記第１金属配線層と電気的に分離して成層された
第２金属配線層とを有する入力保護回路であって、上記
第２金属配線層に形成された入力パッドと、上記入力パ
ッドの下部に、上記第１金属配線層に上記入力パッドに
応じて形成された金属配線領域と、上記第１金属配線層
に形成された上記金属配線領域と上記第２金属配線層に
形成された上記入力パッドとの間に形成された抵抗素子
と、入力端子が上記金属配線領域に接続されている入力
バッファとを有する。
【００１４】また、本発明では、好適には、上記第１金
属配線層に形成された上記金属配線領域は、上記入力パ
ッドとほぼ同じサイズ、または上記入力パッドより大き
く形成される。
属配線層に形成された上記金属配線領域は、上記入力パ
ッドとほぼ同じサイズ、または上記入力パッドより大き
く形成される。
【００１５】さらに、本発明では、好適には、上記第１
金属配線層において、上記金属配線領域と上記入力バッ
ファの入力端子との間に形成された金属配線を有し、ア
ノードが上記金属配線に接続され、カソードが上記電源
電圧に接続されている第１のダイオードと、アノードが
共通電位に接続され、カソードが上記金属配線に接続さ
れている第２のダイオードとを有し、さらにまた、上記
入力バッファは、ゲート電極が上記金属配線に接続さ
れ、ソース拡散層が電源電圧に接続されている第１導電
型絶縁ゲート型電界効果トランジスタと、ゲート電極が
上記金属配線に接続され、ソース拡散層が共通電位に接
続され、ドレインが上記第１導電型絶縁ゲート型電界効
果トランジスタのドレインとともに内部回路の入力端子
に接続されている第２導電型絶縁ゲート型電界効果トラ
ンジスタとを有する。
金属配線層において、上記金属配線領域と上記入力バッ
ファの入力端子との間に形成された金属配線を有し、ア
ノードが上記金属配線に接続され、カソードが上記電源
電圧に接続されている第１のダイオードと、アノードが
共通電位に接続され、カソードが上記金属配線に接続さ
れている第２のダイオードとを有し、さらにまた、上記
入力バッファは、ゲート電極が上記金属配線に接続さ
れ、ソース拡散層が電源電圧に接続されている第１導電
型絶縁ゲート型電界効果トランジスタと、ゲート電極が
上記金属配線に接続され、ソース拡散層が共通電位に接
続され、ドレインが上記第１導電型絶縁ゲート型電界効
果トランジスタのドレインとともに内部回路の入力端子
に接続されている第２導電型絶縁ゲート型電界効果トラ
ンジスタとを有する。
【００１６】本発明によれば、半導体基板の表面に第１
金属配線層が形成され、さらにその表面に第２金属配線
層が形成され、当該第２金属配線層に入力パッドが形成
され、その下部の第１金属配線層に入力パッドとほぼ同
じサイズまたは入力パッドより大きい金属配線領域が形
成される。当該金属配線領域と入力パッドとの間に抵抗
素子が形成され、さらに金属領域と入力バッファの入力
端子との間に金属配線からなる信号線が形成され、当該
信号線と電源電圧または当該信号線と共通電位との間
に、それぞれダイオードが形成される。第１金属配線層
と基板間にまたは第１金属配線層と第２金属配線層との
間にそれぞれ寄生容量が存在し、上記抵抗素子および上
記第１金属配線層と上記基板間の寄生容量によりローパ
スフィルタが形成され、入力パッドに静電気などにより
高電圧のパルスが発生した場合に、当該ローパスフィル
タによりパルスの高周波数成分が減衰され、パルスのピ
ーク電圧が抑制される。さらに抑制されたパルスのピー
クレベルが電源電圧より高いまたは共通電位より低い場
合に、ダイオードによりパルスのピークレベルがほぼ電
源電圧または共通電位にクランプされる。
金属配線層が形成され、さらにその表面に第２金属配線
層が形成され、当該第２金属配線層に入力パッドが形成
され、その下部の第１金属配線層に入力パッドとほぼ同
じサイズまたは入力パッドより大きい金属配線領域が形
成される。当該金属配線領域と入力パッドとの間に抵抗
素子が形成され、さらに金属領域と入力バッファの入力
端子との間に金属配線からなる信号線が形成され、当該
信号線と電源電圧または当該信号線と共通電位との間
に、それぞれダイオードが形成される。第１金属配線層
と基板間にまたは第１金属配線層と第２金属配線層との
間にそれぞれ寄生容量が存在し、上記抵抗素子および上
記第１金属配線層と上記基板間の寄生容量によりローパ
スフィルタが形成され、入力パッドに静電気などにより
高電圧のパルスが発生した場合に、当該ローパスフィル
タによりパルスの高周波数成分が減衰され、パルスのピ
ーク電圧が抑制される。さらに抑制されたパルスのピー
クレベルが電源電圧より高いまたは共通電位より低い場
合に、ダイオードによりパルスのピークレベルがほぼ電
源電圧または共通電位にクランプされる。
【００１７】この結果、静電気破壊を防止する保護能力
を低下させることなく、ＩＣチップの入力容量が低減で
きるので、外部駆動回路の負荷を小さく確保でき、動作
速度の向上を実現できる。また、ダイオードを構成する
ＭＯＳトランジスタのサイズを小さくでき、回路レイア
ウト面積の縮小が図れる。
を低下させることなく、ＩＣチップの入力容量が低減で
きるので、外部駆動回路の負荷を小さく確保でき、動作
速度の向上を実現できる。また、ダイオードを構成する
ＭＯＳトランジスタのサイズを小さくでき、回路レイア
ウト面積の縮小が図れる。
【００１８】
【発明の実施の形態】図１は本発明に係る入力保護回路
の一実施形態を示す簡略平面図である。図示のように、
本実施形態の入力保護回路は、半導体基板１の表面に成
層されている第１金属配線層（１層目金属配線層）の表
面に第２金属配線層（２層目金属配線層）が形成され、
当該２層目金属配線層に入力パッド１０ａが形成され、
さらに入力パッド１０ａの下部１層目金属配線層に、入
力パッド１０ａと同サイズ或いは入力パッド１０ａより
大きい金属配線領域５が形成される。なお、入力パッド
１０ａの表面に入力パッド窓９が形成されており、ボン
ディングの際、当該入力パッド窓９を通して、図示しな
い、例えばリードフレームと入力パッド１０ａとの間に
銅（Ａｕ）またはアルミニウム（Ａｌ）で形成された金
属線（ワイヤー）が接続される。金属配線領域５は、同
じく１層目金属配線層に形成されている信号線６を介し
て、例えば、入力バッファの入力端子に接続されてい
る。
の一実施形態を示す簡略平面図である。図示のように、
本実施形態の入力保護回路は、半導体基板１の表面に成
層されている第１金属配線層（１層目金属配線層）の表
面に第２金属配線層（２層目金属配線層）が形成され、
当該２層目金属配線層に入力パッド１０ａが形成され、
さらに入力パッド１０ａの下部１層目金属配線層に、入
力パッド１０ａと同サイズ或いは入力パッド１０ａより
大きい金属配線領域５が形成される。なお、入力パッド
１０ａの表面に入力パッド窓９が形成されており、ボン
ディングの際、当該入力パッド窓９を通して、図示しな
い、例えばリードフレームと入力パッド１０ａとの間に
銅（Ａｕ）またはアルミニウム（Ａｌ）で形成された金
属線（ワイヤー）が接続される。金属配線領域５は、同
じく１層目金属配線層に形成されている信号線６を介し
て、例えば、入力バッファの入力端子に接続されてい
る。
【００１９】図２は、本実施形態の入力保護回路の構成
を示す簡略断面図である。以下、図１および図２を参照
しながら、本実施形態の入力保護回路の構成について説
明する。入力パッド１０ａは、２層目金属配線層と１層
目金属配線層との間に形成されたコンタクト８を介し
て、１層目金属配線層に形成された微小な配線領域７ｂ
と接続されている。図示のように、１層目金属配線層と
基板１との間に、例えば、ポリシリコンからなるポリシ
リコン層２が成層されている。なお、図示していない
が、基板１とポリシリコン層２との間に、例えば酸化シ
リコン（ＳｉＯ2 ）からなる絶縁層が形成され、また、
１層目金属配線層と基板１との間に、同様に酸化シリコ
ンからなる絶縁層が成層され、さらに１層目金属配線層
と２層目金属配線層との間にも、例えば、酸化シリコン
からなる絶縁層が成層される。このため、ポリシリコン
層２と基板１また１層目金属配線層とは絶縁されてお
り、同様に、１層目金属配線層と基板１または２層目金
属配線層とは絶縁されている。絶縁されているこれらの
層間にコンタクトが形成されるので、これらのコンタク
トを通して異なる層の間に信号転送が行われる。
を示す簡略断面図である。以下、図１および図２を参照
しながら、本実施形態の入力保護回路の構成について説
明する。入力パッド１０ａは、２層目金属配線層と１層
目金属配線層との間に形成されたコンタクト８を介し
て、１層目金属配線層に形成された微小な配線領域７ｂ
と接続されている。図示のように、１層目金属配線層と
基板１との間に、例えば、ポリシリコンからなるポリシ
リコン層２が成層されている。なお、図示していない
が、基板１とポリシリコン層２との間に、例えば酸化シ
リコン（ＳｉＯ2 ）からなる絶縁層が形成され、また、
１層目金属配線層と基板１との間に、同様に酸化シリコ
ンからなる絶縁層が成層され、さらに１層目金属配線層
と２層目金属配線層との間にも、例えば、酸化シリコン
からなる絶縁層が成層される。このため、ポリシリコン
層２と基板１また１層目金属配線層とは絶縁されてお
り、同様に、１層目金属配線層と基板１または２層目金
属配線層とは絶縁されている。絶縁されているこれらの
層間にコンタクトが形成されるので、これらのコンタク
トを通して異なる層の間に信号転送が行われる。
【００２０】例えば、図２に示すように、１層目金属配
線層に形成された微小配線領域７ｂとポリシリコン層２
との間に、コンタクト４が形成され、さらにポリシリコ
ン層２と１層目金属配線層に形成された微小配線領域７
ａとの間にコンタクト３が形成されている。なお、１層
目金属配線層に形成された微小配線領域７ａは、金属配
線領域５と接続されている。
線層に形成された微小配線領域７ｂとポリシリコン層２
との間に、コンタクト４が形成され、さらにポリシリコ
ン層２と１層目金属配線層に形成された微小配線領域７
ａとの間にコンタクト３が形成されている。なお、１層
目金属配線層に形成された微小配線領域７ａは、金属配
線領域５と接続されている。
【００２１】入力パッド１０ａに入力された信号は、コ
ンタクト８を介して２層目金属配線層に形成された微小
配線領域７ｂに転送され、さらにコンタクト４を介して
ポリシリコン層２に転送される。図示のように、コンタ
クト３とコンタクト４との間のポリシリコン層２は、所
定の形状に形成されている。このため、ポリシリコン層
２はコンタクト３とコンタクト４との間に所定の抵抗を
生じる。即ち、本実施形態においては、ポリシリコン層
２により抵抗素子が構成される。なお、本実施形態で
は、一例としてポリシリコン層２に形成された抵抗素子
を挙げたが、本発明はこれに限定されるものではなく、
入力パッド１０ａと金属配線領域５との間の抵抗を形成
する素子およびそのレイアウト形状については特に限定
しない。
ンタクト８を介して２層目金属配線層に形成された微小
配線領域７ｂに転送され、さらにコンタクト４を介して
ポリシリコン層２に転送される。図示のように、コンタ
クト３とコンタクト４との間のポリシリコン層２は、所
定の形状に形成されている。このため、ポリシリコン層
２はコンタクト３とコンタクト４との間に所定の抵抗を
生じる。即ち、本実施形態においては、ポリシリコン層
２により抵抗素子が構成される。なお、本実施形態で
は、一例としてポリシリコン層２に形成された抵抗素子
を挙げたが、本発明はこれに限定されるものではなく、
入力パッド１０ａと金属配線領域５との間の抵抗を形成
する素子およびそのレイアウト形状については特に限定
しない。
【００２２】微小配線領域７ｂに伝送されてきた信号
は、ポリシリコン層２に形成された抵抗素子およびコン
タクト３を介して、２層目金属配線層に形成された微小
配線領域７ａに転送され、さらに配線領域５に転送され
る。配線領域５に接続する信号線６を介して、例えば、
図１および図２に示していない入力バッファの入力端子
に入力される。
は、ポリシリコン層２に形成された抵抗素子およびコン
タクト３を介して、２層目金属配線層に形成された微小
配線領域７ａに転送され、さらに配線領域５に転送され
る。配線領域５に接続する信号線６を介して、例えば、
図１および図２に示していない入力バッファの入力端子
に入力される。
【００２３】図３は、入力パッド１０ａ下部に形成され
た配線領域５と入力パッド１０ａおよび配線領域５と基
板１との間の寄生容量を示す簡略断面図である。以下、
図３を参照しながら、本実施形態の入力保護回路の原理
を説明する。配線領域５を基板１との間に、例えば、寄
生容量Ｃｐ21，Ｃｐ22，…，Ｃｐ2nを有する。配線領域
５と入力パッド１０ａとの間に、例えば、寄生容量Ｃｐ
11，Ｃｐ12，…，Ｃｐ1mを有する。図３に示すように、
本実施形態の入力パッド１０ａと基板１との間に、ポリ
シリコン層２および１層目金属配線層がそれぞれ成層さ
れている。このため、入力パッド１０ａと基板１との間
の寄生容量が抑制され、その容量値がごくわずかであ
り、入力パッド１０ａからみた入力容量が小さい。入力
パッドの入力容量は、外部回路がＩＣチップを駆動する
際の負荷となるので、本実施形態の入力保護回路によっ
て、負荷容量が抑制され、高速な駆動が実現しやすくな
る。
た配線領域５と入力パッド１０ａおよび配線領域５と基
板１との間の寄生容量を示す簡略断面図である。以下、
図３を参照しながら、本実施形態の入力保護回路の原理
を説明する。配線領域５を基板１との間に、例えば、寄
生容量Ｃｐ21，Ｃｐ22，…，Ｃｐ2nを有する。配線領域
５と入力パッド１０ａとの間に、例えば、寄生容量Ｃｐ
11，Ｃｐ12，…，Ｃｐ1mを有する。図３に示すように、
本実施形態の入力パッド１０ａと基板１との間に、ポリ
シリコン層２および１層目金属配線層がそれぞれ成層さ
れている。このため、入力パッド１０ａと基板１との間
の寄生容量が抑制され、その容量値がごくわずかであ
り、入力パッド１０ａからみた入力容量が小さい。入力
パッドの入力容量は、外部回路がＩＣチップを駆動する
際の負荷となるので、本実施形態の入力保護回路によっ
て、負荷容量が抑制され、高速な駆動が実現しやすくな
る。
【００２４】ポリシリコン層２により等価的に抵抗素子
Ｒ１が形成される。即ち、この抵抗素子Ｒ１は、入力パ
ッド１０ａとその下部に形成された配線領域５との間に
接続されたものである。
Ｒ１が形成される。即ち、この抵抗素子Ｒ１は、入力パ
ッド１０ａとその下部に形成された配線領域５との間に
接続されたものである。
【００２５】図４は、入力パッド１０ａおよび配線領域
５の部分における等価回路を示す図である。なお、図４
においては配線領域５は単に信号線の形で表記されてい
る。また、回路構成上に当該信号線は入力バッファの入
力端子に接続される。図示のように、入力パッド１０ａ
と配線領域５との間に、寄生容量Ｃｐ６が存在し、さら
に配線領域５と基板１との間に寄生容量Ｃｐ７が存在す
る。ここで、寄生容量Ｃｐ６は、図３に示す等価回路に
おける寄生容量Ｃｐ11，Ｃｐ12，…，Ｃｐ1mの容量の合
計値を持つ等価容量であり、寄生容量Ｃｐ７は図３に示
す等価回路における寄生容量Ｃｐ21，Ｃｐ22，…，Ｃｐ
2nの容量の合計値を持つ等価容量である。基板１は、通
常接地電位ＧＮＤに保持されるので、寄生容量Ｃｐ７
は、図４の等価回路に示すように、等価的に配線領域５
と接地電位ＧＮＤとの間に接続されている。
５の部分における等価回路を示す図である。なお、図４
においては配線領域５は単に信号線の形で表記されてい
る。また、回路構成上に当該信号線は入力バッファの入
力端子に接続される。図示のように、入力パッド１０ａ
と配線領域５との間に、寄生容量Ｃｐ６が存在し、さら
に配線領域５と基板１との間に寄生容量Ｃｐ７が存在す
る。ここで、寄生容量Ｃｐ６は、図３に示す等価回路に
おける寄生容量Ｃｐ11，Ｃｐ12，…，Ｃｐ1mの容量の合
計値を持つ等価容量であり、寄生容量Ｃｐ７は図３に示
す等価回路における寄生容量Ｃｐ21，Ｃｐ22，…，Ｃｐ
2nの容量の合計値を持つ等価容量である。基板１は、通
常接地電位ＧＮＤに保持されるので、寄生容量Ｃｐ７
は、図４の等価回路に示すように、等価的に配線領域５
と接地電位ＧＮＤとの間に接続されている。
【００２６】静電気などにより、入力パッド１０ａに瞬
間的に高電圧を持つパルス信号が発生される。このパル
スが信号線６を通して半導体装置の入力側に伝達される
と、半導体装置が破壊されることがある。いわゆる静電
気破壊が起こる。本発明の入力保護回路では、ポリシリ
コン層２により形成された等価抵抗素子Ｒ１と寄生容量
Ｃｐ７によりローパスフィルタが形成されるので、入力
パッド１０ａに現れたパルスの高周波成分が抑制され、
パルスのピーク電圧が抑えられる。
間的に高電圧を持つパルス信号が発生される。このパル
スが信号線６を通して半導体装置の入力側に伝達される
と、半導体装置が破壊されることがある。いわゆる静電
気破壊が起こる。本発明の入力保護回路では、ポリシリ
コン層２により形成された等価抵抗素子Ｒ１と寄生容量
Ｃｐ７によりローパスフィルタが形成されるので、入力
パッド１０ａに現れたパルスの高周波成分が抑制され、
パルスのピーク電圧が抑えられる。
【００２７】ピークレベルが抑制されたパルス信号が配
線領域５に出力され、さらに、信号線６を介して例え
ば、入力バッファの入力側に印加される。このとき、入
力バッファに印加されるパルス信号のレベルが電源電圧
ＶCCを越える或いは接地電位ＧＮＤより低い場合があ
る。これは、入力バッファの入力側に、パルス信号のピ
ークレベルを電源電圧ＶCCと接地電位ＧＮＤとの間に制
限する電圧制限回路を設けることによって対処できる。
線領域５に出力され、さらに、信号線６を介して例え
ば、入力バッファの入力側に印加される。このとき、入
力バッファに印加されるパルス信号のレベルが電源電圧
ＶCCを越える或いは接地電位ＧＮＤより低い場合があ
る。これは、入力バッファの入力側に、パルス信号のピ
ークレベルを電源電圧ＶCCと接地電位ＧＮＤとの間に制
限する電圧制限回路を設けることによって対処できる。
【００２８】図５は、電圧制限回路が付加された入力保
護回路の一構成例を示している。図示のように、本例の
入力保護回路は、入力パッド１０ａ、抵抗部２０ａ、電
圧制限回路３０ａおよび入力バッファ４０により構成さ
れている。
護回路の一構成例を示している。図示のように、本例の
入力保護回路は、入力パッド１０ａ、抵抗部２０ａ、電
圧制限回路３０ａおよび入力バッファ４０により構成さ
れている。
【００２９】入力パッド１０ａは、図１の平面図および
図２の断面図に示すように、２層目金属配線層に形成さ
れた所定の面積を持つ金属配線領域である。入力パッド
１０ａは、例えば、ポリシリコン層２で形成された抵抗
素子Ｒ１を介して入力パッド１０ａの下部にある１層目
金属配線層に形成された金属配線領域５に接続されてい
る。また、図示のように入力パッド１０ａと接地電位Ｇ
ＮＤとの間に、寄生容量Ｃｐ０が存在するが、前述した
ように本実施形態の入力保護回路においては、入力パッ
ド１０ａと基板１との間に、ポリシリコン層２および１
層目金属配線層がそれぞれ成層されている。このため、
入力パッド１０ａと基板１との間の寄生容量Ｃｐ０が抑
制される。即ち、入力パッド１０ａの入力容量Ｃｐ０が
小さく、外部回路で駆動する際に、駆動負荷が小さい。
抵抗部２０ａは、ポリシリコン層２に形成された抵抗素
子Ｒ１および配線領域５と入力パッド間に存在する寄生
容量Ｃｐ６、配線領域５と接地電位ＧＮＤ間に存在する
寄生容量Ｃｐ７により構成されている。
図２の断面図に示すように、２層目金属配線層に形成さ
れた所定の面積を持つ金属配線領域である。入力パッド
１０ａは、例えば、ポリシリコン層２で形成された抵抗
素子Ｒ１を介して入力パッド１０ａの下部にある１層目
金属配線層に形成された金属配線領域５に接続されてい
る。また、図示のように入力パッド１０ａと接地電位Ｇ
ＮＤとの間に、寄生容量Ｃｐ０が存在するが、前述した
ように本実施形態の入力保護回路においては、入力パッ
ド１０ａと基板１との間に、ポリシリコン層２および１
層目金属配線層がそれぞれ成層されている。このため、
入力パッド１０ａと基板１との間の寄生容量Ｃｐ０が抑
制される。即ち、入力パッド１０ａの入力容量Ｃｐ０が
小さく、外部回路で駆動する際に、駆動負荷が小さい。
抵抗部２０ａは、ポリシリコン層２に形成された抵抗素
子Ｒ１および配線領域５と入力パッド間に存在する寄生
容量Ｃｐ６、配線領域５と接地電位ＧＮＤ間に存在する
寄生容量Ｃｐ７により構成されている。
【００３０】上述したように、抵抗部２０ａにおいて、
抵抗素子Ｒ１と寄生容量Ｃｐ７によりローパスフィルタ
が形成される。当該ローパスフィルタにより、例えば、
静電気などにより入力パッド１０ａに発生したパルスの
高周波成分が抑制され、パルスのピーク電圧が抑えられ
る。
抵抗素子Ｒ１と寄生容量Ｃｐ７によりローパスフィルタ
が形成される。当該ローパスフィルタにより、例えば、
静電気などにより入力パッド１０ａに発生したパルスの
高周波成分が抑制され、パルスのピーク電圧が抑えられ
る。
【００３１】電圧制限回路３０ａは、ｐＭＯＳトランジ
スタ３５とｎＭＯＳトランジスタ３６とにより構成され
ている。ｐＭＯＳトランジスタ３５のゲート電極とソー
ス拡散層はともに電源電圧ＶCCに接続され、ｎＭＯＳト
ランジスタ３６のゲート電極とソース拡散層はともに共
通電位、例えば接地電位ＧＮＤに接続されている。ｐＭ
ＯＳトランジスタ３５とｎＭＯＳトランジスタ３６のド
レイン拡散層は、ともに信号線６に接続されている。
スタ３５とｎＭＯＳトランジスタ３６とにより構成され
ている。ｐＭＯＳトランジスタ３５のゲート電極とソー
ス拡散層はともに電源電圧ＶCCに接続され、ｎＭＯＳト
ランジスタ３６のゲート電極とソース拡散層はともに共
通電位、例えば接地電位ＧＮＤに接続されている。ｐＭ
ＯＳトランジスタ３５とｎＭＯＳトランジスタ３６のド
レイン拡散層は、ともに信号線６に接続されている。
【００３２】信号６と電源電圧ＶCCとの間に、例えば、
ｐＭＯＳトランジスタ３５のドレインソース拡散層のジ
ャンクション容量で形成される寄生容量Ｃｐ８が接続さ
れ、同様に、信号線６と接地電位ＧＮＤとの間に、ｎＭ
ＯＳトランジスタ３６のドレインソース拡散層のジャン
クション容量で形成された寄生容量Ｃｐ９が接続されて
いる。
ｐＭＯＳトランジスタ３５のドレインソース拡散層のジ
ャンクション容量で形成される寄生容量Ｃｐ８が接続さ
れ、同様に、信号線６と接地電位ＧＮＤとの間に、ｎＭ
ＯＳトランジスタ３６のドレインソース拡散層のジャン
クション容量で形成された寄生容量Ｃｐ９が接続されて
いる。
【００３３】電圧制限回路３０ａにおいて、ｐＭＯＳト
ランジスタ３５およびｎＭＯＳトランジスタ３６はそれ
ぞれダイオード接続となっている。即ち、ｐＭＯＳトラ
ンジスタ３５により、等価的に信号線６から電源電圧Ｖ
CCに向かって順方向となるダイオードが構成され、ｎＭ
ＯＳトランジスタ３６により、等価的に接地電位ＧＮＤ
から信号線６に向かって順方向となるダイオードが構成
される。
ランジスタ３５およびｎＭＯＳトランジスタ３６はそれ
ぞれダイオード接続となっている。即ち、ｐＭＯＳトラ
ンジスタ３５により、等価的に信号線６から電源電圧Ｖ
CCに向かって順方向となるダイオードが構成され、ｎＭ
ＯＳトランジスタ３６により、等価的に接地電位ＧＮＤ
から信号線６に向かって順方向となるダイオードが構成
される。
【００３４】これらのダイオードにより、例えば、信号
線６に印加されたパルス信号のピークレベルが電源電圧
ＶCCより高い場合に、トランジスタ３５で構成されたダ
イオードがオン状態となり、トランジスタ３５のしきい
値電圧を考慮しない場合に、信号線６の電位が電源電圧
ＶCCレベルにクランプされる。トランジスタ３５のしき
い値電圧をＶth1 とすると、この場合の信号線６の電位
が（ＶCC＋Ｖth1 ）となる。
線６に印加されたパルス信号のピークレベルが電源電圧
ＶCCより高い場合に、トランジスタ３５で構成されたダ
イオードがオン状態となり、トランジスタ３５のしきい
値電圧を考慮しない場合に、信号線６の電位が電源電圧
ＶCCレベルにクランプされる。トランジスタ３５のしき
い値電圧をＶth1 とすると、この場合の信号線６の電位
が（ＶCC＋Ｖth1 ）となる。
【００３５】また、信号線６に印加されたパルス信号の
ピークレベルが接地電位ＧＮＤより低い場合に、トラン
ジスタ３６で構成されたダイオードがオン状態となり、
トランジスタ３６のしきい値電圧を考慮しない場合に、
信号線６の電位が接地電位ＧＮＤにクランプされる。な
お、トランジスタ３６のしきい値電圧をＶth2 とする
と、この場合の信号線６の電位が（−Ｖth2 ）となる。
ピークレベルが接地電位ＧＮＤより低い場合に、トラン
ジスタ３６で構成されたダイオードがオン状態となり、
トランジスタ３６のしきい値電圧を考慮しない場合に、
信号線６の電位が接地電位ＧＮＤにクランプされる。な
お、トランジスタ３６のしきい値電圧をＶth2 とする
と、この場合の信号線６の電位が（−Ｖth2 ）となる。
【００３６】入力バッファ４０は、ｐＭＯＳトランジス
タ４１とｎＭＯＳトランジスタ４２により構成されてい
る。ｐＭＯＳトランジスタ４１のゲートはｎＭＯＳトラ
ンジスタ４２のゲートとともに信号線６に接続されてい
る。ｐＭＯＳトランジスタ４１のソース拡散層は電源電
圧ＶCCに接続され、ｎＭＯＳトランジスタ４２のソース
拡散層は接地電位ＧＮＤに接続されている。さらに、ｐ
ＭＯＳトランジスタ４１とｎＭＯＳトランジスタ４２の
ドレイン同士が共通に接続され、その接続点は、図示し
ていない内部回路の入力端子に接続されている。
タ４１とｎＭＯＳトランジスタ４２により構成されてい
る。ｐＭＯＳトランジスタ４１のゲートはｎＭＯＳトラ
ンジスタ４２のゲートとともに信号線６に接続されてい
る。ｐＭＯＳトランジスタ４１のソース拡散層は電源電
圧ＶCCに接続され、ｎＭＯＳトランジスタ４２のソース
拡散層は接地電位ＧＮＤに接続されている。さらに、ｐ
ＭＯＳトランジスタ４１とｎＭＯＳトランジスタ４２の
ドレイン同士が共通に接続され、その接続点は、図示し
ていない内部回路の入力端子に接続されている。
【００３７】以上説明したように、本実施形態によれ
ば、抵抗部２０ａにおいて抵抗素子Ｒ１と寄生容量から
なるローパスフィルタによって、静電気などにより入力
パッド１０ａに発生した高電圧パルス信号のピークレベ
ルが抑制される。抑制されたパルス信号のピークレベル
が電源電圧ＶCCを越えた場合、或いはピークレベルが接
地電位ＧＮＤより低い場合に、電圧制限回路３０ａによ
り、パルス信号のピークレベルがクランプされ、ほぼ接
地電位ＧＮＤレベルと電源電圧ＶCCレベルとの間に制限
されるので、入力バッファ４０の入力端子に印加された
信号のレベルがこの範囲内に限定され、静電気による入
力バッファ４０および内部回路の破壊が防止される。
ば、抵抗部２０ａにおいて抵抗素子Ｒ１と寄生容量から
なるローパスフィルタによって、静電気などにより入力
パッド１０ａに発生した高電圧パルス信号のピークレベ
ルが抑制される。抑制されたパルス信号のピークレベル
が電源電圧ＶCCを越えた場合、或いはピークレベルが接
地電位ＧＮＤより低い場合に、電圧制限回路３０ａによ
り、パルス信号のピークレベルがクランプされ、ほぼ接
地電位ＧＮＤレベルと電源電圧ＶCCレベルとの間に制限
されるので、入力バッファ４０の入力端子に印加された
信号のレベルがこの範囲内に限定され、静電気による入
力バッファ４０および内部回路の破壊が防止される。
【００３８】さらに、本実施形態においては、図２に示
すように入力パッド１０ａは、２層目金属配線層におい
て形成され、２層目金属配線層と基板１との間に、抵抗
素子Ｒ１を形成するためのポリシリコン層２および１層
目金属配線層がそれぞれ成層されているので、入力パッ
ド１０ａと基板１との間にある寄生容量を従来の入力パ
ッドに較べて大幅に低減させることが可能である。本実
施形態においては、ローパスフィルタを形成する容量素
子は、主に１層目金属配線層に形成された金属配線領域
５と基板１間の寄生容量Ｃｐ７からなり、電圧制限回路
３０ａにあるトランジスタ３５と３６のドレインソース
拡散のジャンクション容量からなる寄生容量Ｃｐ８とＣ
ｐ９は、ローパスフィルタを形成するための必要構成要
素ではない。このため、本実施形態の電圧制限回路３０
ａを構成するトランジスタ３５と３６のサイズは、図７
〜９に示す従来の入力保護回路の電圧制限回路３０にあ
るトランジスタ３１と３２のサイズより小さくすること
ができるので、入力保護回路全体のサイズの縮小を実現
可能である。
すように入力パッド１０ａは、２層目金属配線層におい
て形成され、２層目金属配線層と基板１との間に、抵抗
素子Ｒ１を形成するためのポリシリコン層２および１層
目金属配線層がそれぞれ成層されているので、入力パッ
ド１０ａと基板１との間にある寄生容量を従来の入力パ
ッドに較べて大幅に低減させることが可能である。本実
施形態においては、ローパスフィルタを形成する容量素
子は、主に１層目金属配線層に形成された金属配線領域
５と基板１間の寄生容量Ｃｐ７からなり、電圧制限回路
３０ａにあるトランジスタ３５と３６のドレインソース
拡散のジャンクション容量からなる寄生容量Ｃｐ８とＣ
ｐ９は、ローパスフィルタを形成するための必要構成要
素ではない。このため、本実施形態の電圧制限回路３０
ａを構成するトランジスタ３５と３６のサイズは、図７
〜９に示す従来の入力保護回路の電圧制限回路３０にあ
るトランジスタ３１と３２のサイズより小さくすること
ができるので、入力保護回路全体のサイズの縮小を実現
可能である。
【００３９】上述した結果、本実施形態の入力保護回路
においては、入力パッド１０ａの入力容量が従来の入力
保護回路により小さくなり、即ち、外部回路からみた入
力パッド１０ａの負荷容量が小さくなり、従来の入力保
護回路に較べて、動作速度の向上を実現しやすい。ま
た、入力保護回路の保護機能を低下させることなく、電
圧制限回路を構成するトランジスタのサイズを小さくで
きるので、回路全体のレイアウト面積の縮小を実現でき
る。
においては、入力パッド１０ａの入力容量が従来の入力
保護回路により小さくなり、即ち、外部回路からみた入
力パッド１０ａの負荷容量が小さくなり、従来の入力保
護回路に較べて、動作速度の向上を実現しやすい。ま
た、入力保護回路の保護機能を低下させることなく、電
圧制限回路を構成するトランジスタのサイズを小さくで
きるので、回路全体のレイアウト面積の縮小を実現でき
る。
【００４０】
【発明の効果】以上説明したように、本発明の入力保護
回路によれば、入力パッドにかかる寄生容量を抑制し、
入力負荷を低減することができるので、外部回路による
高速な駆動を容易に実現できる。さらに、入力保護機能
を低下させることがなく、入力保護回路全体のレイアウ
ト面積を縮小でき、半導体装置の高集積度化、ＩＣチッ
プの小型化を実現できる利点がある。
回路によれば、入力パッドにかかる寄生容量を抑制し、
入力負荷を低減することができるので、外部回路による
高速な駆動を容易に実現できる。さらに、入力保護機能
を低下させることがなく、入力保護回路全体のレイアウ
ト面積を縮小でき、半導体装置の高集積度化、ＩＣチッ
プの小型化を実現できる利点がある。
【図１】本発明に係る入力保護回路の一実施形態を示す
簡略平面図である。
簡略平面図である。
【図２】本実施形態の入力保護回路の構成を示す簡略断
面図である。
面図である。
【図３】本実施形態の入力保護回路の寄生容量を示す簡
略断面図である。
略断面図である。
【図４】本実施形態の等価回路である。
【図５】本発明の入力保護回路の一構成例を示す回路図
である。
である。
【図６】従来の入力保護回路の一構成例を示す回路図で
ある。
ある。
【図７】図６に示す従来の入力保護回路の等価回路を示
す回路図である。
す回路図である。
【図８】従来の入力保護回路の等価回路および各部分の
信号波形を示す図である。
信号波形を示す図である。
【図９】従来の入力保護回路の等価回路および各部分信
号波形を示し、動作原理を説明するための図である。
号波形を示し、動作原理を説明するための図である。
１…基板、２…ポリシリコン層、３，４…コンタクト、
５…金属配線領域、６…信号線、７ａ，７ｂ…微小配線
領域、８…コンタクト、９…入力パッド窓、１０，１０
ａ…入力パッド、２０，２０ａ…抵抗部、３０，３０ａ
…電圧制限回路、４０…入力バッファ、３１，３５，４
１…ｐＭＯＳトランジスタ、３２，３６，４２…ｎＭＯ
Ｓトランジスタ、Ｒ１…抵抗素子、Ｃｐ０，Ｃｐ１，Ｃ
ｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５，Ｃｐ６，Ｃｐ７，Ｃｐ
８，Ｃｐ９…寄生容量、ＶCC…電源電圧、ＧＮＤ…接地
電位。
５…金属配線領域、６…信号線、７ａ，７ｂ…微小配線
領域、８…コンタクト、９…入力パッド窓、１０，１０
ａ…入力パッド、２０，２０ａ…抵抗部、３０，３０ａ
…電圧制限回路、４０…入力バッファ、３１，３５，４
１…ｐＭＯＳトランジスタ、３２，３６，４２…ｎＭＯ
Ｓトランジスタ、Ｒ１…抵抗素子、Ｃｐ０，Ｃｐ１，Ｃ
ｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５，Ｃｐ６，Ｃｐ７，Ｃｐ
８，Ｃｐ９…寄生容量、ＶCC…電源電圧、ＧＮＤ…接地
電位。
Claims (11)
- 【請求項１】半導体基板表面に少なくとも当該半導体基
板と電気的に分離して成層された第１金属配線層と、上
記第１金属配線層の表面に上記第１金属配線層と電気的
に分離して成層された第２金属配線層とを有する入力保
護回路であって、 上記第２金属配線層に形成された入力パッドと、 上記入力パッドの下部に、上記第１金属配線層に上記入
力パッドに応じて形成された金属配線領域と、 上記第１金属配線層に形成された上記金属配線領域と上
記第２金属配線層に形成された上記入力パッドとの間に
形成された抵抗素子とを有する入力保護回路。 - 【請求項２】半導体基板表面に少なくとも当該半導体基
板と電気的に分離して成層された第１金属配線層と、上
記第１金属配線層の表面に上記第１金属配線層と電気的
に分離して成層された第２金属配線層とを有する入力保
護回路であって、 上記第２金属配線層に形成された入力パッドと、 上記入力パッドの下部に、上記第１金属配線層に上記入
力パッドに応じて形成された金属配線領域と、 上記第１金属配線層に形成された上記金属配線領域と上
記第２金属配線層に形成された上記入力パッドとの間に
形成された抵抗素子と、 入力端子が上記金属配線領域に接続されている入力バッ
ファとを有する入力保護回路。 - 【請求項３】上記第１金属配線層に形成された上記金属
配線領域は、上記入力パッドとほぼ同じサイズである請
求項２記載の入力保護回路。 - 【請求項４】上記第１金属配線層に形成された上記金属
配線領域は、上記入力パッドよりサイズが大きく形成さ
れている請求項２記載の入力保護回路。 - 【請求項５】上記抵抗素子は、上記第１金属配線層と上
記基板との間に形成されたポリシリコン層において形成
される請求項２記載の入力保護回路。 - 【請求項６】アノードが上記金属配線領域に接続され、
カソードが電源電圧に接続されている第１のダイオード
と、 アノードが共通電位に接続され、カソードが上記金属配
線領域に接続されている第２のダイオードとを有する請
求項２記載の入力保護回路。 - 【請求項７】上記第１のダイオードは、ゲート電極とソ
ース拡散層は上記電源電圧に接続され、ドレインは上記
金属配線領域に接続されている第１導電型絶縁ゲート型
電界効果トランジスタにより構成され、 上記第２のダイオードは、ゲート電極とソース拡散層は
上記共通電位に接続され、ドレインは上記金属配線領域
に接続されている第２導電型絶縁ゲート型電界効果トラ
ンジスタにより構成されている請求項６記載の入力保護
回路。 - 【請求項８】上記第１金属配線層において、上記金属配
線領域と上記入力バッファの入力端子との間に形成され
た金属配線を有し、 アノードが上記金属配線に接続され、カソードが電源電
圧に接続されている第１のダイオードと、 アノードが共通電位に接続され、カソードが上記金属配
線に接続されている第２のダイオードとを有する請求項
２記載の入力保護回路。 - 【請求項９】上記第１のダイオードは、ゲート電極とソ
ース拡散層は上記電源電圧に接続され、ドレインは上記
金属配線に接続されている第１導電型絶縁ゲート型電界
効果トランジスタにより構成され、 上記第２のダイオードは、ゲート電極とソース拡散層は
上記共通電位に接続され、ドレインは上記金属配線に接
続されている第２導電型絶縁ゲート型電界効果トランジ
スタにより構成されている請求項８記載の入力保護回
路。 - 【請求項１０】上記入力バッファは、ゲート電極が上記
金属配線領域に接続され、ソース拡散層が電源電圧に接
続されている第１導電型絶縁ゲート型電界効果トランジ
スタと、 ゲート電極が上記金属配線領域に接続され、ソース拡散
層が共通電位に接続され、ドレインが上記第１導電型絶
縁ゲート型電界効果トランジスタのドレインとともに内
部回路の入力端子に接続されている第２導電型絶縁ゲー
ト型電界効果トランジスタとを有する請求項２記載の入
力保護回路。 - 【請求項１１】上記第１金属配線層において、上記金属
配線領域と上記入力バッファの入力端子との間に形成さ
れた金属配線を有し、 上記入力バッファは、ゲート電極が上記金属配線に接続
され、ソース拡散層が電源電圧に接続されている第１導
電型絶縁ゲート型電界効果トランジスタと、 ゲート電極が上記金属配線に接続され、ソース拡散層が
共通電位に接続され、ドレインが上記第１導電型絶縁ゲ
ート型電界効果トランジスタのドレインとともに内部回
路の入力端子に接続されている第２導電型絶縁ゲート型
電界効果トランジスタとを有する請求項２記載の入力保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1955998A JPH11220094A (ja) | 1998-01-30 | 1998-01-30 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1955998A JPH11220094A (ja) | 1998-01-30 | 1998-01-30 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220094A true JPH11220094A (ja) | 1999-08-10 |
Family
ID=12002677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1955998A Pending JPH11220094A (ja) | 1998-01-30 | 1998-01-30 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220094A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005096370A1 (en) * | 2004-03-31 | 2005-10-13 | Ricoh Company, Ltd. | A semiconductor apparatus |
| US7681154B2 (en) | 2006-09-14 | 2010-03-16 | Elpida Memory, Inc. | Method for designing device, system for aiding to design device, and computer program product therefor |
| CN116347966A (zh) * | 2021-12-10 | 2023-06-27 | 乐金显示有限公司 | 显示装置 |
-
1998
- 1998-01-30 JP JP1955998A patent/JPH11220094A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005096370A1 (en) * | 2004-03-31 | 2005-10-13 | Ricoh Company, Ltd. | A semiconductor apparatus |
| JP2005294363A (ja) * | 2004-03-31 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| US7681154B2 (en) | 2006-09-14 | 2010-03-16 | Elpida Memory, Inc. | Method for designing device, system for aiding to design device, and computer program product therefor |
| CN116347966A (zh) * | 2021-12-10 | 2023-06-27 | 乐金显示有限公司 | 显示装置 |
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