JPH11223658A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速クロックで動作する半導体集積回路をテ
ストする場合に、テスト用設備のコストを低減する。 【解決手段】 本発明の半導体集積回路装置１は、高速
クロックからなる内部クロックを発生するＶＣＯ発振回
路１０を設けると共に、外部から供給される外部クロッ
クまたは内部クロックのいずれを使用するかを選択する
タイミング生成回路５を設け、半導体集積回路１の動作
テストを実行する論理回路９を設け、動作テストの結果
を記憶するメモリ１２を設け、そして、動作テストを実
行するときは内部クロックを使用し、メモリ１２に記憶
されている動作テストの結果を外部へ出力するときは外
部クロックを使用するように構成したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＬＳＩ等の
半導体集積回路の動作をテストする場合の技術であり、
テストに必要な設備等の構成を簡単化できるように改良
した半導体集積回路装置に関する。

【０００２】

【従来の技術】ＬＳＩの動作をテストする場合、ＬＳＩ
とＬＳＩテスタを接続し、ＬＳＩテスタから外部クロッ
ク及びテストデータをＬＳＩに与えて、ＬＳＩを動作さ
せることにより、ＬＳＩの論理回路部の動作をテストす
るようにしていた。そして、動作テストの結果は、ＬＳ
ＩからＬＳＩテスタに出力されて、ＬＳＩテスタ側で解
析され、ＬＳＩの良否の判断がなされるように構成され
ていた。

【０００３】

【発明が解決しようとする課題】上記従来構成の場合、
ＬＳＩテスタから出力できる外部クロックの周波数に
は、ＬＳＩテスタの性能上の上限がある。これに対し
て、近年、ＬＳＩの動作クロックの周波数はますます高
くなる傾向がある。このため、高速クロックで動作する
ＬＳＩを、その最高動作周波数でテストしようとした場
合、または、それ以上の速度で動作周波数マージン上限
のテストをしようとした場合、それまで使用していたＬ
ＳＩテスタによってはテストできないという事態が生じ
た。この場合、上記高速クロックを出力可能な高速ＬＳ
Ｉテスタを導入すれば上記事態を解消できるが、このよ
うな高速ＬＳＩテスタは非常に高価であるという問題が
あった。

【０００４】これに対して、高速クロックを発生する高
速クロック発振回路をＬＳＩの内部に設け、この高速ク
ロック発振回路から出力された高速クロックでＬＳＩの
動作をテストする構成が考えられている。しかし、この
構成の場合、テスト結果の出力が高速クロックで行われ
るため、クロックの遅いＬＳＩテスタでは上記テスト結
果を入力することができなかった。即ち、高速クロック
発振回路をＬＳＩの内部に設けるだけでは、実際には、
テスト結果が正常であるか否かの判定を実行することが
できなかった。

【０００５】そこで、本発明の目的は、高速クロックで
動作する半導体集積回路装置をテストする場合に、テス
ト用設備のコストを低減することができる半導体集積回
路装置を提供するにある。

【０００６】

【課題を解決するための手段】本発明の半導体集積回路
装置は、高速クロックからなる内部クロックを発生する
ＶＣＯ発振回路と、外部から供給される外部クロックま
たは前記内部クロックのいずれを使用するかを選択する
選択手段と、半導体集積回路の動作テストを実行する動
作テスト手段と、前記動作テストの結果を記憶する記憶
手段とを備え、前記動作テストを実行するときは前記内
部クロックを使用し、前記記憶手段に記憶されている前
記動作テストの結果を外部へ出力するときは前記外部ク
ロックを使用するように構成したところに特徴を有す
る。

【０００７】上記構成によれば、高速クロックからなる
内部クロックを使用して、半導体集積回路の動作テスト
を実行し、この動作テストの結果を記憶手段に記憶す
る。そして、記憶手段に記憶した動作テストの結果を外
部へ出力するときは、外部クロックを使用する。これに
より、クロックの遅いＬＳＩテスタであっても、上記動
作テストの結果を入力してそれが正常であるか否かを判
定することが可能となる。この場合、クロックの遅いＬ
ＳＩテスタによって、高速クロックで動作する半導体集
積回路をテスト可能となるから、テスト用設備のコスト
を低減できる。また、上記構成においては、前記ＶＣＯ
発振回路の発振周波数が設定された周波数に等しいか否
かを判断する周波数判断手段を備えることが好ましい。

【０００８】更に、本発明の他の半導体集積回路装置
は、高速クロックからなる内部クロックを発生するＶＣ
Ｏ発振回路と、外部から供給される外部クロックまたは
前記内部クロックのいずれを使用するかを選択する選択
手段と、半導体集積回路の動作テストを実行する動作テ
スト手段と、前記動作テストの結果が正常であるか否か
を判定し、その判定結果を外部へ出力する判定手段とを
備えて構成されている。

【０００９】

【発明の実施の形態】以下、本発明をＬＳＩに適用した
第１の実施例について、図１及び図２を参照しながら説
明する。図１は本実施例のＬＳＩ（半導体集積回路装
置）１の電気的構成を示すブロック図である。この図１
に示すように、ＬＳＩ１内には、入力部２、論理回路部
３及び出力部４が設けられている。

【００１０】上記入力部２は、タイミング生成回路５
と、ＲＯＭ制御回路６と、ＲＯＭ７と、入力データ選択
回路８とから構成されている。上記論理回路部３は、論
理回路９とＶＣＯ発振回路１０とから構成されている。
上記出力部４は、テスト結果出力回路１１と、メモリ１
２と、メモリ制御回路１３と、出力選択回路１４とから
構成されている。

【００１１】ここで、上記タイミング生成回路５は、外
部から供給される外部クロックＥＸＣＫを入力端子１５
を通して入力すると共に、上記ＶＣＯ発振回路１０から
出力される内部クロックＶＣＯＣＫを入力し、更に、第
１のセレクト信号Ｓａを入力端子１６を通して入力する
ように構成されている。そして、タイミング生成回路５
は、第１のセレクト信号Ｓａのレベルに応じて外部クロ
ックＥＸＣＫまたは内部クロックＶＣＯＣＫのうちのい
ずれかを動作クロックＳｄとして使用する、即ち、動作
クロックＳｄとしてＬＳＩ１内の他の回路へ供給するよ
うに構成されている。

【００１２】具体的には、タイミング生成回路５は、第
１のセレクト信号Ｓａが例えばロウレベルのときに外部
クロックＥＸＣＫを使用し、第１のセレクト信号Ｓａが
ハイレベルのときに内部クロックＶＣＯＣＫを使用する
ように構成されている。この場合、タイミング生成回路
５が本発明の選択手段を構成している。

【００１３】また、ＲＯＭ７内には、所定のテストデー
タ（テストパターン）が記憶されている。更に、入力デ
ータ選択回路８は、ＲＯＭ７内のテストデータを論理回
路９へ送るか、入力端子１７を通して外部から与えられ
たテストデータを論理回路９へ送るかを選択する機能を
有している。この場合、入力データ選択回路８は、第２
のセレクト信号Ｓｂを入力端子１８を通して入力し、こ
の第２のセレクト信号Ｓｂのレベルに応じて上記選択処
理を行うように構成されている。例えば、第２のセレク
ト信号Ｓｂがロウレベルのとき、外部から与えられたテ
ストデータを論理回路９へ送り、第２のセレクト信号Ｓ
ｂがハイレベルのとき、ＲＯＭ７内のテストデータを論
理回路９へ送るように構成されている。

【００１４】さて、論理回路９は、上記入力データ選択
回路８を経由して供給されたテストデータに基づいて動
作テストを実行する機能（即ち、ＬＳＩ１の動作テスト
を実行する機能）を有している。この場合、論理回路９
が本発明の動作テスト手段を構成している。また、ＶＣ
Ｏ発振回路１０は、入力端子１９を通して外部から与え
られるＶＣＯ制御電圧信号Ｓｖを受けて、このＶＣＯ制
御電圧信号Ｓｖのレベルに応じた周波数の信号を発生す
るように構成されている。この場合、ＶＣＯ発振回路１
０は、ＬＳＩ１の最高動作周波数に等しい周波数の信
号、即ち、高速クロックからなる内部クロックＶＣＯＣ
Ｋを発生可能なように構成されている。尚、本実施例の
ＬＳＩ１は、例えばＣＤ−ＲＯＭドライブ用のＬＳＩで
あり、このようなＬＳＩは上記ＶＣＯ発振回路１０を元
々内蔵するように構成されている。

【００１５】また、テスト結果出力回路１１は、論理回
路９からテスト結果を受けて、このテスト結果を外部へ
出力するために出力選択回路１４へ送る機能と、上記テ
スト結果をメモリ１２に記憶させる機能とを有してい
る。メモリ１２は、上記動作テストの結果を記憶するも
のであり、本発明の記憶手段を構成している。

【００１６】更に、出力選択回路１４は、第３のセレク
ト信号Ｓｃを入力端子２０を通して入力し、この第３の
セレクト信号Ｓｃのレベルに応じて、論理回路９からの
テスト結果を外部へ出力するか、メモリ１２に記憶され
ているテスト結果を外部へ出力するかの選択を行うよう
に構成されている。例えば、第３のセレクト信号Ｓｃが
ロウレベルのとき、論理回路９からのテスト結果を外部
へ出力し、第３のセレクト信号Ｓｃがハイレベルのと
き、メモリ１２に記憶されているテスト結果を外部へ出
力する（即ち、メモリ１２に記憶されているテスト結果
を外部のＬＳＩテスタ等から読出し可能になる）ように
構成されている。

【００１７】次に、上記構成のＬＳＩ１をＬＳＩテスタ
（図示しない）によってテストする場合の動作につい
て、図２のタイムチャートも参照して説明する。ここ
で、本実施例で使用するＬＳＩテスタは、遅いクロック
からなる外部クロックＥＸＣＫを出力するテスタであ
り、従来から使用されているものである。

【００１８】まず、ＬＳＩテスタにＬＳＩ１をセット
し、ＬＳＩテスタからＬＳＩ１へ各種信号を与えるよう
にする。具体的には、外部クロックＥＸＣＫをＬＳＩ１
の入力端子１５に与え、第１のセレクト信号Ｓａを入力
端子１６に与え、ＶＣＯ制御電圧信号Ｓｖを入力端子１
９に与え、テストデータを入力端子１７に与え、第２の
セレクト信号Ｓｂを入力端子１８に与え、第３のセレク
ト信号Ｓｃを入力端子２０に与えるように設定する。

【００１９】この場合、外部クロックＥＸＣＫは、図２
（ａ）に示すように、遅いクロック（例えば４０ＭＨｚ
程度）からなる信号である。これに対して、ＶＣＯ発振
回路１０から発振される内部クロックＶＣＯＣＫは、図
２（ｂ）に示すように、高速クロック（例えば１３８Ｍ
Ｈｚ程度）からなる信号であり、ＬＳＩテスタの最高周
波数と比べて高速なクロックである。即ち、このような
高速の内部クロックＶＣＯＣＫが発振されるように設定
されたレベルのＶＣＯ制御電圧信号Ｓｖが入力端子１９
に与えられている。尚、外部クロックＥＸＣＫと内部ク
ロックＶＣＯＣＫは非同期で良い。

【００２０】また、第２のセレクト信号Ｓｂは例えばロ
ウレベルに設定されており、入力データ選択回路８は、
外部から与えられたテストデータを論理回路９へ送るよ
うに設定されている。更に、第３のセレクト信号Ｓｃは
例えばハイレベルに設定されており、出力選択回路１４
は、メモリ１２に記憶されているテスト結果を外部へ出
力するように設定されている。このような設定状態で、
ＬＳＩ１の動作を高速クロックでテストする場合の制御
動作について、以下、具体的に説明する。

【００２１】まず、最初の状態（時刻ｔ０）では、図２
（ｃ）に示すように、第１のセレクト信号Ｓａがロウレ
ベルに設定されている。この状態では、タイミング生成
回路５は、入力端子１５を通して入力した外部クロック
ＥＸＣＫを動作クロックＳｄとして出力するから、この
出力される動作クロックＳｄは、図２（ｄ）に示すよう
に、外部クロックＥＸＣＫと同じ信号となる。そして、
この外部クロックＥＸＣＫでＬＳＩ１が動作する状態に
おいて、ＬＳＩテスタから所定のテストデータ（テスト
パターン）をＬＳＩ１の入力端子１７に与える。そし
て、この与えられたテストデータは入力データ選択回路
８を介して論理回路９へ与えられる。これと共に、論理
回路９はテスト実行前の初期状態に初期化される。

【００２２】さて、時刻ｔ１に至ると（時刻ｔ０から第
１の設定時間が経過すると）、第１のセレクト信号Ｓａ
がハイレベルに変化する。これにより、タイミング生成
回路５は、ＶＣＯ発振回路１０から出力された内部クロ
ックＶＣＯＣＫを動作クロックＳｄとして出力するよう
になる。このため、出力される動作クロックＳｄは、図
２（ｄ）に示すように、内部クロックＶＣＯＣＫと同じ
信号となる。従って、これ以降、ＬＳＩ１は高速の内部
クロックＶＣＯＣＫで動作する状態となる。

【００２３】そして、この動作状態において、論理回路
９は上記内部クロックＶＣＯＣＫで動作テストを実行す
るように構成されている。このとき、論理回路９は、外
部から入力したテストデータを動作テストに使用するよ
うに構成されている。また、論理回路９は、必要に応じ
てＲＯＭ７に記憶されているテストデータを読出して入
力し、このテストデータを動作テストに使用するように
構成されている。続いて、上記動作テストの結果は、論
理回路９からテスト結果出力回路１１を通してメモリ１
２内に記憶されるように構成されている。

【００２４】この後、時刻ｔ２に至ると（前記時刻ｔ１
から第２の設定時間が経過すると）、第１のセレクト信
号Ｓａがロウレベルに変化する。尚、上記第２の設定時
間は、その間に、論理回路９による動作テストが十分完
了するように設定されている。これにより、タイミング
生成回路５は、外部のＬＳＩテスタから供給された外部
クロックＥＸＣＫを動作クロックＳｄとして出力するよ
うになる。このため、出力される動作クロックＳｄは、
図２（ｄ）に示すように、外部クロックＥＸＣＫと同じ
信号となる。従って、これ以降、ＬＳＩ１は上記外部ク
ロックＥＸＣＫで動作する状態となる。

【００２５】そして、この動作状態において、出力選択
回路１４は、メモリ１２内に記憶されているテスト結果
を出力端子２１を通して外部であるＬＳＩテスタへ出力
するように構成されている。このとき、ＬＳＩ１は遅い
クロックである外部クロックＥＸＣＫで動作しているか
ら、ＬＳＩテスタは上記メモリ１２内に記憶されている
テスト結果を読出して入力することが可能である。そし
て、ＬＳＩテスタは、上記入力したテスト結果に基づい
てテストしたＬＳＩ１が正常であるか否かを判定するよ
うに構成されている。

【００２６】尚、上記した動作テストにおいて、テスト
データを外部からＬＳＩ１（論理回路９）に入力させる
必要がない場合、例えばＲＯＭ７内のテストデータだけ
でテストする場合（或いは、テストデータなしでテスト
する場合）には、第２のセレクト信号Ｓｂをハイレベル
に設定しておけば良い。また、第３のセレクト信号Ｓｃ
をずっとハイレベルに設定したが、出力選択回路１４に
よりメモリ１２に記憶されているテスト結果を外部へ出
力するときだけ、例えば時刻ｔ２以降だけ、第３のセレ
クト信号Ｓｃをハイレベルに設定しても良い。

【００２７】更に、動作テストを遅いクロックである外
部クロックＥＸＣＫで実行するだけで良い場合には、第
１のセレクト信号Ｓａをずっとロウレベルに設定してお
けば良い。そして、この遅いクロックでテストする場合
には、第３のセレクト信号Ｓｃをロウレベルに設定し
て、出力選択回路１４によって動作テストの結果をメモ
リ１２に記憶させることなく、外部のＬＳＩテスタへ直
接出力するように構成することも可能である。尚、上記
遅いクロックでテストする場合も、動作テストの結果を
一旦メモリ１２に記憶させるように構成しても良い。

【００２８】このような構成の本実施例によれば、高速
クロックからなる内部クロックＶＣＯＣＫを使用して、
ＬＳＩ１の論理回路９の動作テストを実行し、この動作
テストの結果をメモリ１２に記憶した後、メモリ１２に
記憶した動作テストの結果を外部へ出力するときは、低
速クロックからなる外部クロックＥＸＣＫを使用するよ
うに構成されている。これにより、クロックの遅い低速
ＬＳＩテスタであっても、上記動作テストの結果を入力
してそれが正常であるか否かを判定することが可能とな
る。そして、本実施例の場合、低速ＬＳＩテスタによっ
て、高速クロックで動作するＬＳＩ１の高速クロック動
作テスト（最高動作周波数のテスト）を実行可能とな
る。これにより、高価な高速ＬＳＩテスタを導入しなく
ても済むから、テスト用設備のコストを大幅に低減する
ことができる。

【００２９】特に、上記実施例のような内部にＶＣＯ発
振回路が内蔵されているＬＳＩの場合は、タイミング生
成回路５に選択手段としての機能を付加したり、テスト
結果を記憶させるメモリ１２を設けたりするように構成
するだけで済む。従って、ＬＳＩ１の製造コストもほと
んど高くなることがない。

【００３０】尚、上記実施例では、出力部４に配設する
記憶手段としてＲＡＭ等からなるメモリ１２を設けた
が、これに限られるものではなく、例えばレジスタを設
けるように構成しても良い。

【００３１】図３は本発明の第２の実施例を示すもので
あり、第１の実施例と異なるところを説明する。尚、第
１の実施例と同一部分には同一符号を付している。上記
第２の実施例では、ＶＣＯ発振回路１０の発振周波数が
設定された周波数に等しいか否かを判断する周波数判断
手段２２を、ＬＳＩ１内に設けている。

【００３２】具体的には、図３に示すように、周波数判
断手段２２はレジスタ２３とカウンタ２４とコンパレー
タ２５とから構成されている。上記レジスタ２３には、
発振させたい内部クロックＶＣＯＣＫ（高速クロック）
の周波数を特定するデータＡが外部（例えばＬＳＩテス
タ）から入力端子２６を通して与えられて記憶されるよ
うに構成されている。上記記憶されているデータＡは、
例えば外部クロックＥＸＣＫの２個パルスの間の時間内
に存在する内部クロックＶＣＯＣＫのパルス数を表すデ
ータである。

【００３３】また、カウンタ２４は、外部から供給され
た外部クロックＥＸＣＫと、ＶＣＯ発振回路１０から発
振された内部クロックＶＣＯＣＫとを入力して、外部ク
ロックＥＸＣＫの２個パルスの間の時間内に存在する内
部クロックＶＣＯＣＫのパルス数をカウントし、そのカ
ウント値Ｂを出力するように構成されている。そして、
コンパレータ２５は、レジスタ２３内のデータＡと、カ
ウンタ２４によりカウントされたカウント値Ｂとを比較
し、両者が一致したときに例えばハイレベル信号を、両
者が不一致のときにロウレベル信号を出力するように構
成されている。

【００３４】上記コンパレータ２５から出力された出力
信号は、出力端子２７を介してＬＳＩテスタ２８に与え
られるように構成されている。このＬＳＩテスタ２８
は、ＶＣＯ制御電圧信号ＳｖをＬＳＩ１の入力端子１９
を通してＶＣＯ発振回路１０へ与えるように構成されて
いる。この場合、ＬＳＩテスタ２８は、コンパレータ２
５からハイレベルの出力信号を受けるまで、即ち、レジ
スタ２３内のデータＡとカウンタ２４のカウント値Ｂと
が一致するまで、ＶＣＯ制御電圧信号Ｓｖを変化させる
と共に、一致したところでＶＣＯ制御電圧信号Ｓｖを固
定するように構成されている。これにより、ＶＣＯ発振
回路１０は、設定された周波数に等しい周波数の内部ク
ロックＶＣＯＣＫを発生するようになる。

【００３５】尚、上述した以外の第２の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第２の実施例においても、第１の実施例と同じ作用
効果を得ることができる。特に、第２の実施例において
は、ＶＣＯ発振回路１０から発振される内部クロックＶ
ＣＯＣＫの周波数が設定された周波数に等しいか否かを
判断する周波数判断手段２２を設けたので、設定された
周波数に等しい周波数の内部クロックＶＣＯＣＫをＶＣ
Ｏ発振回路１０から確実に発生させることができる。こ
れにより、製造されるＬＳＩ１毎にＶＣＯ発振回路１０
の発振特性にばらつきがあったとしても、動作テストに
使用する内部クロックＶＣＯＣＫの周波数を所望の周波
数に正確且つ確実に設定することができる。

【００３６】図４は本発明の第３の実施例を示すもので
あり、第１の実施例と異なるところを説明する。尚、第
１の実施例と同一部分には同一符号を付している。上記
第３の実施例では、メモリ１２及びメモリ制御回路１３
の代わりに、比較回路２９及び期待値ＲＯＭ３０を設け
ている。上記期待値ＲＯＭ３０内には、ＬＳＩ１が正常
である場合に動作テストを実行したときに得られるテス
ト結果（即ち、テスト結果の期待値）が予め格納（記
憶）されている。

【００３７】また、比較回路２９は、動作テストを実行
したときに、論理回路９からテスト結果出力回路１１を
介して出力されたテスト結果と、期待値ＲＯＭ３０内の
テスト結果の期待値とを逐次比較し、一致しているとき
には例えばロウレベルの信号を、不一致が生じたときに
はハイレベルの信号を外部（ＬＳＩテスタ）へ出力する
ように構成されている。この場合、上記比較回路２９か
ら出力選択回路１４を通して出力される信号が、動作テ
ストの開始から終了までロウレベルであれば、そのＬＳ
Ｉ１は正常であると判定され、一方、動作テスト中にハ
イレベルに変われば、そのＬＳＩ１は異常であると判定
されるように構成されている。

【００３８】これにより、ＬＳＩテスタは、上記比較回
路２９から出力される信号のレベルによりＬＳＩ１が正
常であるか否かを判定することができる。そして、この
場合、ＬＳＩ１が内部クロックＶＣＯＣＫ（高速クロッ
ク）で動作していても、ＬＳＩテスタ（即ち、遅いクロ
ックのＬＳＩテスタ）は、比較回路２９から出力選択回
路１４を通して出力される出力信号のレベルを判断する
だけであるから、上記判定処理を行うことが可能であ
る。尚、上述した以外の第３の実施例の構成は、第１の
実施例の構成と同じ構成となっている。

【００３９】従って、第３の実施例においても、第１の
実施例とほぼ同じ作用効果を得ることができる。特に、
第３の実施例においては、論理回路９による動作テスト
並びに比較回路２９によるテスト結果の判定が内部クロ
ックＶＣＯＣＫ（高速クロック）で実行されるので、テ
スト開始からテスト結果の判定までに要する時間を短縮
することができる。即ち、第３の実施例によれば、高速
テストを実現することができ、量産されたＬＳＩ１の良
否の判定を迅速に行うことが可能である。

【００４０】尚、上記第３の実施例においても、第２の
実施例の周波数判断手段２２をＬＳＩ１に設けるように
構成しても良い。また、上記第１ないし第３の実施例に
おいては、入力部２にテストデータを記憶するＲＯＭ７
を設けたが、これに代えて、ＲＡＭを設け、このＲＡＭ
にテストデータを記憶させるように構成しても良い。こ
の場合、テスト専用のＲＡＭを設けるのではなく、ＬＳ
Ｉ上の他の部分に設けられているＲＡＭを使用するよう
に構成しても良い。更に、上記各実施例では、半導体集
積回路装置としてＬＳＩ１に適用したが、これに限られ
るものではなく、ＶＬＳＩやＵＬＳＩ等に適用しても良
い。

【００４１】

【発明の効果】本発明は、以上の説明から明らかなよう
に、動作テストを実行するときはＶＣＯ発振回路から発
振された高速クロックからなる内部クロックを使用し、
記憶手段に記憶されている動作テストの結果を外部へ出
力するときは外部クロックを使用するように構成したの
で、クロックの遅いＬＳＩテスタであっても、上記動作
テストの結果を入力してそれが正常であるか否かを判定
することが可能となり、高速クロックで動作する半導体
集積回路をテストする場合のテスト用設備のコストを低
減することができるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図

【図２】タイムチャート

【図３】本発明の第２の実施例を示すブロック図

【図４】本発明の第３の実施例を示すブロック図

【符号の説明】

１はＬＳＩ（半導体集積回路装置）、５はタイミング生
成回路（選択手段）、７はＲＯＭ、８は入力データ選択
回路、９は論理回路（動作テスト手段）、１０はＶＣＯ
発振回路、１１はテスト結果出力回路、１２はメモリ
（記憶手段）、１３はメモリ制御回路、１４は出力選択
回路、２２は周波数判断手段、２８はＬＳＩテスタ、２
９は比較回路、３０は期待値ＲＯＭを示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 高速クロックからなる内部クロックを発
   生するＶＣＯ発振回路と、 外部から供給される外部クロックまたは前記内部クロッ
   クのいずれを使用するかを選択する選択手段と、 半導体集積回路の動作テストを実行する動作テスト手段
   と、 前記動作テストの結果を記憶する記憶手段とを備え、 前記動作テストを実行するときは前記内部クロックを使
   用し、前記記憶手段に記憶されている前記動作テストの
   結果を外部へ出力するときは前記外部クロックを使用す
   るように構成したことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 前記ＶＣＯ発振回路の発振周波数が設定
   された周波数に等しいか否かを判断する周波数判断手段
   を備えたことを特徴とする請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 高速クロックからなる内部クロックを発
   生するＶＣＯ発振回路と、 外部から供給される外部クロックまたは前記内部クロッ
   クのいずれを使用するかを選択する選択手段と、 半導体集積回路の動作テストを実行する動作テスト手段
   と、 前記動作テストの結果が正常であるか否かを判定し、そ
   の判定結果を外部へ出力する判定手段とを備えて成る半
   導体集積回路装置。