JPH0377543B2 - - Google Patents
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- JPH0377543B2 JPH0377543B2 JP57085321A JP8532182A JPH0377543B2 JP H0377543 B2 JPH0377543 B2 JP H0377543B2 JP 57085321 A JP57085321 A JP 57085321A JP 8532182 A JP8532182 A JP 8532182A JP H0377543 B2 JPH0377543 B2 JP H0377543B2
- Authority
- JP
- Japan
- Prior art keywords
- speed clock
- test
- output
- low
- input
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はテスト機能を有する集積回路に関す
る。
る。
最近集積回路は超小形化の傾向にあるが、これ
とともに超高速化が進められている。
とともに超高速化が進められている。
しかして、従来集積回路においては適当な入力
パターンを与え出力パターンが正しい正答パター
ンと一致するか否かにより良否を判定し、出力パ
ターンが正答パターンと一致しなければ不良とみ
なす所謂論理機能のテストや、出力パーターンが
０か１に決まるタイミングがいつか、つまり入力
パターンを与えた瞬間から出力パターンが現われ
るまでの時間が仕様値を満足するか不かをテスト
する所謂遅延時間のテストなどが行なわれる。
パターンを与え出力パターンが正しい正答パター
ンと一致するか否かにより良否を判定し、出力パ
ターンが正答パターンと一致しなければ不良とみ
なす所謂論理機能のテストや、出力パーターンが
０か１に決まるタイミングがいつか、つまり入力
パターンを与えた瞬間から出力パターンが現われ
るまでの時間が仕様値を満足するか不かをテスト
する所謂遅延時間のテストなどが行なわれる。
ところが、集積回路の高速化が進むと特に入力
から出力が現われるまでの時間が極めて短くなる
ためいままでのICテスタではこれに対応できず
このため高速集積回路用のステタを新たに開発す
ることが望まれている。しかし、このような高速
ICテスタを新たに開発するのは極めて経済的負
担が大きくなる欠点があつた。
から出力が現われるまでの時間が極めて短くなる
ためいままでのICテスタではこれに対応できず
このため高速集積回路用のステタを新たに開発す
ることが望まれている。しかし、このような高速
ICテスタを新たに開発するのは極めて経済的負
担が大きくなる欠点があつた。
この発明は上記事情に鑑みてなされたもので高
速テストを可能にしたテスト回路を有する集積回
路を提供することを目的とする。
速テストを可能にしたテスト回路を有する集積回
路を提供することを目的とする。
本発明は、入力レジスタおよび出力レジスタを
有する内部ロジツク、高速クロツクを発生する手
段、低速クロツクを発生する手段および高速クロ
ツクあるいは低速クロツクのいずれかを選択する
選択手段により実行されるテスト手段を具備し、
このテスト手段は、テスト前後処理モードで上記
選択手段により低速クロツクが選択され該低速ク
ロツクによりテスト入力パターンを入力レジスタ
に取り込み、次いでテスト実行モードで上記選択
手段により高速クロツクが選択され該高速クロツ
クにより入力レジスタのテスト入力パターンに基
づいて内部ロジツクを動作させるとともに出力パ
ターンを出力レジスタに出力し、続くテスト前後
処理モードで上記選択手段により低速クロツクが
選択され該低速クロツクにより出力レジスタの内
容を読み出しできるようにしている。
有する内部ロジツク、高速クロツクを発生する手
段、低速クロツクを発生する手段および高速クロ
ツクあるいは低速クロツクのいずれかを選択する
選択手段により実行されるテスト手段を具備し、
このテスト手段は、テスト前後処理モードで上記
選択手段により低速クロツクが選択され該低速ク
ロツクによりテスト入力パターンを入力レジスタ
に取り込み、次いでテスト実行モードで上記選択
手段により高速クロツクが選択され該高速クロツ
クにより入力レジスタのテスト入力パターンに基
づいて内部ロジツクを動作させるとともに出力パ
ターンを出力レジスタに出力し、続くテスト前後
処理モードで上記選択手段により低速クロツクが
選択され該低速クロツクにより出力レジスタの内
容を読み出しできるようにしている。
高速化された集積回路にも最適な試験を行うこ
とができ、しかも小規模なテスト専用回路を組込
むだけなので経済的にも有利である。またテスト
実行モードとして複数サイクルにまたがるテスト
を行なうことができる利点もある。
とができ、しかも小規模なテスト専用回路を組込
むだけなので経済的にも有利である。またテスト
実行モードとして複数サイクルにまたがるテスト
を行なうことができる利点もある。
以下、この発明の一実施例を図面に従い説明す
る。
る。
第１図において、１は内部ロジツクで、この内
部ロジツク１は入力側に入力レジスタ２および出
力側に出力レジスタ３を夫々有している。
部ロジツク１は入力側に入力レジスタ２および出
力側に出力レジスタ３を夫々有している。
一方、４は発振回路で、この発振回路４は例え
ばノツト回路を奇数個直列接続し高速クロツクを
発振するようにしている。この発振回路４の出力
端に発振出力端子５、同期フリツプフロツプ６の
CLK端子および第１の選択回路７の一方の入力
端子を接続している。上記同期フリツプフロツプ
６はＤ端子をクロツク端子８に接続し、Ｑ端子を
上記第１の選択回路７の他方の入力端子に接続し
ている。また第１の選択回路７の出力端子を第２
の選択回路９の一方の入力端子に接続している。
この第２の選択回路９は他方入力端子を上記クロ
ツク端子８に接続し、出力端子を上記内部ロジツ
ク１の入力レジスタ２および出力レジスタ３に接
続し、選択制御端子をテスト端子１０に接続して
いる。
ばノツト回路を奇数個直列接続し高速クロツクを
発振するようにしている。この発振回路４の出力
端に発振出力端子５、同期フリツプフロツプ６の
CLK端子および第１の選択回路７の一方の入力
端子を接続している。上記同期フリツプフロツプ
６はＤ端子をクロツク端子８に接続し、Ｑ端子を
上記第１の選択回路７の他方の入力端子に接続し
ている。また第１の選択回路７の出力端子を第２
の選択回路９の一方の入力端子に接続している。
この第２の選択回路９は他方入力端子を上記クロ
ツク端子８に接続し、出力端子を上記内部ロジツ
ク１の入力レジスタ２および出力レジスタ３に接
続し、選択制御端子をテスト端子１０に接続して
いる。
１１はテスト実行モードに入ることを指示する
テスト開始端子で、この端子１１はアンド回路１
２を介してテスト実行フリツプフロツプ１３を接
続している。このフリツプフロツプ１３はテスト
実行モード時に“１”になり、テスト実行モード
が終了すると“０”になるもので、CLK端子を
上記第２の選択回路９の出力端子に、Ｑ端子を上
記第１の選択回路７の選択制御端子に夫々接続し
ている。また、上記フリツプフロツプ１３のＱ端
子および上記第２の選択回路９の出力端子をアン
ド回路１４を介してカウンタ１５に接続してい
る。このカウンタ１５は予め所定の値がセツトさ
れ、テスト実行モード時１サイクル毎に１ずつダ
ウンカウントするもので、出力端子をノツト回路
１６を介して上記アンド回路１２に接続してい
る。この場合カウンタ１５にセツトする値は（実
行させたいサイクル数−１）である。また、セツ
トするめに必要なロジツクはここで省略する。
テスト開始端子で、この端子１１はアンド回路１
２を介してテスト実行フリツプフロツプ１３を接
続している。このフリツプフロツプ１３はテスト
実行モード時に“１”になり、テスト実行モード
が終了すると“０”になるもので、CLK端子を
上記第２の選択回路９の出力端子に、Ｑ端子を上
記第１の選択回路７の選択制御端子に夫々接続し
ている。また、上記フリツプフロツプ１３のＱ端
子および上記第２の選択回路９の出力端子をアン
ド回路１４を介してカウンタ１５に接続してい
る。このカウンタ１５は予め所定の値がセツトさ
れ、テスト実行モード時１サイクル毎に１ずつダ
ウンカウントするもので、出力端子をノツト回路
１６を介して上記アンド回路１２に接続してい
る。この場合カウンタ１５にセツトする値は（実
行させたいサイクル数−１）である。また、セツ
トするめに必要なロジツクはここで省略する。
次に、その作用を説明する。
いまテストモードにすべくテスト端子１０を
“１”にする。すると第２の選択回路９は第１の
選択回路７の出力を選択する。このときテスト開
始端子１１は“０”なのでテスト実行フリツプフ
ロツプ１３は“０”で、これが第１の選択回路７
に与えらえる。これにより第１の選択回路７が同
期フリツプフロツプ６の出力を選択するようにな
り、この出力が第２の選択回路９を介して内部ロ
ジツク１に入力される。この場合、発振回路４よ
り第２図ａに示す高速クロツクが出力され、クロ
ツク端子８に第２図ｂに示す低速クロツクが供給
されてるとすると、同期フリツプフロツプ６より
第２図ｃに示す低速クロツクが同期クロツクとし
て出力される。
“１”にする。すると第２の選択回路９は第１の
選択回路７の出力を選択する。このときテスト開
始端子１１は“０”なのでテスト実行フリツプフ
ロツプ１３は“０”で、これが第１の選択回路７
に与えらえる。これにより第１の選択回路７が同
期フリツプフロツプ６の出力を選択するようにな
り、この出力が第２の選択回路９を介して内部ロ
ジツク１に入力される。この場合、発振回路４よ
り第２図ａに示す高速クロツクが出力され、クロ
ツク端子８に第２図ｂに示す低速クロツクが供給
されてるとすると、同期フリツプフロツプ６より
第２図ｃに示す低速クロツクが同期クロツクとし
て出力される。
従つて、この状態で、同期フリツプフロツプ６
の低速クロツクにより第２図ｇに示すテスト前後
処理モードが設定され、この低速クロツクに従つ
てテスト入力パターンが入力レジスタ２にゆつく
りと書き込まれる。この時、カウンタ１５は、テ
スト実行モードで内部ロジツク１に実行させたい
サイクル数を例えば２サイクルとすれば１がセツ
トされる。
の低速クロツクにより第２図ｇに示すテスト前後
処理モードが設定され、この低速クロツクに従つ
てテスト入力パターンが入力レジスタ２にゆつく
りと書き込まれる。この時、カウンタ１５は、テ
スト実行モードで内部ロジツク１に実行させたい
サイクル数を例えば２サイクルとすれば１がセツ
トされる。
この状態から、テスト開始端子１１に第２図ｄ
に示すような“１”信号を入力して、テスト実行
フリツプフロツプ１３のＱ端子を“１”にすると
（第２図ｅ）、今度は、第１の選択回路７は発振回
路４の高速クロツクを選択し、高速クロツクが第
２の選択回路９を介して出力される。
に示すような“１”信号を入力して、テスト実行
フリツプフロツプ１３のＱ端子を“１”にすると
（第２図ｅ）、今度は、第１の選択回路７は発振回
路４の高速クロツクを選択し、高速クロツクが第
２の選択回路９を介して出力される。
すると、第２図ｇに示すテスト実行モードが設
定され、高速クロツクによる内部ロジツク１のテ
ストが実行される。この場合、最初の高速クロツ
クで入力レジスタ２のテスト入力パターンが内部
ロジツク１に送り込まれ所定の動作が実行され、
所定時間後に内部ロジツク１の出力側にテスト出
力パターンが出力され、この出力パターンが次の
高速クロツクで出力レジスタ３に取り込まれるよ
うになる。
定され、高速クロツクによる内部ロジツク１のテ
ストが実行される。この場合、最初の高速クロツ
クで入力レジスタ２のテスト入力パターンが内部
ロジツク１に送り込まれ所定の動作が実行され、
所定時間後に内部ロジツク１の出力側にテスト出
力パターンが出力され、この出力パターンが次の
高速クロツクで出力レジスタ３に取り込まれるよ
うになる。
このテスト実行モードでは、カウンタ１５に
は、アンド回路１４を介して高速クロツクが入力
されダウンカウントされ、そのカウント内容が０
になると、第２図ｆに示す“１”出力を発生す
る。
は、アンド回路１４を介して高速クロツクが入力
されダウンカウントされ、そのカウント内容が０
になると、第２図ｆに示す“１”出力を発生す
る。
これにより、テスト実行フリツプフロツプ１３
のＱ端子が“０”となり、再び同期フリツプフロ
ツプ６からの低速クロツクが同期クロツクとして
出力される。この場合、テスト前後処理モードが
設定され、この低速クロツクにより出力レジスタ
３の出力パターンがゆつくりと読み出し可能とな
る。
のＱ端子が“０”となり、再び同期フリツプフロ
ツプ６からの低速クロツクが同期クロツクとして
出力される。この場合、テスト前後処理モードが
設定され、この低速クロツクにより出力レジスタ
３の出力パターンがゆつくりと読み出し可能とな
る。
従つて、この出力レジスタ３よりゆつくり読み
出される出力パターンをICテスタに取り込むこ
とにより、内部ロジツク１が正常に動作したかを
判定する論理機能テストを行うことができる。ま
た、この時内部ロジツク１の動作に用いられた高
速クロツクを出力端子５より外部から測定するこ
とで、許容された遅延時間内に内部ロジツク１が
正常に動作できたかを判定する遅延時間テスト
（AC特性テスト）を行うこともできる。
出される出力パターンをICテスタに取り込むこ
とにより、内部ロジツク１が正常に動作したかを
判定する論理機能テストを行うことができる。ま
た、この時内部ロジツク１の動作に用いられた高
速クロツクを出力端子５より外部から測定するこ
とで、許容された遅延時間内に内部ロジツク１が
正常に動作できたかを判定する遅延時間テスト
（AC特性テスト）を行うこともできる。
以下、同様にしてテスト開始端子１１に“１”
を入力する毎に上述したテスト実行モードが得ら
れることになる。
を入力する毎に上述したテスト実行モードが得ら
れることになる。
その後、全てのテストが終了したところでテス
ト端子１０を“０”にすると第２の選択回路９は
クロツク端子８の入力を直接選択するようになり
テストモードから通常モードに復帰される。
ト端子１０を“０”にすると第２の選択回路９は
クロツク端子８の入力を直接選択するようになり
テストモードから通常モードに復帰される。
従つて、このような構成によれば集積回路を構
成する内部ロジツクに入力レジスタと出力レジス
タをそれぞれ設けるとともに、低速クロツクと高
速クロツクを選択可能にして出力する小規模なテ
スト専用回路を設け、最初に低速クロツクを選択
して、テスト入力パターンを入力レジスタに取り
込み、次いで高速クロツクを選択して入力レジス
タのテスト入力パターンを内部ロジツクに送り込
み所定の動作を行なわせて、その出力パターンを
出力レジスタに取り込み、その後、再ば低速クロ
ツクを選択してこの低速クロツクにより出力レジ
スタの内容を読み出すようにしたので、ゆつくり
入力パターンをセツトし、その後、出力レジスタ
に取り込まれた出力パターンを低速クロツクによ
りゆつくりと読み出すようにすればよくなり、集
積回路の高速化にもICテスタを十分に対応させ
ることができ、現状のICテスタによつても論理
機能テストおよび遅延時間テストを可能にでき
る。また、小規模なテスト専用回路を組込むだけ
で高速集積回路のテストができるので、高速用テ
スタを新たに開発することに比べ経済的にも極め
て有利である。更に、テスト実行モードでは複数
サイクルの高速クロツクが得られるので複数サイ
クルにまたがるテストも行なうことができる。更
にまた、発振回路の出力を外部に出力しているの
でこのときの周波数を測定するのみでAC特性の
テストもできる。
成する内部ロジツクに入力レジスタと出力レジス
タをそれぞれ設けるとともに、低速クロツクと高
速クロツクを選択可能にして出力する小規模なテ
スト専用回路を設け、最初に低速クロツクを選択
して、テスト入力パターンを入力レジスタに取り
込み、次いで高速クロツクを選択して入力レジス
タのテスト入力パターンを内部ロジツクに送り込
み所定の動作を行なわせて、その出力パターンを
出力レジスタに取り込み、その後、再ば低速クロ
ツクを選択してこの低速クロツクにより出力レジ
スタの内容を読み出すようにしたので、ゆつくり
入力パターンをセツトし、その後、出力レジスタ
に取り込まれた出力パターンを低速クロツクによ
りゆつくりと読み出すようにすればよくなり、集
積回路の高速化にもICテスタを十分に対応させ
ることができ、現状のICテスタによつても論理
機能テストおよび遅延時間テストを可能にでき
る。また、小規模なテスト専用回路を組込むだけ
で高速集積回路のテストができるので、高速用テ
スタを新たに開発することに比べ経済的にも極め
て有利である。更に、テスト実行モードでは複数
サイクルの高速クロツクが得られるので複数サイ
クルにまたがるテストも行なうことができる。更
にまた、発振回路の出力を外部に出力しているの
でこのときの周波数を測定するのみでAC特性の
テストもできる。
なお、この発明は上記実施例にのみ限定されず
要旨を変更しない範囲で適宜変形して実施でき
る。例えば上述では高速クロツクが２サイクルの
場合を述べたが内部ロジツクにフリツプフロツプ
などを含み入力パターンに対し出力パターンが直
ちに求められず数クロツクを要する場合は数サイ
クルの高速クロツクを与えるようにすればよい。
この場合高速クロツクは内部ロジツクにも与えら
れるようになる。
要旨を変更しない範囲で適宜変形して実施でき
る。例えば上述では高速クロツクが２サイクルの
場合を述べたが内部ロジツクにフリツプフロツプ
などを含み入力パターンに対し出力パターンが直
ちに求められず数クロツクを要する場合は数サイ
クルの高速クロツクを与えるようにすればよい。
この場合高速クロツクは内部ロジツクにも与えら
れるようになる。
第１図はこの発明の一実施例を示す概略的構成
図、第２図は同実施例を説明するためのタイムチ
ヤートである。 １……内部ロジツク、２……入力レジスタ、３
……出力レジスタ、４……発振回路、５……発振
出力端子、６……同期フリツプフロツプ、７９…
…選択回路、８……クロツク端子、１０……テス
ト端子、１１……テスト開始端子、１２，１４…
…アンド回路、１３……テスト実行フリツプフロ
ツプ、１５……カウンタ、１６……ノツト回路。
図、第２図は同実施例を説明するためのタイムチ
ヤートである。 １……内部ロジツク、２……入力レジスタ、３
……出力レジスタ、４……発振回路、５……発振
出力端子、６……同期フリツプフロツプ、７９…
…選択回路、８……クロツク端子、１０……テス
ト端子、１１……テスト開始端子、１２，１４…
…アンド回路、１３……テスト実行フリツプフロ
ツプ、１５……カウンタ、１６……ノツト回路。
Claims (1)
- 【特許請求の範囲】 １ 入力レジスタおよび出力レジスタを有する内
部ロジツクと、高速クロツクを発生する手段と、
低速クロツクを発生する手段と、これら高速クロ
ツクあるいは低速クロツクのいずれかを選択する
選択手段とにより実行されるテスト手段を具備
し、このテスト手段は、テスト前後処理モードで
上記選択手段により低速クロツクが選択され該低
速クロツクによりテスト入力パターンを上記入力
レジスタに取り込み、次いでテスト実行モードで
上記選択手段により高速クロツクが選択され該高
速クロツクにより上記入力レジスタのテスト入力
パターンに基づいて上記内部ロジツクを動作させ
るとともにその出力パターンを上記出力レジスタ
に出力し、続くテスト前後処理モードで上記選択
手段により低速クロツクが選択され該低速クロツ
クにより上記出力レジスタの内容を読み出し可能
にしたことを特徴とする集積回路。 ２ 上記テスト実行モードで高速クロツクをカウ
ントするカウンタを有し、このカウンタの内容が
所定値になつたとき選択手段によるクロツクの選
択を高速クロツクから低速クロツクに切り替える
ようにしたことを特徴とする特許請求の範囲第１
項記載の集積回路。 ３ 高速クロツクを発生する手段は、奇数個のノ
ツト回路を直列に接続したものであることを特徴
とする特許請求の範囲第１項又は第２項に記載の
集積回路。 ４ 高速クロツクを発生する手段は、高速クロツ
クを外部に出力する手段を有することを特徴とす
る特許請求の範囲第１項乃至第３項のいずれかに
記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085321A JPS58201151A (ja) | 1982-05-20 | 1982-05-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085321A JPS58201151A (ja) | 1982-05-20 | 1982-05-20 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201151A JPS58201151A (ja) | 1983-11-22 |
| JPH0377543B2 true JPH0377543B2 (ja) | 1991-12-10 |
Family
ID=13855349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085321A Granted JPS58201151A (ja) | 1982-05-20 | 1982-05-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201151A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810724B2 (ja) * | 1987-08-05 | 1996-01-31 | 富士通株式会社 | ゲ−トアレイ及びメモリを有する半導体集積回路装置 |
| JPH02245682A (ja) * | 1989-03-18 | 1990-10-01 | Fujitsu Ltd | 半導体装置の試験装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
| JPS5749261A (en) * | 1980-09-10 | 1982-03-23 | Nec Corp | Integrated circuit device |
-
1982
- 1982-05-20 JP JP57085321A patent/JPS58201151A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201151A (ja) | 1983-11-22 |
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