JPH11224180A - インターフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】非同期で動作する二つの回路に使用されるクロ
ック周期に制約がなく、簡易な回路構成で高速のデータ
伝送が可能なインターフェース回路を提供する。 【解決手段】 第１のクロック信号１００に同期して動
作する第１の回路１０は、書込要求信号１００に基づい
てライトイネーブル信号１０３を出力する。ライトイネ
ーブル信号１０３が有効なときライト信号１０４とライ
トアドレス１０５が生成され、これらによって、ライト
データ１０２がバッファ１２に書き込まれる。また、リ
ード信号１０８とリードアドレス１０９に基づいてリー
ドデータ１０６がバッファ１２から読み出される。アド
レス比較回路１９は、ライトアドレス１０５とリードア
ドレス１０９を比較してバッファ１２に記憶されている
蓄積データ数を検出し、これを設定値と比較することに
よって、書込許可信号１１３と読出許可信号１１２を生
成する。この場合、比較動作は常時行われるが、両アド
レスに変化がないタイミングを特定することによって、
安定した比較結果を得るようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、二つの回路間でデ
ータ転送を行うために設けられるインターフェース回路
に関するものであり、特に、非同期で動作する回路間で
データを高速転送するのに好適である。

【０００２】

【従来の技術】デジタルデータを処理するシステムにお
いては、複数の回路間でデータの授受を行いながら、処
理を進めるものが多い。データを出力する回路とデータ
を入力する回路とが非同期で動作する場合には、両回路
の間にデータを一時的に記憶するバッファを有するイン
ターフェース回路を設け、同期をとる必要がある。

【０００３】このようなインターフェース回路として、
バッファへの書き込みあるいは読み出しを一方の回路に
用いられるクロックに同期させて行うものが特開平９−
２２２９８８号公報に開示されている。このインターフ
ェース回路では、バッファの書込位置を指示する書込ア
ドレスとバッファへの読出位置を指示する読出アドレス
とが完全に同期する点に特徴があり、同期化に用いたク
ロックのタイミングで両アドレスを比較して、バッファ
のデータ蓄積度を常に検出している。したがって、この
技術によれば、データ蓄積度を常時監視することによ
り、バッファが完全に空の状態になるのを待たずに書込
動作を開始でき、また、それが完全に満杯の状態になる
のを待たずに読出動作を開始することができる。

【０００４】

【発明が解決しようとする課題】ところで、特開平９−
２２２９８８号公報に開示されたインターフェース回路
では、読出アドレスと書込アドレスとを完全に同期化さ
せるために、出力回路のクロックｓｃｌｋと入力回路の
クロックｍｃｌｋに一定の関係が必要とされていた。す
なわち、特開平９−２２２９８８号公報の段落番号００
６４に記載されているように、クロックｓｃｌｋの周期
はクロックｍｃｌｋの周期の１．５倍以上必要とされ、
この場合に限って、比較的簡易な回路によってインター
フェース回路を構成することができた。仮に、クロック
ｓｃｌｋの周期がクロックｍｃｌｋの周期の１．５倍未
満であるならば、同期化のために高速のクロックを別回
路で生成する必要があった。したがって、従来技術で
は、非同期で動作する二つの回路に使用されるクロック
周期に制約があるといった問題があり、また、クロック
周期に制約を設けない場合には、回路構成が複雑になる
という問題があった。

【０００５】本発明は、上述した事情に鑑みてなされた
ものであり、非同期で動作する二つの回路に使用される
クロック周期に制約がなく、簡易な回路構成で高速のデ
ータ伝送が可能なインターフェース回路を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
本発明にあっては、第１のクロック信号に同期する第１
の回路と第２のクロック信号に同期する第２の回路との
間に設けられ、前記第１の回路と前記第２の回路との間
でデータを転送するインターフェース回路であって、前
記第１の回路から供給されるデータを書き込むととも
に、記憶された前記データを読み出して前記第２の回路
へ出力する記憶手段と、前記第１のクロック信号に基づ
いて、前記記憶手段の書込位置を指示する書込アドレス
を生成する書込アドレス生成手段と、前記第２のクロッ
ク信号に基づいて、前記記憶手段の読出位置を指示する
読出アドレスを生成する読出アドレス生成手段と、前記
第１のクロック信号と前記第２のクロック信号とに基づ
いて、前記書込アドレスと前記読出アドレスとが同時に
確定するタイミングを検出するタイミング検出手段と、
前記タイミング検出手段によって検出されたタイミング
における前記書込アドレスと前記読出アドレスに基づい
て、前記第１の回路の書込動作と前記第２の回路の読出
動作とを制御する制御手段とを備えたことを特徴とす
る。

【０００７】

【発明の実施の形態】Ａ．第１実施形態 以下、本発明の一実施形態に係わるインターフェース回
路を用いたデータ伝送システムについて説明する。 １．第１実施形態の構成 １−１；全体構成 図１は、本発明の一実施形態に係わるインターフェース
回路を用いたデータ伝送システムの回路図である。図に
おいて、１０は第１のクロック信号１００に同期して動
作する第１の回路、１１は第２のクロック信号１０１に
同期して動作する第２の回路であり、これらの回路の間
にインターフェース回路１が設けられている。なお、こ
の例では、第１の回路１０から第２の回路１１にデータ
を転送するものとする。また、第１のクロック信号１０
０と第２のクロック信号１０１の周期は任意であるが、
理解を容易にするため、この例では第１のクロック信号
１００の周期が第２のクロック信号１０１の周期よりも
長いものとする。

【０００８】第１の回路１０には、書込要求信号１１４
が供給されるようになっており、書込要求信号１１４の
有効期間中（例えば、ローレベル期間中）に、第１の回
路１０は、第１のクロック信号１００に同期してライト
データ１０２とライトイネーブル信号１０３とを出力す
るように構成されている。一方、第２の回路１１には、
読出許可信号１１２が供給されるようになっており、読
出許可信号１１２の有効期間中（例えば、ローレベル期
間中）に、第２の回路１１は、第２のクロック信号１０
１に同期してリードイネーブル信号１０３を出力すると
ともに、リードデータ１０６を取り込むように構成され
ている。

【０００９】次に、インターフェース回路１は、バッフ
ァ１２、ライト信号発生器１３、ＷＲアドレスカウンタ
１４、リード信号発生器１５、ＲＤアドレスカウンタ１
６、アドレス比較タイミング生成回路１７、およびアド
レス比較回路１９から構成されている。

【００１０】まず、バッファ１２は、書込と読出が同時
に行えるように、例えば、２ポートのＲＡＭによって構
成されている。バッファ１２には、第１の回路１０から
のライトデータ１０２が書き込まれ、これが、所定のタ
イミングでリードデータ１０６として読み出され第２の
回路１１に供給されるようになっている。

【００１１】次に、ライト信号発生器１３は、第１のク
ロック信号１００とライトイネーブル信号１０３とに基
づいて、ライト信号１０４を生成する。ライト信号発生
器１３は、例えば、オア回路で構成され、第１のクロッ
ク信号１００とライトイネーブル信号１０３の論理和が
ライト信号１０４として出力される。ライト信号１０４
は、バッファ１２へライトデータ１０２を書き込むため
のクロックとして作用する。

【００１２】次に、ＷＲアドレスカウンタ１４は、カウ
ント値をライトアドレス１０５として出力する。ＷＲア
ドレスカウンタ１４のイネーブル入力端子にはライトイ
ネーブル信号１０３が供給され、そのクロック入力端子
には第１のクロック信号１００が供給されるようになっ
ている。したがって、ライトイネーブル信号１０３が有
効な時に、第１のクロック信号１００と同期してライト
アドレス１０５がインクリメントされる。

【００１３】次に、リード信号発生器１５は、第２のク
ロック信号１０１とリードイネーブル信号１０７とに基
づいて、リード信号１０８を生成する。リード信号発生
器１５は、ライト信号発生器１３と同様に、例えば、オ
ア回路で構成される。リード信号１０８は、バッファ１
２からリードデータ１０６を読み出すためのクロックと
して作用する。

【００１４】次に、ＲＤアドレスカウンタ１６は、カウ
ント値をリードアドレス１０９として出力する。ＲＤア
ドレスカウンタ１６においては、リードイネーブル信号
１０７が有効な時に、第２のクロック信号１０１と同期
してリードアドレス１０９がインクリメントされる。

【００１５】次に、アドレス比較タイミング生成回路１
７は、第１のクロック信号１００に基づいて、第１，第
２の比較タイミング信号１１０，１１１を生成する。ア
ドレス比較タイミング生成回路１７は、例えば、第１の
クロック信号１００を分周するトグル回路によって構成
され、トグル信号とこれを反転した信号とが第１，第２
の比較タイミング信号１１０，１１１として出力される
ようになっている。

【００１６】次に、アドレス比較回路１９は、ライトア
ドレス１０５とリードアドレス１０９とを比較し、この
比較結果に基づいて書込許可信号１１３と読出許可信号
１１２とを第２のクロック信号１０１に同期して生成す
るように構成されている。書込許可信号１１３は、その
値がロ−レベルであるときバッファ１２へライトデータ
１０２を書き込むことを許可する。また、読出許可信号
１１２は、その値がローレベルであるときバッファ１２
からリードデータ１０６を読み出すことを許可する。

【００１７】次に、ライトＲＥＱ生成回路１８は、書込
許可信号１１３を第１のクロック信号１００に同期させ
た書込要求信号１１４を生成する。ライトＲＥＱ生成回
路１８は、例えば、Ｄフリップフロップによって構成さ
れる。

【００１８】１−２；アドレス比較回路の構成 次に、アドレス比較回路１９の具体的な構成を説明す
る。図２はアドレス比較回路の回路図である。この図に
示すように、アドレス比較回路１９は、Ａレジスタ２
１、比較回路２２、フリップフロップ２３、Ｂレジスタ
２４およびＣレジスタ２５から構成され、これらによっ
て、バッファ１２に蓄積されるているデータ数が検出さ
れ、検出結果に基づいて読出許可信号１１２と書込許可
信号１１３とが生成されるようになっている。

【００１９】まず、Ａレジスタ２１は、ライトアドレス
１０５、第１の比較タイミング信号１１０、および第１
のクロック信号１００に基づいて、Ａアドレス２００を
生成する。具体的には、第１の比較タイミング信号１１
０が有効な時（この例では、ハイレベルの時）、第１の
クロック信号１００の立ち上がりエッジでライトアドレ
ス１０５がラッチされ、Ａアドレス２００が生成され
る。この場合、第１の比較タイミング信号１１０は、上
述したように第１のクロック信号１００を分周したトグ
ル信号として与えられるから、Ａアドレス２００は、２
クロック毎にライトアドレスを伝搬させたものとなる。

【００２０】次に、比較回路２２は、リードアドレス１
０９とＡアドレス２００に基づいて、バッファ１２に蓄
積されているデータ数を検出し、これを予め決められた
所定値と比較することによって、第１，第２の比較結果
２０１，２０２を生成する。第１の比較結果２０１はバ
ッファ１２からデータを読み出せるか否かを示し、第２
の比較結果２０２はバッファ１２へデータを書き込める
か否かを示している。なお、比較の方法についは後述す
る。

【００２１】次に、フリップフロップ２３は、第２の比
較タイミング信号１１１を第２のクロック信号１０１で
ラッチすることにより、第１のクロック信号１００に同
期している第２の比較タイミング信号１１１を第２のク
ロック信号１０１に同期化させて、第３の比較タイミン
グ信号２０３を生成する。

【００２２】次に、Ｂレジスタ２４には、第１の比較結
果２０１と第３の比較タイミング信号２０３が供給さ
れ、第３の比較タイミング信号２０３が有効な時（この
例ではハイレベル）、第２のクロック信号１０１の立ち
上がりエッジで第１の比較結果２０１を読み出して、読
出許可信号１１２を生成する。

【００２３】次に、Ｃレジスタ２５には、第２の比較結
果２０２と第３の比較タイミング信号２０３が供給さ
れ、第３の比較タイミング信号２０３が有効な時（この
例ではハイレベル）、第２のクロック信号１０１の立ち
上がりエッジで第２の比較結果２０２を読み出して、書
込許可信号１１３を生成する。

【００２４】２．第１実施形態の動作 次に、第１実施形態のデータ伝送システムの動作を図面
を参照しつつ説明する。 ２−１；書込動作 図３は、第１の回路１０からバッファ１２へライトデー
タ１０２を書き込む際のタイミングの一例を示すタイミ
ングチャートである。図３（ａ）に示す第１のクロック
信号１００に同期して、図３（ｂ）に示す書込要求信号
１１４が第１の回路１０に供給されたとすると、第１の
回路１０は、書込要求信号１１４が有効となる期間（こ
の例では、ローレベル期間）において、データの書込を
行う。例えば、図３（ｄ）に示すライトデータＤ１〜Ｄ
４、Ｄ５〜Ｄ７をバッファ１２に書き込むものとすれ
ば、第１の回路１０は、図３（ｃ）に示すライトイネー
ブル信号１０３を生成する。ライトイネーブル信号１０
３はローレベルで有効となる。

【００２５】このライトイネーブル信号１０３がライト
信号発生器１３に供給されると、ライト信号発生器１３
は、ライトイネーブル信号１０３と第１のクロック信号
１００に基づいて、図３（ｅ）に示すライト信号１０４
を生成する。また、ライトイネーブル信号１０３がＷＲ
アドレスカウンタ１４に供給されると、ＷＲアドレスカ
ウンタ１４は、ライトイネーブル信号１０３が有効な時
（ローレベルの時）、第１のクロック信号１００の立ち
上がりエッジでカウント値をインクリメントして、これ
を図３（ｆ）に示すライトアドレス１０５として生成す
る。

【００２６】ライトアドレス１０５が図３（ｆ）に示す
ように、「１→２→３→４→５→６→７」と変化する
と、ライトデータＤ１がアドレス値「１」に対応する記
憶領域、ライトデータＤ２がアドレス値「２」に対応す
る記憶領域といったように順次記憶されていく。このよ
うにして、４個の連続したライトデータＤ１〜Ｄ４が書
き込まれ、この後、３個の連続したライトデータＤ５〜
Ｄ７が書き込まれる。このように、バッファ１２に対す
るデータ書込はバーストライト動作で行うことができる
ので、高速のデータ転送に対応することが可能となる。

【００２７】２−２；読出動作 次に、図４は、第２の回路１１がバッファ１２からリー
ドデータ１０６を読み出すタイミングの一例を示すタイ
ミングチャートである。図４（ａ）に示す第２のクロッ
ク信号１０１に同期して、図４（ｂ）に示す読出許可信
号１１２が第２の回路１１に供給されたとすると、第２
の回路１１は、読出許可信号１１２が有効となる期間
（この例では、ローレベル期間）において、データの読
出を行う。

【００２８】例えば、図３（ｃ）に示すリードイネーブ
ル信号１０７を第２の回路１１が出力したとすると、リ
ード信号発生器１５はリードイネーブル信号１０７と第
２のクロック信号１０１とに基づいて、図４（ｄ）に示
すリード信号１０８を生成する。

【００２９】また、リードイネーブル信号１０７がＲＤ
アドレスカウンタ１６に供給されると、ＲＤアドレスカ
ウンタ１６は、リードイネーブル信号１０７がローレベ
ルの時、第２のクロック信号１０１の立ち上がりエッジ
でカウント値をインクリメントして、これを図４（ｆ）
に示すリードアドレス１０９として生成する。

【００３０】リードアドレス１０９が図４（ｆ）に示す
ように「０→２→…→９」と変化し、各アドレスに対応
するバッファ１２の記憶領域に記憶されているデータ
が、各々Ｄ０〜Ｄ９であるとすれば、図４（ｅ）に示す
ように、まず、データＤ０〜Ｄ４が連続して読み出さ
れ、この後、データＤ５〜Ｄ８が読み出される。このよ
うに、バッファ１２に対するデータ読出はバーストリー
ド動作で行うことができるので、高速のデータ転送に対
応することが可能となる。

【００３１】２−３；アドレス比較動作 次に、図５はアドレス比較の動作タイミングの一例を示
すタイミングチャートである。まず、アドレス比較タイ
ミング生成回路１７は、図５（ａ）に示す第１のクロッ
ク信号１００を分周して第１，第２の比較タイミング信
号１１０，１１１（図５（ｃ），（ｅ）参照）を生成し
てアドレス比較回路１９に出力する。アドレス比較回路
１９のＡレジスタ２１では、第１の比較タイミング信号
１１０が有効な時（この例では、ハイレベルの時）、第
１のクロック信号１００の立ち上がりエッジでライトア
ドレス１０５（図５（ｂ）参照）をラッチしてＡアドレ
ス２００を生成する。このため、Ａアドレス２００は、
図５（ｄ）に示すように２クロックに１回の割合でライ
トアドレス１０５を更新したものとなり、その値は「６
→７→９→Ａ→Ｂ」といったように変化する。

【００３２】一方、第２の比較タイミング信号１１１が
フリップフロップ２３に供給されると、フリップフロッ
プ２３は、第２の比較タイミング信号１１１を図５
（ｆ）に示す第２のクロック信号１０１の立ち上がりエ
ッジでラッチして図５（ｇ）に示す第３の比較タイミン
グ信号２０３を生成する。これにより、第２の比較タイ
ミング信号１１１は、第２のクロック信号１０１によっ
て同期化される。

【００３３】次に、図５（ｈ）に示すリードアドレス１
０９とＡアドレス２００が比較回路２２に供給される
と、比較回路２２は、２つのアドレスと予め決められた
設定値を比較して第１の比較結果２０１と第２の比較結
果２０２とを生成する。ここで、比較結果の求める方法
の一例を説明する。例えば、バッファ１２の記憶容量が
３２ワードであり、５ビットのアドレスによって各記憶
領域を指定できるものとする。また、ＷＲアドレスカウ
ンタ１４とＲＤアドレスカウンタ１６はともに６ビット
カウンタで、そのカウント値の下位５ビットがバッファ
１２に供給されており、アドレス比較回路１９には６ビ
ットのライトアドレス１０５とリードアドレス１０９が
入力され、比較回路２２には６ビットのリードアドレス
１０９とＡアドレス２００とが入力されているものとす
る。

【００３４】まず、比較回路２２は、バッファ１２に蓄
積されているデータ数を検出するため、Ａアドレス２０
０とリードアドレス１０９の差分値を求める。ところ
で、バッファ１２は、巡回型のメモリで構成されるた
め、リードアドレス１０９の値がＡアドレス２００の値
を上回ることもある。そこで、以下の条件で蓄積データ
数を検出する。 Ａアドレス≧リードアドレスの場合 この場合にはライトアドレス（Ａアドレス）が先行して
いるので、蓄積データ数は、次式で与えられる。 蓄積データ数＝Ａアドレス−リードアドレス Ａアドレス＜リードアドレスの場合 この場合には、リードアドレスが先行しているので、バ
ッファ１２の記憶容量を考慮してデータ数を算出する必
要がある。このため、データ数は次式で与えられる。 蓄積データ数＝（Ａアドレス＋６４）−リードアドレス こうして算出された蓄積データ数が「０」の場合には、
バッファ１２は空の状態にあり、蓄積データ数が「３
２」の場合には、バッファ１２は満杯の状態にある。

【００３５】第１の比較結果２０１は、蓄積データ数を
予め定められたリード設定値と比較することにより生成
され、蓄積データ数がリード設定値以上である場合に
は’０’となり、蓄積データ数がリード設定値未満であ
る場合には’１’となる。リード設定値は、バッファ１
２が空の状態の時に第２の回路１１がリードイネーブル
信号１０７を有効にしないように設けられた値であり、
正常にリードデータ１０６を読み出すことができるよう
なデータ数に設定される。具体的には、１回のリード動
作を終了した後にアドレス比較を経て読出許可信号１１
２に到達するまでの遅延、読出許可信号１１２が無効に
なってから第２の回路１１がリード動作を止めるまでの
遅延、および第２の回路１１のリード動作タイミング仕
様を考慮して、これらの遅延分の間に読み出される最大
ワード数に基づいて決定される。

【００３６】この例では、リード動作終了後から読出許
可信号１１２に到達する遅延は最大で３クロック（第２
のクロック信号１０１）である。ここで、読出許可信号
１１２が無効になってから第２の回路１１がリード動作
を止めるまでの遅延は無く、第２の回路１１は全てのサ
イクルでリードする可能性があるものとすれば、リード
設定値は「３」とすればよい。仮に、第２の回路１１が
２サイクルに１回の割合でリードするのであれば、リー
ド設定値は「２」とすればよい。なお、リード設定値が
「３」の場合の真理値表を図６に示す。この場合には、
蓄積データ数が３以上、すなわち、バッファ１２に３ワ
ード以上のデータが残っていれば、第１の比較結果２０
１は’０’となり、２ワード以下のときには’１’とな
る。

【００３７】次に、第２の比較結果２０２は、蓄積デー
タ数を予め定められたライト設定値と比較することによ
り生成され、蓄積データ数がライト設定値以上である場
合には’１’となり、蓄積データ数がライト設定値未満
である場合には’０’となる。ライト設定値は、バッフ
ァ１２が満杯の状態の時に第１の回路１１がライトイネ
ーブル信号１０３を有効にしないように設けられた値で
あり、正常にライトデータ１０２を書き込めるようなデ
ータ数に設定される。具体的には、１）１回のライト動
作を終了した後にアドレス比較を経て書込許可信号１１
３が生成され、ライトＲＥＱ生成回路１８で第１のクロ
ック信号１００に書込許可信号１１３を同期化させ書込
要求信号１１４を生成するまでの遅延、２）書込要求信
号１１４が無効になってから第１の回路１０がライト動
作を止めるまでの遅延、３）第１の回路１０のライト動
作タイミング仕様を考慮して、これらの遅延分の間に書
き込まれる最大ワード数に基づいて決定される。

【００３８】この例では、ライト動作が終了した後にラ
イトアドレス１０５がＡアドレス２００に伝搬されるま
で最大２クロック（第１のクロック信号１００）の遅延
があり、Ａアドレス２００とリードアドレス１０９の比
較結果が書込許可信号１１３に伝搬されるまでの遅延を
第１のクロック信号１００に対して換算すると最大でも
３クロック未満の遅延があり、書込許可信号１１３がラ
イトＲＥＱ生成回路１８で１段のフリップフロップを介
して第１のクロック信号１００に同期化させる際に１ク
ロックの遅延がある。また、第１の回路１０では書込要
求信号１１４が無効になってからライト動作を止めるま
での遅延を１クロックとすると、これらの遅延の合計は
６クロックとなる。６クロックの間にバッファ１２に書
き込むワード数の最大値は第１の回路１０のライト動作
のタイミング仕様によるが、ここでは、６クロック全て
に書込の可能性があるものとする。

【００３９】また、第１の回路１０では、複数ワード
（図３の例では４ワード）を連続して書き込むバースト
ライト動作を行っている。仮に、書込要求信号１１４が
無効になるのと同時にバーストライト動作を開始してし
まうと、当該バーストサイクルでさらに４ワード書き込
まれることになる。このことから、比較アドレスに該当
するライト動作を行った後、最大でさらに１０ワードの
書込が行われる可能性がある。したがって、ライト設定
値は、バッファ１２のデータ容量である「３２」から、
「１０」を差し引いた値「２２」に設定される。なお、
ライト設定値が「２２」の場合の真理値表を図７に示
す。この場合には、蓄積データ数が２２以上、すなわ
ち、バッファ１２に２２ワード以上のデータが残ってい
れば、第２の比較結果２０２は’１’となり、２１ワー
ド以下のときには’０’となる。

【００４０】このようにして、第１の比較結果２０１と
第２の比較結果２０２が、リードアドレス１０９とＡア
ドレス２００とに基づいて生成されるが、両アドレスの
時間基準となる第１，第２のクロック信号１００，１０
１は同期していないため、比較結果が不安定となるタイ
ミングが存在する。

【００４１】例えば、図５（ｉ）に示すように第１の比
較結果２０１は、網掛け部分で不安定な値をとる。な
お、第２の比較結果２０２についても同様である。この
ため、Ｂレジスタ２４とＣレジスタ２５は、図５（ｇ）
に示す第３の比較タイミング信号２０３がハイレベルの
期間中に第２のクロック信号１０１の立ち上がりエッジ
で、第１，第２の比較結果２０１，２０２を各々ラッチ
して、読出許可信号１１２と書込許可信号１１３を各々
生成している。

【００４２】図５に示す例にあっては、点線で示す各タ
イミング（アドレスが確定しているタイミング）におい
て、図５（ｉ）に示す第１の比較結果２０１がＢレジス
タ２４から読み出され、図５（ｊ）に示す読出許可信号
１１２として第２の回路１１に出力される。

【００４３】このように、第１実施形態によれば、第１
のクロック信号１００と第２のクロック信号１０１の間
に周期上の制約はなく、簡易な構成によって、第１の回
路１０に対して安定な書込要求信号１１４を第１のクロ
ック信号１００に同期して送出することができる。ま
た、第２の回路１１に対して安定した読出許可信号１１
２を第２のクロック信号１０１に同期して送出すること
ができる。

【００４４】また、バッファ１２に対してバーストライ
ト動作およびバーストリード動作を行うことができ、し
かもバッファ１２の蓄積データ数を適切に監視すること
により、バッファが完全に空の状態になるのを待たずに
書込動作を開始でき、また、それが完全に満杯の状態に
なるのを待たずに読出動作を開始することができる。こ
の結果、第１，第２の回路１０，１１の間で高速のデー
タ転送を実現することが可能となる。

【００４５】Ｂ．第２実施形態 次に、本発明の第２実施形態に係わるインターフェース
回路を用いたデータ伝送システムについて説明する。こ
のデータ伝送システムは、データを第２の回路１１から
第１の回路１０に伝送する点で、第１実施形態と相違す
る。

【００４６】図８は、第２実施形態に係わるインターフ
ェース回路を用いたデータ伝送システムの回路図であ
る。なお、図１と同一の構成部分には同一の符号が付し
てある。また、図８に示すリード信号発生器６３、ＲＤ
アドレスカウンタ６４、ライト信号発生器６５、および
ＷＲアドレスカウンタ６６は、図１に示すリード信号発
生器１５、ＲＤアドレスカウンタ１６、ライト信号発生
器１３、およびＷＲアドレスカウンタ１４に各々相当
し、第２の回路１１側に設けられているのか、第１の回
路１０に設けられているのかという点でのみ相違する。

【００４７】図８において、第１のクロック信号１００
に同期して動作する第１の回路１０と、第２のクロック
信号１０１に同期して動作する第２の回路１１の間に
は、インターフェース回路２が設けられている。なお、
この例では、第１実施形態と同様に第１のクロック信号
１００の周期が第２のクロック信号１０１の周期よりも
長いものとする。

【００４８】まず、第１の回路１０からのリードイネー
ブル信号６０３がリード信号発生器６３に入力される
と、リード信号発生器６３はリードイネーブル信号６０
３が有効な時にリード信号６０４を出力する。また、Ｒ
Ｄアドレスカウンタ６４はリードイネーブル信号６０３
が有効な時に、第１のクロック信号１００を用いてリー
ドアドレス６０５をインクリメントする。バッファ１２
ではリード信号６０４が入力された時、リードアドレス
６０５の指示する位置からリードデータ６０２を読み出
して出力する。

【００４９】次に、第２の回路１１からのライトイネー
ブル信号６０７がライト信号発生器６５に入力される
と、ライト信号発生器６５はライトイネーブル信号６０
７が有効な時にライト信号６０８を出力する。また、Ｗ
Ｒアドレスカウンタ６６はライトイネーブル信号６０７
が有効な時に、第２のクロック信号１０１を用いてライ
トアドレス６０９をインクリメントする。バッファ１２
ではライト信号６０８が入力された時、ライトアドレス
６０９の指示する位置にライトデータ６０６を書き込
む。

【００５０】次に、アドレス比較タイミング生成回路１
７からは、第１の比較タイミング生成信号１１０と第２
の比較タイミング生成信号１１１とが第１のクロック信
号１００に同期して出力される。また、アドレス比較回
路１９は、リードアドレス６０５とライトアドレス６０
９を比較して、書込許可信号６１２と読出許可信号６１
３を第２のクロック信号１０１に同期させて出力する。

【００５１】次に、リードＲＥＱ生成回路６８は 読出
許可信号６１３を第１のクロック信号１００でラッチし
て、第１のクロック信号１００に同期化させた読出要求
信号６１４を生成している。

【００５２】ここで、アドレス比較回路１９の回路図を
図９に示す。Ａレジスタ２１に、リードアドレス６０
５、第１の比較タイミング信号１１０、および第１のク
ロック信号１００が供給されると、Ａレジスタ２１は、
第１の比較タイミング信号１１０が有効な時（この例で
は、ハイレベルの時）、第１のクロック信号１００の立
ち上がりエッジでリードアドレス６０５をラッチしてＡ
アドレス２００を生成する。この場合、第１の比較タイ
ミング信号１１０は、第１のクロック信号１００を分周
したトグル信号として与えられる。このため、Ａアドレ
ス２００は、２クロック毎にリードアドレス６０５を伝
搬させたものとなる。

【００５３】次に、比較回路２２は、ライトアドレス６
０９とＡアドレス２００に基づいて、バッファ１２に蓄
積されているデータ数を検出し、これを予め決められた
所定値と比較することによって、第１，第２の比較結果
２０１，２０２を生成する。第１の比較結果２０１はバ
ッファ１２へデータを書き込めるか否かを示し、第２の
比較結果２０２はバッファ１２からデータを読み出せる
か否かを示している。なお、比較の方法についは上述し
た第１実施形態と同様であり、第１実施形態のリードア
ドレス１０９を第２実施形態のＡアドレス２００に、第
１実施形態のＡアドレス２００を第２実施形態のライト
アドレス６０９に置き換えればよい。

【００５４】次に、フリップフロップ２３は、第２の比
較タイミング信号１１１を第２のクロック信号１０１で
ラッチすることにより、第１のクロック信号１００に同
期している第２の比較タイミング信号１１１を第２のク
ロック信号１０１に同期化させて、第３の比較タイミン
グ信号２０３を生成する。

【００５５】ところで、Ａアドレス２００とライトアド
レス６０９は各々第１，第２のクロック信号１００，１
０１に同期しているので、第１実施形態と同様に第１，
第２の比較結果２０１，２０２には、不安定になるタイ
ミングが存在する。このため、両アドレスの値が安定し
ているタイミングにおける比較結果を得るためＢレジス
タ２４とＣレジスタ２５が設けられている。Ｂレジスタ
２４には、第１の比較結果２０１と第３の比較タイミン
グ信号２０３が供給され、第３の比較タイミング信号２
０３が有効な時（この例ではハイレベル）、第２のクロ
ック信号１０１の立ち上がりエッジで第１の比較結果２
０１を伝搬して、書込許可信号６１２を生成する。一
方、Ｃレジスタ２５には、第２の比較結果２０２と第３
の比較タイミング信号２０３が供給され、第３の比較タ
イミング信号２０３が有効な時（この例ではハイレベ
ル）、第２のクロック信号１０１の立ち上がりエッジで
第２の比較結果２０２を伝搬して、読出許可信号６１３
を生成する。これにより、書込許可信号６１２と読出許
可信号６１３を安定したものとすることができる。

【００５６】このように、第２実施形態によれば、第１
のクロック信号１００と第２のクロック信号１０１の間
に周期上の制約はなく、簡易な構成によって、第１の回
路１０に対して安定な読出要求信号６１４を第１のクロ
ック信号１００に同期して送出することができる。ま
た、第２の回路１１に対して安定な書込許可信号６１２
を第２のクロック信号１０１に同期して送出することが
できる。

【００５７】また、バッファ１２に対してバーストライ
ト動作およびバーストリード動作を行うことができ、し
かもバッファ１２の蓄積データ数を適切に監視すること
により、バッファが完全に空の状態になるのを待たずに
書込動作を開始でき、また、それが完全に満杯の状態に
なるのを待たずに読出動作を開始することができる。こ
の結果、第１，第２の回路１０，１１の間で高速のデー
タ転送を実現することが可能となる。

【００５８】Ｃ．変形例 以上、本発明に係わる実施形態を説明したが、本発明は
上述した実施形態に限定されるものではなく、以下に述
べる各種の変形が可能である。 上述した各実施形態において、アドレス比較タイミン
グ生成回路１７からは必ずしも第１の比較タイミング信
号１１０と第２の比較タイミング信号１１１の両方が必
要というわけではない。これらの信号は互いに反転して
いるだけであるから、どちらかの有効となるレベルを反
対にすれば１つの信号に両方の意味合いを持たせること
ができる。

【００５９】上述した各実施形態のインターフェース
回路１，２は、コンピュータシステムに用いることもで
きる。図１０は、インターフェース回路１，２を利用し
たコンピュータシステムのブロック図である。図におい
て、第１の回路１０は、ＰＣＩバスを介してＣＰＵとの
間でデータＤの授受を行う。この場合のデータ伝送は、
ＰＣＩバスのバースト転送モードを用いて実行してもよ
い。第１の回路１０と第２の回路１１との間には、上述
したインターフェース回路１，２が設けられており、非
同期で動作する第１，第２の回路１０，１１間でデータ
処理が行われるようになっている。この場合、インター
フェース回路１，２は、高速でデータ転送を行うことが
できるので、処理能力の高いコンピュータシステムを構
築するこｔができる。

【００６０】上述した各実施形態においては、アドレ
ス比較回路１９において、第１の比較結果２０１と第２
の比較結果２０２のうち、ライトアドレス１０５とリー
ドアドレス１０９とが同時に確定するタイミング（図５
中の点線のタイミング）における比較結果をＢレジスタ
２４とＣレジスタ２５で抽出するように構成した。この
場合、同時に確定するタイミングは、第１のクロック信
号１００に基づいて生成される第２の比較タイミング信
号１１１を第２のクロック信号１０１で同期化した第３
の比較タイミング信号２０３と、第２のクロック信号１
０１によって特定したが、他の方法によって、当該タイ
ミングを生成するようにしてもよい。 すなわち、上述
した実施形態のようにライトアドレス１０５が第１のク
ロック信号１００に同期し、リードアドレス１０９が第
２のクロック信号１０１に同期する場合には、両アドレ
スの変化タイミングは第１，第２のクロック信号１０
０，１０１に依存するから、第１，第２のクロック信号
１００，１０１に基づいてライトアドレス１０５とリー
ドアドレス１０９が同時に確定するタイミングを検出す
るように構成してもよい。

【００６１】また、上述した各実施形態の比較回路２
２は、リードアドレス１０９とライトアドレス１０５
（Ａアドレス２００）を比較して蓄積データ数を検出す
る蓄積データ数検出手段と、蓄積データ数とリード設定
値を比較する第１の比較手段、蓄積データ数とライト設
定値を比較する第２の比較手段として把握してもよい。
また、Ｂレジスタ２４は、第１の比較手段の比較結果を
第２のクロック信号１０１に同期化させる手段と、Ｃレ
ジスタ２５は第２の比較手段の比較結果を第１のクロッ
ク信号１００に同期化させる手段として各々把握しても
よいことは勿論である。また、蓄積データ数検出手段
は、アドレスが同時に確定するタイミングにおいてのみ
蓄積データ数を検出するようにしてもよい。また、第
１，第２の比較手段は、アドレスが同時に確定するタイ
ミングにおいてのみ比較動作を行うようにしてもよい。
要は、アドレスが同時に確定するタイミングにおけるラ
イトアドレス１０５とリードアドレス１０９に基づいて
第１，第２の回路１０，１１の書込読出動作を制御する
のであればどのようなものであってもよい。

【００６２】

【発明の効果】上述したように本発明に係る発明特定事
項によれば、アドレスが同時に確定するタイミングにお
ける読出アドレスと書込アドレスに基づいて第１の回路
の書込動作と第２の回路の読出動作を制御するようにし
たので、非同期で動作する二つの回路に使用されるクロ
ック周期に制約がなく、簡易な回路構成で高速のデータ
伝送が可能なインターフェース回路を提供することがで
きる。

【図面の簡単な説明】

【図１】 本発明に係わるインターフェース回路を用い
た第１実施形態のデータ伝送システムの回路図である。

【図２】 同実施形態に係わるアドレス比較回路の回路
図である。

【図３】 同実施形態において、第１の回路からバッフ
ァへライトデータを書き込む際のタイミングの一例を示
すタイミングチャートである。

【図４】 同実施形態において、第２の回路がバッファ
からリードデータを読み出すタイミングの一例を示すタ
イミングチャートである。

【図５】 同実施形態において、アドレス比較の動作タ
イミングの一例を示すタイミングチャートである。

【図６】 同実施形態において、リード設定値を「３」
とした場合の第１の比較結果を求めるための真理値表を
示す図である。

【図７】 同実施形態において、ライト設定値を「２
２」とした場合の第２の比較結果を求めるための真理値
表を示す図である。

【図８】 第２実施形態に係わるインターフェース回路
を用いたデータ伝送システムの回路図である。

【図９】 同実施形態に係わるアドレス比較回路の回路
図である。

【図１０】 第１，第２同実施形態に係わるインターフ
ェース回路を用いたコンピュータシステムの構成例を示
すブロック図である。

【符号の説明】

１，２…インターフェース回路 １０…第１の回路 １１…第２の回路 １２…バッファ（記憶手段） １４…ＷＲアドレスカウンタ（書込アドレス生成手段） １６…ＲＤアドレスカウンタ（読出アドレス生成手段） １７…アドレス比較タイミング生成回路（タイミング検
出手段） ２２…比較回路（蓄積データ数検出手段、比較手段） ２４…Ｂレジスタ（読出制御手段） ２５…Ｃレジスタ（書込制御手段） １９…アドレス比較回路（制御手段） １００…第１のクロック信号 １０１…第２のクロック信号 １０３…ライトイネーブル信号 １０５…ライトアドレス（書込アドレス） １０９…リードアドレス（読出アドレス） １０７…リードイネーブル信号 １１４…書込要求信号（書込制御信号） １１２…読出許可信号（読出制御信号）

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１のクロック信号に同期する第１の回
   路と第２のクロック信号に同期する第２の回路との間に
   設けられ、前記第１の回路と前記第２の回路との間でデ
   ータを転送するインターフェース回路であって、 前記第１の回路から供給されるデータを書き込むととも
   に、記憶された前記データを読み出して前記第２の回路
   へ出力する記憶手段と、 前記第１のクロック信号に基づいて、前記記憶手段の書
   込位置を指示する書込アドレスを生成する書込アドレス
   生成手段と、 前記第２のクロック信号に基づいて、前記記憶手段の読
   出位置を指示する読出アドレスを生成する読出アドレス
   生成手段と、 前記第１のクロック信号と前記第２のクロック信号とに
   基づいて、前記書込アドレスと前記読出アドレスとが同
   時に確定するタイミングを検出するタイミング検出手段
   と、 前記タイミング検出手段によって検出されたタイミング
   における前記書込アドレスと前記読出アドレスに基づい
   て、前記第１の回路の書込動作と前記第２の回路の読出
   動作とを制御する制御手段とを備えたことを特徴とする
   インターフェース回路。
2. 【請求項２】 前記制御手段は、 前記読出アドレスと前記書込アドレスとを比較して前記
   記憶手段の蓄積データ数を検出する蓄積データ数検出手
   段と、 前記蓄積データ数を予め定められた読出設定値とを比較
   する比較手段と、 前記比較手段の比較結果に基づいて、前記第２の回路の
   読出動作を制御する読出制御手段とを備えたことを特徴
   とする請求項１に記載のインターフェース回路。
3. 【請求項３】 前記読出制御手段は、前記タイミング検
   出手段によって検出されたタイミングに基づいて、前記
   比較手段の比較結果の中から前記読出アドレスと前記書
   込アドレスとが同時に確定しているタイミングに対応す
   る比較結果を抽出し、抽出された比較結果に基づいて前
   記第２の回路の読出動作を制御することを特徴とする請
   求項２に記載のインターフェース回路。
4. 【請求項４】 前記蓄積データ数検出手段は、前記タイ
   ミング検出手段によって検出されたタイミングにおける
   前記読出アドレスと前記書込アドレスとを比較して、前
   記記憶手段の蓄積データ数を検出することを特徴とする
   請求項２に記載のインターフェース回路。
5. 【請求項５】 前記比較手段は、前記タイミング検出手
   段によって検出されたタイミングにおける前記蓄積デー
   タ数を、予め定められた読出設定値とを比較することを
   特徴とする請求項２に記載のインターフェース回路。
6. 【請求項６】 前記読出設定値は、前記記憶手段からの
   データ読出が開始されてから変化した前記読出アドレス
   に基づいて前記第２の回路に対する読出制御動作が行わ
   れるまでの期間中に読み出される可能性がある最大デー
   タ数と、前記制御手段が前記第２の回路に対して読出停
   止を指示してから前記第２の回路が読出動作を停止する
   までに読み出される可能性がある最大データ数とに基づ
   いて予め定めることを特徴とする請求項２に記載のイン
   ターフェース回路。
7. 【請求項７】 前記制御手段は、 前記読出アドレスと前記書込アドレスとを比較して前記
   記憶手段の蓄積データ数を検出する蓄積データ数検出手
   段と、 前記蓄積データ数を予め定められた読出設定値とを比較
   する比較手段と、 前記比較手段の比較結果に基づいて、前記第１の回路の
   書込動作を制御する書込制御手段とを備えたことを特徴
   とする請求項１に記載のインターフェース回路。
8. 【請求項８】 前記書込制御手段は、前記タイミング検
   出手段によって検出されたタイミングに基づいて、前記
   比較手段の比較結果の中から前記読出アドレスと前記書
   込アドレスとが同時に確定しているタイミングに対応す
   る比較結果を抽出し、抽出された比較結果に基づいて前
   記第１の回路の書込動作を制御することを特徴とする請
   求項７に記載のインターフェース回路。
9. 【請求項９】 前記蓄積データ数検出手段は、前記タイ
   ミング検出手段によって検出されたタイミングにおける
   前記読出アドレスと前記書込アドレスとを比較して、前
   記記憶手段の蓄積データ数を検出することを特徴とする
   請求項７に記載のインターフェース回路。
10. 【請求項１０】 前記比較手段は、前記タイミング検出
    手段によって検出されたタイミングにおける前記蓄積デ
    ータ数を、予め定められた書込設定値と比較することを
    特徴とする請求項７に記載のインターフェース回路。
11. 【請求項１１】 前記書込設定値は、前記記憶手段への
    データ書込が開始されてから変化した前記書込アドレス
    に基づいて前記第１の回路に対する書込制御動作が行わ
    れるまでの期間中に書き込まれる可能性がある最大デー
    タ数と、前記制御手段が前記第１の回路に対して書込停
    止を指示してから前記第１の回路が書込動作を停止する
    までに書き込まれる可能性がある最大データ数とに基づ
    いて予め定めることを特徴とする請求項７に記載のイン
    ターフェース回路。
12. 【請求項１２】 第１のクロック信号に同期して動作す
    るとともに、書込動作を制御する書込制御信号に基づい
    てデータと当該データの有効期間を示すライトイネーブ
    ル信号とを出力する第１の回路と、第２のクロック信号
    に同期して動作するとともに、読出動作を制御する読出
    制御信号に基づいてデータを入力するとともに読み込み
    可能な期間を示すリードイネーブル信号を出力する第２
    の回路との間に設けられ、前記第１の回路から前記第２
    の回路へデータを転送するインターフェース回路であっ
    て、 前記第１の回路から供給される前記データを書き込むと
    ともに、記憶された前記データを読み出して前記第２の
    回路へ出力する記憶手段と、 前記第１のクロック信号と前記ライトイネーブル信号に
    基づいて、前記記憶手段の書込位置を指示する書込アド
    レスを生成する書込アドレス生成手段と、 前記第２のクロック信号と前記リードイネーブル信号に
    基づいて、前記記憶手段の読出位置を指示する読出アド
    レスを生成する読出アドレス生成手段と、 前記第１のクロック信号と前記第２のクロック信号のう
    ち、周期が長い方のクロック信号に同期して、アドレス
    を比較するためのタイミング信号を生成するタイミング
    生成手段と、 前記タイミング信号の指示するタイミングで前記書込ア
    ドレスと前記読出アドレスとを比較して前記記憶手段の
    蓄積データ数を検出する蓄積データ数検出手段と、 前記蓄積データ数検出手段によって検出された前記蓄積
    データ数と前記記憶手段から正常に前記データを読み出
    すことができるデータ数の基準となる読出設定値とを比
    較する第１の比較手段と、 前記蓄積データ数検出手段によって検出された前記蓄積
    データ数と前記記憶手段へ正常に前記データを書き込む
    ことができるデータ数の基準となる書込設定値とを比較
    する第２の比較手段と、 前記第１の比較手段の比較結果を前記第２のクロック信
    号に同期化させて前記読出制御信号を生成する読出制御
    信号生成手段と、 前記第２の比較手段の比較結果を前記第１のクロック信
    号に同期化させて前記書込制御信号を生成する書込制御
    信号生成手段とを備えたことを特徴とするインターフェ
    ース回路。