JPH11224932A - 半導体集積回路及び半導体集積回路装置 - Google Patents
半導体集積回路及び半導体集積回路装置Info
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- JPH11224932A JPH11224932A JP10024378A JP2437898A JPH11224932A JP H11224932 A JPH11224932 A JP H11224932A JP 10024378 A JP10024378 A JP 10024378A JP 2437898 A JP2437898 A JP 2437898A JP H11224932 A JPH11224932 A JP H11224932A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000926 separation method Methods 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
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- 101100011794 Caenorhabditis elegans epi-1 gene Proteins 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 アナログ回路の動作特性を劣化させることな
く、アナログ回路とデジタル回路とを同一の基板上に形
成した半導体集積回路を提供する。 【解決手段】 アナログ回路を形成する領域であるアナ
ログ部Ａとデジタル回路を形成する領域であるデジタル
部Ｄとの間を可能な限り離すとともに、アナログ部Ａと
デジタル部Ｄとの間に互いを分離するための分離層Ｉ
１、Ｉ２を設けた上で、アナログ回路とデジタル回路と
を１つの半導体基板Ｓｕｂ上に形成している。
く、アナログ回路とデジタル回路とを同一の基板上に形
成した半導体集積回路を提供する。 【解決手段】 アナログ回路を形成する領域であるアナ
ログ部Ａとデジタル回路を形成する領域であるデジタル
部Ｄとの間を可能な限り離すとともに、アナログ部Ａと
デジタル部Ｄとの間に互いを分離するための分離層Ｉ
１、Ｉ２を設けた上で、アナログ回路とデジタル回路と
を１つの半導体基板Ｓｕｂ上に形成している。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ回路とデ
ジタル回路とを有する半導体集積回路装置、特に、同一
の制御回路によりアナログ回路及びデジタル回路の動作
を制御するものに関するものである。
ジタル回路とを有する半導体集積回路装置、特に、同一
の制御回路によりアナログ回路及びデジタル回路の動作
を制御するものに関するものである。
【０００２】
【従来の技術】従来は、クロックなどに起因してデジタ
ル回路から発生するノイズがアナログ回路に混入し、そ
の結果、アナログ回路の動作特性が劣化するという理由
で、通常、アナログ回路とデジタル回路とを１つの半導
体基板上に形成することは避けられており、アナログ回
路とデジタル回路とは別々のチップになっていた。
ル回路から発生するノイズがアナログ回路に混入し、そ
の結果、アナログ回路の動作特性が劣化するという理由
で、通常、アナログ回路とデジタル回路とを１つの半導
体基板上に形成することは避けられており、アナログ回
路とデジタル回路とは別々のチップになっていた。
【０００３】このため、互いの動作内容に関連性がある
アナログ回路とデジタル回路とを必要とする半導体集積
回路装置においては、オーディオ装置を例に挙げると、
図４に示すように、音響操作を行って負荷群３００内の
負荷を駆動するオーディオ回路（アナログ回路）２０と
スイッチング操作を行って負荷群３００内の負荷を駆動
するスイッチ回路（デジタル回路）３０との動作を同一
の制御回路であるマイクロコンピュータ（以下、「マイ
コン」と略記する）１００により制御する場合、マイコ
ン１００からはオーディオ回路２０へ制御信号を送るコ
ントロールラインＬ１とスイッチ回路３０へ制御信号を
送るコントロールラインＬ２との２本のコントロールラ
インが必要であった。
アナログ回路とデジタル回路とを必要とする半導体集積
回路装置においては、オーディオ装置を例に挙げると、
図４に示すように、音響操作を行って負荷群３００内の
負荷を駆動するオーディオ回路（アナログ回路）２０と
スイッチング操作を行って負荷群３００内の負荷を駆動
するスイッチ回路（デジタル回路）３０との動作を同一
の制御回路であるマイクロコンピュータ（以下、「マイ
コン」と略記する）１００により制御する場合、マイコ
ン１００からはオーディオ回路２０へ制御信号を送るコ
ントロールラインＬ１とスイッチ回路３０へ制御信号を
送るコントロールラインＬ２との２本のコントロールラ
インが必要であった。
【０００４】
【発明が解決しようとする課題】このように、アナログ
回路へのコントロールラインとデジタル回路へのコント
ロールラインとが別々である以上は、外来ノイズなどが
原因となってアナログ回路とデジタル回路との動作タイ
ミングの関係が狂ってしまい、誤動作につながる可能性
があり、特に、マイコンで制御する必要のある回路が多
くなるほど、コントロールラインが多くなるとともに、
配置上どうしても、図５に示すように、コントロールラ
インが長くなってしまうので、外来ノイズの影響を受け
やすくなり、誤動作を引き起こす可能性が大きくなる。
回路へのコントロールラインとデジタル回路へのコント
ロールラインとが別々である以上は、外来ノイズなどが
原因となってアナログ回路とデジタル回路との動作タイ
ミングの関係が狂ってしまい、誤動作につながる可能性
があり、特に、マイコンで制御する必要のある回路が多
くなるほど、コントロールラインが多くなるとともに、
配置上どうしても、図５に示すように、コントロールラ
インが長くなってしまうので、外来ノイズの影響を受け
やすくなり、誤動作を引き起こす可能性が大きくなる。
【０００５】その他には、マイコンで制御する必要のあ
る回路が多くなるほど、図６の（イ）に示すように、マ
イコン１００に多くのコントールポートを設ける、ある
いは、図６の（ロ）に示すように、複数のマイコン１０
０−１、１００−２、…を設ける、または、図６の
（ハ）に示すように、マイコンから制御信号を受けて複
数の回路を制御するコントロール回路４００−１、４０
０−２、…を別途設ける必要があり、コスト的にも回路
面積的にもデメリットが大きくなる。尚、コントロール
回路を別途設けた場合は、コントロールラインの数が増
加し、誤動作が生じる可能性はより大きくなる。
る回路が多くなるほど、図６の（イ）に示すように、マ
イコン１００に多くのコントールポートを設ける、ある
いは、図６の（ロ）に示すように、複数のマイコン１０
０−１、１００−２、…を設ける、または、図６の
（ハ）に示すように、マイコンから制御信号を受けて複
数の回路を制御するコントロール回路４００−１、４０
０−２、…を別途設ける必要があり、コスト的にも回路
面積的にもデメリットが大きくなる。尚、コントロール
回路を別途設けた場合は、コントロールラインの数が増
加し、誤動作が生じる可能性はより大きくなる。
【０００６】そこで、本発明は、アナログ回路の動作特
性を劣化させることなく、アナログ回路とデジタル回路
とを同一の基板上に形成した半導体集積回路を提供する
ことを目的とする。
性を劣化させることなく、アナログ回路とデジタル回路
とを同一の基板上に形成した半導体集積回路を提供する
ことを目的とする。
【０００７】また、本発明は、互いの動作内容に関連性
があるアナログ回路とデジタル回路とを有する半導体集
積回路装置であって、誤動作の可能性を低減するととも
に、コストダウン及び回路面積の縮小を実現した半導体
集積回路装置を提供することを目的とする。
があるアナログ回路とデジタル回路とを有する半導体集
積回路装置であって、誤動作の可能性を低減するととも
に、コストダウン及び回路面積の縮小を実現した半導体
集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路では、アナログ回路を形成
する領域であるアナログ部とデジタル回路を形成する領
域であるデジタル部との間を可能な限り離すとともに、
前記アナログ部と前記デジタル部との間に互いを分離す
るための分離層を設けた上で、アナログ回路とデジタル
回路とを１つの半導体基板上に形成している。
め、本発明の半導体集積回路では、アナログ回路を形成
する領域であるアナログ部とデジタル回路を形成する領
域であるデジタル部との間を可能な限り離すとともに、
前記アナログ部と前記デジタル部との間に互いを分離す
るための分離層を設けた上で、アナログ回路とデジタル
回路とを１つの半導体基板上に形成している。
【０００９】以上の構成により、アナログ回路とデジタ
ル回路とが１つの半導体基板上に形成されているが、ク
ロックなどに起因してデジタル回路から発せられるノイ
ズがアナログ回路へ混入する経路が断たれる。
ル回路とが１つの半導体基板上に形成されているが、ク
ロックなどに起因してデジタル回路から発せられるノイ
ズがアナログ回路へ混入する経路が断たれる。
【００１０】また、本発明の半導体集積回路装置では、
互いの動作内容に関連性がある複数の回路と、共通の制
御信号に基づいて前記複数の回路の動作を制御するコン
トロール回路とを有する半導体集積回路装置において、
前記複数の回路及び前記コントロール回路のうちのアナ
ログ回路が形成された領域であるアナログ部と、前記複
数の回路及び前記コントロール回路のうちのデジタル回
路が形成された領域であるデジタル部との間が可能な限
り離されているとともに、前記アナログ部と前記デジタ
ル部との間には互いを電気的に分離するための分離層が
設けられた上で、前記複数の回路及び前記コントロール
回路が１つの半導体基板上に形成されている。
互いの動作内容に関連性がある複数の回路と、共通の制
御信号に基づいて前記複数の回路の動作を制御するコン
トロール回路とを有する半導体集積回路装置において、
前記複数の回路及び前記コントロール回路のうちのアナ
ログ回路が形成された領域であるアナログ部と、前記複
数の回路及び前記コントロール回路のうちのデジタル回
路が形成された領域であるデジタル部との間が可能な限
り離されているとともに、前記アナログ部と前記デジタ
ル部との間には互いを電気的に分離するための分離層が
設けられた上で、前記複数の回路及び前記コントロール
回路が１つの半導体基板上に形成されている。
【００１１】以上の構成により、コントロールラインは
制御信号を出力する制御回路からコントロール回路への
１本だけとなるので、たとえ外来ノイズの影響を受けた
としても、複数の回路のそれぞれ動作タイミングは同じ
だけずれることになり、複数の回路の動作タイミングの
関係が狂うことはなく、また、制御する必要のある回路
の数に応じて、制御回路の数を増やす、あるいは、制御
回路のコントロールポートの数を増やす、または、他に
コントロール回路を設けるなどの必要はなくなる。
制御信号を出力する制御回路からコントロール回路への
１本だけとなるので、たとえ外来ノイズの影響を受けた
としても、複数の回路のそれぞれ動作タイミングは同じ
だけずれることになり、複数の回路の動作タイミングの
関係が狂うことはなく、また、制御する必要のある回路
の数に応じて、制御回路の数を増やす、あるいは、制御
回路のコントロールポートの数を増やす、または、他に
コントロール回路を設けるなどの必要はなくなる。
【００１２】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
あるオーディオ装置の構成を示す図である。同図におい
て、１はコントロール回路、２はオーディオ回路、３は
スイッチ回路であって、アナログ回路であるオーディオ
回路２と、デジタル回路であるコントロール回路１及び
スイッチ回路３とは１つの半導体基板上に形成されてお
り、コントロール回路１、オーディオ回路２、及び、ス
イッチ回路３はオーディオ用ＩＣ２００として１チップ
となっている。
を参照しながら説明する。図１は本発明の一実施形態で
あるオーディオ装置の構成を示す図である。同図におい
て、１はコントロール回路、２はオーディオ回路、３は
スイッチ回路であって、アナログ回路であるオーディオ
回路２と、デジタル回路であるコントロール回路１及び
スイッチ回路３とは１つの半導体基板上に形成されてお
り、コントロール回路１、オーディオ回路２、及び、ス
イッチ回路３はオーディオ用ＩＣ２００として１チップ
となっている。
【００１３】オーディオ回路２はパワーアンプ３０１を
介してスピーカ３０２を駆動し、また、スイッチ回路３
内のトランジスタ３１がＯＮすることによりコンデンサ
３０３が放電しミュート回路２４の端子がグランド電位
となりボリウム回路２３によりボリウムが絞り込まれ、
また、トランジスタ３２、３３がＯＮすることによりそ
れぞれランプ３０３、モータ３０４が駆動される。
介してスピーカ３０２を駆動し、また、スイッチ回路３
内のトランジスタ３１がＯＮすることによりコンデンサ
３０３が放電しミュート回路２４の端子がグランド電位
となりボリウム回路２３によりボリウムが絞り込まれ、
また、トランジスタ３２、３３がＯＮすることによりそ
れぞれランプ３０３、モータ３０４が駆動される。
【００１４】コントロール回路１はマイコン１００から
コントロールラインＬを介して送られてくる制御信号に
基づいてオーディオ回路２を構成するサラウンド回路２
１、トーン回路２２、ボリウム回路２３、及び、ミュー
ト回路２４の動作を制御するとともに、スイッチ回路３
を構成するトランジスタ３１、３２、３３のＯＮ／ＯＦ
Ｆを切り換える。
コントロールラインＬを介して送られてくる制御信号に
基づいてオーディオ回路２を構成するサラウンド回路２
１、トーン回路２２、ボリウム回路２３、及び、ミュー
ト回路２４の動作を制御するとともに、スイッチ回路３
を構成するトランジスタ３１、３２、３３のＯＮ／ＯＦ
Ｆを切り換える。
【００１５】以上の構成により、コントロールラインは
マイコン１００からオーディオ用ＩＣ２００へのコント
ロールラインＬの１本だけとなるので、たとえ外来ノイ
ズの影響を受けたとしても、オーディオ回路２とスイッ
チ回路３との動作タイミングはどちらか一方がずれると
他方も同じだけずれることになり、オーディオ回路２と
スイッチ回路３との動作タイミングの関係が狂うことは
なく、例えば、ミュートするタイミングがずれるなどの
誤動作の可能性を低減することができる。
マイコン１００からオーディオ用ＩＣ２００へのコント
ロールラインＬの１本だけとなるので、たとえ外来ノイ
ズの影響を受けたとしても、オーディオ回路２とスイッ
チ回路３との動作タイミングはどちらか一方がずれると
他方も同じだけずれることになり、オーディオ回路２と
スイッチ回路３との動作タイミングの関係が狂うことは
なく、例えば、ミュートするタイミングがずれるなどの
誤動作の可能性を低減することができる。
【００１６】また、図２に示すように、アナログ回路で
あるオーディオ回路あるいはデジタル回路であるスイッ
チ回路の数が多い場合であっても、１つのコントロール
回路２０１により全ての回路２０２、２０３、２０４、
２０５、２０６、…の動作を制御するようにしておくと
ともに、１つの半導体基板上にコントロール回路２０１
を含めた全ての回路を１つの半導体基板上に形成してお
けば、オーディオ用ＩＣ２００としてのチップ面積は当
然大きくはなるが、制御する必要のある回路の数によら
ずマイコン１００からオーディオ用ＩＣ２００へのコン
トロールラインは１本であり、従来のように、制御する
必要のある回路の数に応じて、マイコンのコントロール
ポートの数を増やす、あるいは、マイコンの数を増や
す、または、外付けのコントロール回路を設けるという
処置は不要となり、コストダウン及び回路面積の縮小を
実現することができる。
あるオーディオ回路あるいはデジタル回路であるスイッ
チ回路の数が多い場合であっても、１つのコントロール
回路２０１により全ての回路２０２、２０３、２０４、
２０５、２０６、…の動作を制御するようにしておくと
ともに、１つの半導体基板上にコントロール回路２０１
を含めた全ての回路を１つの半導体基板上に形成してお
けば、オーディオ用ＩＣ２００としてのチップ面積は当
然大きくはなるが、制御する必要のある回路の数によら
ずマイコン１００からオーディオ用ＩＣ２００へのコン
トロールラインは１本であり、従来のように、制御する
必要のある回路の数に応じて、マイコンのコントロール
ポートの数を増やす、あるいは、マイコンの数を増や
す、または、外付けのコントロール回路を設けるという
処置は不要となり、コストダウン及び回路面積の縮小を
実現することができる。
【００１７】そして、オーディオ用ＩＣ２００では、図
３の（イ）にその上面図を示すように、アナログ回路
（オーディオ回路２）を形成する領域であるアナログ部
Ａと、デジタル回路（コントロール回路１及びスイッチ
回路３）を形成する領域であるデジタル部Ｄとの間を可
能な限り離すとともに、アナログ部Ａとデジタル部Ｄと
の間に互いを電気的に分離する分離層Ｉ１、Ｉ２を設け
ている。
３の（イ）にその上面図を示すように、アナログ回路
（オーディオ回路２）を形成する領域であるアナログ部
Ａと、デジタル回路（コントロール回路１及びスイッチ
回路３）を形成する領域であるデジタル部Ｄとの間を可
能な限り離すとともに、アナログ部Ａとデジタル部Ｄと
の間に互いを電気的に分離する分離層Ｉ１、Ｉ２を設け
ている。
【００１８】図３の（ロ）に示す断面図を用いて具体的
に構造を説明する。Ｐ型の基板（サブストレート）Ｓｕ
ｂ上にＮ+型の埋め込み層ＢＬ１、ＢＬ２、ＢＬ３、Ｂ
Ｌ４を設けてＮ型のエピタキシャル層Ｅｐｉが形成され
ている。尚、Ｎ+型の埋め込み層ＢＬ３はＮ+型の埋め込
み層ＢＬ４を囲むリング形状となっている。
に構造を説明する。Ｐ型の基板（サブストレート）Ｓｕ
ｂ上にＮ+型の埋め込み層ＢＬ１、ＢＬ２、ＢＬ３、Ｂ
Ｌ４を設けてＮ型のエピタキシャル層Ｅｐｉが形成され
ている。尚、Ｎ+型の埋め込み層ＢＬ３はＮ+型の埋め込
み層ＢＬ４を囲むリング形状となっている。
【００１９】Ｎ型のエピタキシャル層Ｅｐｉは、それぞ
れＰ型のウェル層Ｗ及びＰ型の下部分離層ＬＩからなる
３つのＰ型の層により、４つの領域Ｅｐｉ１、Ｅｐｉ
２、Ｅｐｉ３、Ｅｐｉ４に分離されている。尚、Ｎ型の
エピタキシャル層Ｅｐｉ３はＮ型のエピタキシャル層Ｅ
ｐｉ４を囲むリング形状となっている。
れＰ型のウェル層Ｗ及びＰ型の下部分離層ＬＩからなる
３つのＰ型の層により、４つの領域Ｅｐｉ１、Ｅｐｉ
２、Ｅｐｉ３、Ｅｐｉ４に分離されている。尚、Ｎ型の
エピタキシャル層Ｅｐｉ３はＮ型のエピタキシャル層Ｅ
ｐｉ４を囲むリング形状となっている。
【００２０】Ｎ型のエピタキシャル層Ｅｐｉ２には、埋
め込み層ＢＬ２に接するとともにリング形状となるよう
に、Ｎ+型のコレクタウォールＣＷが形成されており、
また、Ｎ+型のコレクタウォールＣＷの上部にＮ+型のコ
ンタクト層ＳＤが形成されている。尚、Ｎ+型のコンタ
クト層ＳＤは電源電圧ＶCCに接続される。
め込み層ＢＬ２に接するとともにリング形状となるよう
に、Ｎ+型のコレクタウォールＣＷが形成されており、
また、Ｎ+型のコレクタウォールＣＷの上部にＮ+型のコ
ンタクト層ＳＤが形成されている。尚、Ｎ+型のコンタ
クト層ＳＤは電源電圧ＶCCに接続される。
【００２１】Ｎ型のエピタキシャル層Ｅｐｉ３には、埋
め込み層ＢＬ３に接する形で、Ｎ+型のコレクタウォー
ルＣＷが形成されており、また、コレクタウォールＣＷ
の上部にはＮ+型のコンタクト層ＳＤが形成されてい
る。尚、コレクタウォールＣＷ２はＮ型のエピタキシャ
ル層Ｅｐｉ３と同様にリング形状となっている。また、
Ｎ+型のコンタクト層ＳＤは電源電圧ＶCCに接続され
る。
め込み層ＢＬ３に接する形で、Ｎ+型のコレクタウォー
ルＣＷが形成されており、また、コレクタウォールＣＷ
の上部にはＮ+型のコンタクト層ＳＤが形成されてい
る。尚、コレクタウォールＣＷ２はＮ型のエピタキシャ
ル層Ｅｐｉ３と同様にリング形状となっている。また、
Ｎ+型のコンタクト層ＳＤは電源電圧ＶCCに接続され
る。
【００２２】Ｎ型のエピタキシャル層Ｅｐｉ４は、Ｐ型
のウェル層Ｗ及びＰ型の下部分離層ＬＩからなるＰ型の
層により、２つ領域Ｅｐｉ４１、Ｅｐｉ４２に分離され
ている。尚、Ｎ型のエピタキシャル層Ｅｐｉ４１はＮ型
のエピタキシャル層Ｅｐｉ４２を囲むリング形状となっ
ている。
のウェル層Ｗ及びＰ型の下部分離層ＬＩからなるＰ型の
層により、２つ領域Ｅｐｉ４１、Ｅｐｉ４２に分離され
ている。尚、Ｎ型のエピタキシャル層Ｅｐｉ４１はＮ型
のエピタキシャル層Ｅｐｉ４２を囲むリング形状となっ
ている。
【００２３】そして、アナログ部ＡがＮ型のエピタキシ
ャル層Ｅｐｉ１、デジタル部ＤがＮ型のエピタキシャル
層Ｅｐｉ４２となっている、すなわち、Ｎ型のエピタキ
シャル層Ｅｐｉ１にアナログ回路が、Ｎ型のエピタキシ
ャル層Ｅｐｉ４２にデジタル回路がそれぞれ作り込まれ
ている。
ャル層Ｅｐｉ１、デジタル部ＤがＮ型のエピタキシャル
層Ｅｐｉ４２となっている、すなわち、Ｎ型のエピタキ
シャル層Ｅｐｉ１にアナログ回路が、Ｎ型のエピタキシ
ャル層Ｅｐｉ４２にデジタル回路がそれぞれ作り込まれ
ている。
【００２４】以上の構造により、アナログ部Ａとデジタ
ル部Ｄとの間が可能な限り離されていることに加えて、
アナログ部Ａとデジタル部Ｄとの間にＰＮ接合分離を用
いた電気的な分離層Ｉ１、Ｉ２（分離層Ｉ２はデジタル
部Ｄを取り囲む形状となっている）が設けられることに
なり、また、デジタル回路はＰ型の基板Ｓｕｂから完全
に電位独立することになるので、デジタル回路のノイズ
がアナログ回路に混入する経路が断たれる。このように
して、アナログ回路とデジタル回路とを１つの半導体基
板上に形成した際に、デジタル回路のノイズがアナログ
回路に混入することにより、アナログ回路の動作特性が
劣化するという、従来からの問題を回避している。
ル部Ｄとの間が可能な限り離されていることに加えて、
アナログ部Ａとデジタル部Ｄとの間にＰＮ接合分離を用
いた電気的な分離層Ｉ１、Ｉ２（分離層Ｉ２はデジタル
部Ｄを取り囲む形状となっている）が設けられることに
なり、また、デジタル回路はＰ型の基板Ｓｕｂから完全
に電位独立することになるので、デジタル回路のノイズ
がアナログ回路に混入する経路が断たれる。このように
して、アナログ回路とデジタル回路とを１つの半導体基
板上に形成した際に、デジタル回路のノイズがアナログ
回路に混入することにより、アナログ回路の動作特性が
劣化するという、従来からの問題を回避している。
【００２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、アナログ回路とデジタル回路とが１つ
の半導体基板上に形成されているが、クロックなどに起
因してデジタル回路から発せられるノイズがアナログ回
路へ混入する経路が断たれ、これにより、アナログ回路
の動作特性が劣化することはない。
積回路によれば、アナログ回路とデジタル回路とが１つ
の半導体基板上に形成されているが、クロックなどに起
因してデジタル回路から発せられるノイズがアナログ回
路へ混入する経路が断たれ、これにより、アナログ回路
の動作特性が劣化することはない。
【００２６】また、本発明の半導体集積回路装置によれ
ば、外来ノイズなどに起因してアナログ回路とデジタル
回路との動作タイミングの関係が狂うことはなくなり、
誤動作の可能性を低減することができる。また、制御回
路の数を増やす、あるいは、制御回路のコントロールポ
ートの数を増やす、または、他にコントロール回路を設
けるなどの処置を、制御する必要のある回路の数に応じ
て行う必要はなくなり、コストダウン及び回路面積の縮
小を実現することができる。
ば、外来ノイズなどに起因してアナログ回路とデジタル
回路との動作タイミングの関係が狂うことはなくなり、
誤動作の可能性を低減することができる。また、制御回
路の数を増やす、あるいは、制御回路のコントロールポ
ートの数を増やす、または、他にコントロール回路を設
けるなどの処置を、制御する必要のある回路の数に応じ
て行う必要はなくなり、コストダウン及び回路面積の縮
小を実現することができる。
【図１】 本発明の一実施形態であるオーディオ装置の
構成を示す図である。
構成を示す図である。
【図２】 本発明の一実施形態であるオーディオ装置に
おいて、制御する必要のある回路の数が多い場合の構成
を示す図である。
おいて、制御する必要のある回路の数が多い場合の構成
を示す図である。
【図３】（イ）本発明の一実施形態である半導体集積回
路の上面図である。 （ロ）本発明の一実施形態である半導体集積回路の断面
図である。
路の上面図である。 （ロ）本発明の一実施形態である半導体集積回路の断面
図である。
【図４】 従来の半導体集積回路装置の一例の構成を示
す図である。
す図である。
【図５】 従来の半導体集積回路装置において、マイコ
ンで制御する必要のある回路数が多くなると、外来ノイ
ズの影響を受けやすくなることを示す図である。
ンで制御する必要のある回路数が多くなると、外来ノイ
ズの影響を受けやすくなることを示す図である。
【図６】（イ）従来の半導体集積回路装置において、コ
ントロールポートを増やして１つのマイコンで多くの回
路を制御する構成を示す図である。 （ロ）従来の半導体集積回路装置において、コントロー
ルポートを増やすことなく複数のマイコンで多くの回路
を制御する構成を示す図である。 （ハ）従来の半導体集積回路装置において、コントロー
ル回路を介在させて１つのマイコンで多くの回路を制御
する構成を示す図である。
ントロールポートを増やして１つのマイコンで多くの回
路を制御する構成を示す図である。 （ロ）従来の半導体集積回路装置において、コントロー
ルポートを増やすことなく複数のマイコンで多くの回路
を制御する構成を示す図である。 （ハ）従来の半導体集積回路装置において、コントロー
ル回路を介在させて１つのマイコンで多くの回路を制御
する構成を示す図である。
１ コントロール回路 ２ オーディオ回路 ３ スイッチ回路 ２１ サラウンド回路 ２２ トーン回路 ２３ ボリウム回路 ２４ ミュート回路 ３１、３２、３３ トランジスタ １００ マイコン ２００ オーディオ用ＩＣ ３００ 負荷群 ３０１ パワーアンプ ３０２ スピーカ ３０３ コンデンサ ３０４ ランプ ３０５ モータ
Claims (2)
- 【請求項１】 アナログ回路を形成する領域であるアナ
ログ部とデジタル回路を形成する領域であるデジタル部
との間を可能な限り離すとともに、前記アナログ部と前
記デジタル部との間に互いを分離するための分離層を設
けた上で、アナログ回路とデジタル回路とを１つの半導
体基板上に形成したことを特徴とする半導体集積回路。 - 【請求項２】 互いの動作内容に関連性がある複数の回
路と、共通の制御信号に基づいて前記複数の回路の動作
を制御するコントロール回路とを有する半導体集積回路
装置において、 前記複数の回路及び前記コントロール回路のうちのアナ
ログ回路が形成された領域であるアナログ部と、前記複
数の回路及び前記コントロール回路のうちのデジタル回
路が形成された領域であるデジタル部との間が可能な限
り離されているとともに、前記アナログ部と前記デジタ
ル部との間には互いを電気的に分離するための分離層が
設けられた上で、前記複数の回路及び前記コントロール
回路が１つの半導体基板上に形成されていることを特徴
とする半導体集積回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02437898A JP4315481B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体集積回路及び半導体集積回路装置 |
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|---|---|---|---|
| JP02437898A JP4315481B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体集積回路及び半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11224932A true JPH11224932A (ja) | 1999-08-17 |
| JP4315481B2 JP4315481B2 (ja) | 2009-08-19 |
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ID=12136538
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02437898A Expired - Fee Related JP4315481B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体集積回路及び半導体集積回路装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4315481B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123345A (ja) * | 2005-10-25 | 2007-05-17 | Nec Electronics Corp | 半導体装置 |
-
1998
- 1998-02-05 JP JP02437898A patent/JP4315481B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123345A (ja) * | 2005-10-25 | 2007-05-17 | Nec Electronics Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP4315481B2 (ja) | 2009-08-19 |
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