JPH11224937A - トリプルウェル構造を有する半導体メモリ装置のレイアウト - Google Patents
トリプルウェル構造を有する半導体メモリ装置のレイアウトInfo
- Publication number
- JPH11224937A JPH11224937A JP10331678A JP33167898A JPH11224937A JP H11224937 A JPH11224937 A JP H11224937A JP 10331678 A JP10331678 A JP 10331678A JP 33167898 A JP33167898 A JP 33167898A JP H11224937 A JPH11224937 A JP H11224937A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layout
- regions
- memory cell
- driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トリプルウェル工程を使用する時、チップサ
イズの増加及び伝送速度の低下が防止できる半導体メモ
リ装置のレイアウトを提供すること。 【解決手段】 トリプルウェルを有する半導体メモリ装
置のレイアウトにおいて、マトリクスで配列されたメモ
リセル領域と、第１方向のメモリセル領域の間に各々配
列され、対応するメモリセル領域のワードラインに対す
るコーディング及び駆動のための回路を備えた第１領域
と、第１方向に直交する第２方向のメモリセルの間に各
々配列され、対応するメモリセル領域のビットライン電
位を感知するための回路を備えた第２領域と、第１領域
の間と第２領域の間に、各々配列され、第１及び第２領
域の回路を駆動するための素子を各々備え、駆動素子の
内、少なくとも２つのウェルバイアス電圧が印加される
第１駆動素子は、他のウェルバイアス電圧が印加される
第２駆動素子と互いに独立に配置される第３領域とを含
む。
イズの増加及び伝送速度の低下が防止できる半導体メモ
リ装置のレイアウトを提供すること。 【解決手段】 トリプルウェルを有する半導体メモリ装
置のレイアウトにおいて、マトリクスで配列されたメモ
リセル領域と、第１方向のメモリセル領域の間に各々配
列され、対応するメモリセル領域のワードラインに対す
るコーディング及び駆動のための回路を備えた第１領域
と、第１方向に直交する第２方向のメモリセルの間に各
々配列され、対応するメモリセル領域のビットライン電
位を感知するための回路を備えた第２領域と、第１領域
の間と第２領域の間に、各々配列され、第１及び第２領
域の回路を駆動するための素子を各々備え、駆動素子の
内、少なくとも２つのウェルバイアス電圧が印加される
第１駆動素子は、他のウェルバイアス電圧が印加される
第２駆動素子と互いに独立に配置される第３領域とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、より詳しくはトリプルウェル構造（ｔｒ
ｉｐｌｅ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を有するダ
イナミックランダムアクセスメモリ装置のレイアウトに
関するものである。
るものであり、より詳しくはトリプルウェル構造（ｔｒ
ｉｐｌｅ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を有するダ
イナミックランダムアクセスメモリ装置のレイアウトに
関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅ
ｍｏｒｙ：以下ＤＲＡＭと称する）がＰ型基板を利用し
て製造される時、メモリセル領域のｎチャンネルＭＯＳ
トランジスターと周辺回路領域のｎチャンネル及びｐチ
ャンネルＭＯＳトランジスターは、他のウェル（タブ−
ｔｕｂ）に度々形成される。そのような構造は、次のよ
うにいろいろの利点を有する。第一に、周辺回路領域で
誘発されたノイズは、メモリセル領域にその影響が及ば
ない。第二に、メモリセル領域の基板バイアスは、周辺
回路領域に独立に制御することができる。第三に、周辺
回路領域の狭チャンネル効果（ｓｈｏｒｔ−ｃｈａｎｎ
ｅｌ ｅｆｆｅｃｔ）は容易に制御することができる。
第四に、基板電圧発生回路は、より小さく形成すること
ができる。
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅ
ｍｏｒｙ：以下ＤＲＡＭと称する）がＰ型基板を利用し
て製造される時、メモリセル領域のｎチャンネルＭＯＳ
トランジスターと周辺回路領域のｎチャンネル及びｐチ
ャンネルＭＯＳトランジスターは、他のウェル（タブ−
ｔｕｂ）に度々形成される。そのような構造は、次のよ
うにいろいろの利点を有する。第一に、周辺回路領域で
誘発されたノイズは、メモリセル領域にその影響が及ば
ない。第二に、メモリセル領域の基板バイアスは、周辺
回路領域に独立に制御することができる。第三に、周辺
回路領域の狭チャンネル効果（ｓｈｏｒｔ−ｃｈａｎｎ
ｅｌ ｅｆｆｅｃｔ）は容易に制御することができる。
第四に、基板電圧発生回路は、より小さく形成すること
ができる。
【０００３】しかし、メモリセル領域のｎチャンネルＭ
ＯＳトランジスターと周辺回路領域のｎチャンネル及び
ｐチャンネルＭＯＳトランジスターを他のウェルに形成
するため、メモリセル領域のｐウェルは、ｐ型シリコン
基板と分離されなければならない。その結果、メモリセ
ル領域のｐウェルを覆うように、ｐウェルより、もっと
深いｎウェルを形成することが必要で、それによってト
リプルウェル構造（ｔｒｉｐｌｅ ｗｅｌｌ ｓｔｒｕ
ｃｔｕｒｅ）を形成する。そのような技術がＵＳＰ Ｎ
Ｏ．５、３９７、７３４に“ＭＥＴＨＯＤ ＯＦ ＦＡ
ＢＲＩＣＡＴＩＮＧ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ
ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＨＡＶＩＮＧ Ａ Ｔ
ＲＩＰＬＥ ＷＥＬＬ ＳＴＲＵＣＴＵＲＥ”に掲載さ
れている。
ＯＳトランジスターと周辺回路領域のｎチャンネル及び
ｐチャンネルＭＯＳトランジスターを他のウェルに形成
するため、メモリセル領域のｐウェルは、ｐ型シリコン
基板と分離されなければならない。その結果、メモリセ
ル領域のｐウェルを覆うように、ｐウェルより、もっと
深いｎウェルを形成することが必要で、それによってト
リプルウェル構造（ｔｒｉｐｌｅ ｗｅｌｌ ｓｔｒｕ
ｃｔｕｒｅ）を形成する。そのような技術がＵＳＰ Ｎ
Ｏ．５、３９７、７３４に“ＭＥＴＨＯＤ ＯＦ ＦＡ
ＢＲＩＣＡＴＩＮＧ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ
ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＨＡＶＩＮＧ Ａ Ｔ
ＲＩＰＬＥ ＷＥＬＬ ＳＴＲＵＣＴＵＲＥ”に掲載さ
れている。
【０００４】図１を参照すると、階層的な（ｈｉｅｒａ
ｒｃｈｉｃａｌ）ワードライン構造、即ちサブワードラ
イン構造を有するＤＲＡＭ装置の概略的な構成を示すブ
ロック図が図示されている。
ｒｃｈｉｃａｌ）ワードライン構造、即ちサブワードラ
イン構造を有するＤＲＡＭ装置の概略的な構成を示すブ
ロック図が図示されている。
【０００５】ＤＲＡＭ装置は、マトリクス形態で配列さ
れた複数のメモリセル領域１０を含む。サブワードライ
ンＳＷＬｉを選択するためのサブワードラインデコーダ
２１（以下、ＳＷＤと称する）は、ワードライン方向に
メモリセル領域１０の間の領域２０に配置されており、
図示されないが、１対のビットラインを通して選択され
るセルのデータを感知し、増幅するための感知増幅回路
３２（以下、ＳＡと称する）は、ビットライン方向にメ
モリセル領域１０の間の領域３０に配置されている。図
１で分かるように、領域２０及び３０に電源及びデコー
ディング信号ＰＸｊを供給するための駆動回路（以下、
ＤＲＶと称する）は、ＳＷＤ領域２０の間に、ＳＡ領域
３０の間の領域４０に、各々配置されている。
れた複数のメモリセル領域１０を含む。サブワードライ
ンＳＷＬｉを選択するためのサブワードラインデコーダ
２１（以下、ＳＷＤと称する）は、ワードライン方向に
メモリセル領域１０の間の領域２０に配置されており、
図示されないが、１対のビットラインを通して選択され
るセルのデータを感知し、増幅するための感知増幅回路
３２（以下、ＳＡと称する）は、ビットライン方向にメ
モリセル領域１０の間の領域３０に配置されている。図
１で分かるように、領域２０及び３０に電源及びデコー
ディング信号ＰＸｊを供給するための駆動回路（以下、
ＤＲＶと称する）は、ＳＷＤ領域２０の間に、ＳＡ領域
３０の間の領域４０に、各々配置されている。
【０００６】ここで、駆動回路は、対応するＳＷＤ２１
で、２つの別のレベルＶＰＰ及びＶＩＮＴを有するデコ
ーディング信号ＰＸＩＤ及びＰＸＩＢを駆動するための
第１駆動回路４１と、ＳＡのＰ及びＮラッチセンスアン
プ回路３３及び３４（図２（ａ）を参照）に電源を供給
するための第２駆動回路４２とを含む。
で、２つの別のレベルＶＰＰ及びＶＩＮＴを有するデコ
ーディング信号ＰＸＩＤ及びＰＸＩＢを駆動するための
第１駆動回路４１と、ＳＡのＰ及びＮラッチセンスアン
プ回路３３及び３４（図２（ａ）を参照）に電源を供給
するための第２駆動回路４２とを含む。
【０００７】図２（ａ）は、ＤＲＡＭ装置で一般的に使
用される感知増幅回路及びそのＰラッチ感知増幅器の駆
動回路を示す回路図であり、図２（ｂ）は、ＤＲＡＭ装
置で一般的に使用されるサブワードラインデコーダの駆
動回路を示す回路図である。図３（ａ）は、ツインウェ
ル（ｔｗｉｎ ｗｅｌｌ）構造を示す平面図であり、図
３（ｂ）は、図３（ａ）で３−３’に沿って切断された
断面図である。
用される感知増幅回路及びそのＰラッチ感知増幅器の駆
動回路を示す回路図であり、図２（ｂ）は、ＤＲＡＭ装
置で一般的に使用されるサブワードラインデコーダの駆
動回路を示す回路図である。図３（ａ）は、ツインウェ
ル（ｔｗｉｎ ｗｅｌｌ）構造を示す平面図であり、図
３（ｂ）は、図３（ａ）で３−３’に沿って切断された
断面図である。
【０００８】ｐ型半導体基板を使用するＤＲＡＭ装置に
おいて、ＳＡ領域３０でＮＭＯＳトランジスターはｐ型
半導体基板１に形成され、ＰＭＯＳトランジスターは、
ｎウェル２に形成されることは自明である。従って、Ｓ
Ａ３２のＮラッチセンスアンプ３４を構成するトランジ
スターのウェルバイアス電圧で接地電圧ＶＳＳが印加さ
れ、ＰＭＯＳトランジスターのウェルバイアス電圧で内
部電源電圧ＶＩＮＴが印加されることは、この分野の通
常的な知識を持っている者に自明である。この場合、Ｓ
Ａ領域３０は、ツインウェル構造によって十分に図３
（ａ）及び図３（ｂ）に図示された構造でレイアウトさ
れることができる。
おいて、ＳＡ領域３０でＮＭＯＳトランジスターはｐ型
半導体基板１に形成され、ＰＭＯＳトランジスターは、
ｎウェル２に形成されることは自明である。従って、Ｓ
Ａ３２のＮラッチセンスアンプ３４を構成するトランジ
スターのウェルバイアス電圧で接地電圧ＶＳＳが印加さ
れ、ＰＭＯＳトランジスターのウェルバイアス電圧で内
部電源電圧ＶＩＮＴが印加されることは、この分野の通
常的な知識を持っている者に自明である。この場合、Ｓ
Ａ領域３０は、ツインウェル構造によって十分に図３
（ａ）及び図３（ｂ）に図示された構造でレイアウトさ
れることができる。
【０００９】図１に図示されるように、ＳＷＤ及びＳＡ
駆動回路４１及び４２は、ＤＲＶ領域４０に一緒に配置
されているし、ＳＷＤ駆動回路４１を構成するインバー
タ回路ＩＶ１、ＩＶ２、そしてＩＶ３によってデコーデ
ィング信号ＰＸｊは、２つの電源（例えば、ＶＰＰ及び
ＶＩＮＴ）で駆動するため、少なくとも２つのウェルが
要求される。即ち、インバータ回路ＩＶ１−ＩＶ３のＰ
ＭＯＳトランジスターは、電圧ＶＰＰでバイアスされる
ｎウェルと電圧ＶＩＮＴでバイアスされるｎウェルに独
立的に配置されなければならない。
駆動回路４１及び４２は、ＤＲＶ領域４０に一緒に配置
されているし、ＳＷＤ駆動回路４１を構成するインバー
タ回路ＩＶ１、ＩＶ２、そしてＩＶ３によってデコーデ
ィング信号ＰＸｊは、２つの電源（例えば、ＶＰＰ及び
ＶＩＮＴ）で駆動するため、少なくとも２つのウェルが
要求される。即ち、インバータ回路ＩＶ１−ＩＶ３のＰ
ＭＯＳトランジスターは、電圧ＶＰＰでバイアスされる
ｎウェルと電圧ＶＩＮＴでバイアスされるｎウェルに独
立的に配置されなければならない。
【００１０】しかし、ＤＲＶ領域４０の駆動回路４１及
び４２は、図１で分かるように限定された領域、即ちＳ
ＷＤ領域２０及びＳＡ領域３０によって定義される面積
を有する領域内に配置されなければならないし、他のウ
ェルバイアス電源が印加されるＰＭＯＳトランジスター
のため少なくとも２つのｎウェルが形成されなければな
らない。
び４２は、図１で分かるように限定された領域、即ちＳ
ＷＤ領域２０及びＳＡ領域３０によって定義される面積
を有する領域内に配置されなければならないし、他のウ
ェルバイアス電源が印加されるＰＭＯＳトランジスター
のため少なくとも２つのｎウェルが形成されなければな
らない。
【００１１】これに対するレイアウトは、図４に図示さ
れた構造を有さなければならないし、そのようなレイア
ウトによってＳＷＤ及びＳＡ駆動回路２０及び３０を構
成するＰＭＯＳトランジスターが限定されたＤＲＶ領域
４０内に配置されることは不可能である。即ち、ウェル
とウェルとの間の空間Ｗと、素子アクティブ領域の境界
面とウェル境界面との間の空間Ｓを確保した後、余りの
ＤＲＶ領域Ａ（図４で、Ａ＝Ｌ−２＊［Ｓ＋Ｗ＋Ｓ’＋
Ｗ’］、ここで、Ｌは、ＳＷＤ領域の幅）にＰＭＯＳト
ランジスターを形成することは不可能である。
れた構造を有さなければならないし、そのようなレイア
ウトによってＳＷＤ及びＳＡ駆動回路２０及び３０を構
成するＰＭＯＳトランジスターが限定されたＤＲＶ領域
４０内に配置されることは不可能である。即ち、ウェル
とウェルとの間の空間Ｗと、素子アクティブ領域の境界
面とウェル境界面との間の空間Ｓを確保した後、余りの
ＤＲＶ領域Ａ（図４で、Ａ＝Ｌ−２＊［Ｓ＋Ｗ＋Ｓ’＋
Ｗ’］、ここで、Ｌは、ＳＷＤ領域の幅）にＰＭＯＳト
ランジスターを形成することは不可能である。
【００１２】これを解決するため、ＤＲＶ領域４０に配
置されるＳＷＤ及びＳＡ用駆動素子のサイズを縮小した
り、又はセル領域１０を除外した外部領域に配置でき
る。しかし、そのような方法を利用する場合、駆動素子
の駆動能力が低下したり、外部に配置された駆動回路と
内部のＳＡ、又はＳＷＤの間に配線された信号ラインの
遅延時間によって速度低下は必然的である。又、ＤＲＶ
領域４０の大きさを増加させることによって、前述され
た問題点が解決できるが、この場合、チップサイズが増
加する。
置されるＳＷＤ及びＳＡ用駆動素子のサイズを縮小した
り、又はセル領域１０を除外した外部領域に配置でき
る。しかし、そのような方法を利用する場合、駆動素子
の駆動能力が低下したり、外部に配置された駆動回路と
内部のＳＡ、又はＳＷＤの間に配線された信号ラインの
遅延時間によって速度低下は必然的である。又、ＤＲＶ
領域４０の大きさを増加させることによって、前述され
た問題点が解決できるが、この場合、チップサイズが増
加する。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は、トリプルウェル工程を使用する時、チップサイズの
増加及び伝送速度の低下が防止できる半導体メモリ装置
のレイアウトを提供することである。
は、トリプルウェル工程を使用する時、チップサイズの
増加及び伝送速度の低下が防止できる半導体メモリ装置
のレイアウトを提供することである。
【００１４】
【課題を解決するための手段】上述のような目的を達成
するための本発明の一特徴によると、トリプルウェルを
有する半導体メモリ装置のレイアウトにおいて、マトリ
クス形態で配列された複数のメモリセル領域と、第１方
向のメモリセル領域の間に各々配列され、対応するメモ
リセル領域のワードラインに対するコーディング及び駆
動のための回路を備えた複数の第１領域と、第１方向に
直交する第２方向のメモリセルの間に、各々配列され、
対応するメモリセル領域のビットラインの電位を感知す
るための回路を備えた複数の第２領域と、第１領域の間
と、第２領域の間に、各々配列され、第１及び第２領域
の回路を駆動するための素子を各々備え、駆動素子のう
ち、少なくとも２つのウェルバイアス電圧が印加される
第１駆動素子は、他のウェルバイアス電圧が印加される
第２駆動素子と互いに独立的に配置される複数の第３領
域とを含む。
するための本発明の一特徴によると、トリプルウェルを
有する半導体メモリ装置のレイアウトにおいて、マトリ
クス形態で配列された複数のメモリセル領域と、第１方
向のメモリセル領域の間に各々配列され、対応するメモ
リセル領域のワードラインに対するコーディング及び駆
動のための回路を備えた複数の第１領域と、第１方向に
直交する第２方向のメモリセルの間に、各々配列され、
対応するメモリセル領域のビットラインの電位を感知す
るための回路を備えた複数の第２領域と、第１領域の間
と、第２領域の間に、各々配列され、第１及び第２領域
の回路を駆動するための素子を各々備え、駆動素子のう
ち、少なくとも２つのウェルバイアス電圧が印加される
第１駆動素子は、他のウェルバイアス電圧が印加される
第２駆動素子と互いに独立的に配置される複数の第３領
域とを含む。
【００１５】この望ましい態様において、第１及び第２
駆動素子は、ＰＭＯＳトランジスターを含む。
駆動素子は、ＰＭＯＳトランジスターを含む。
【００１６】この望ましい態様において、第１駆動素子
を備えた第３領域と第２駆動素子を備えた第３領域は、
第１又は第２方向の第１領域を基準にＺ字型に配置され
る。
を備えた第３領域と第２駆動素子を備えた第３領域は、
第１又は第２方向の第１領域を基準にＺ字型に配置され
る。
【００１７】この望ましい態様において、第２駆動素子
に印加されるウェルバイアス電圧は、第１駆動素子に印
加されるウェルバイアス電圧のうちの１つと同一のレベ
ルを有する。
に印加されるウェルバイアス電圧は、第１駆動素子に印
加されるウェルバイアス電圧のうちの１つと同一のレベ
ルを有する。
【００１８】このようなレイアウトによって、他のウェ
ルバイアス電圧を有するＰＭＯＳトランジスターで構成
された駆動回路と、１つのウェルバイアス電圧を有する
ＰＭＯＳトランジスターで構成された駆動回路を独立に
配置できる。
ルバイアス電圧を有するＰＭＯＳトランジスターで構成
された駆動回路と、１つのウェルバイアス電圧を有する
ＰＭＯＳトランジスターで構成された駆動回路を独立に
配置できる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態による参
照図面、図４乃至図７に基づいて詳細に説明する。
照図面、図４乃至図７に基づいて詳細に説明する。
【００２０】図５を参照すると、本発明の新規した半導
体メモリ装置のレイアウトにおいて、ＳＷＤ領域２０の
間に、ＳＡ領域３０の間に配置されたＤＲＶ領域１００
（１００ａ及び１００ｂ）は、ＳＷＤ及びＳＡ領域２０
及び３０回路（例えば、デコーダ回路及びセンスアンプ
回路）に、各々デコーディング信号ＰＸｊ及び電源ＶＩ
ＮＴを供給するためのＰＭＯＳトランジスターを含み、
ＰＭＯＳトランジスターのうち、少なくとも２つのウェ
ルバイアス電圧（例えば、ＶＰＰ及びＶＩＮＴ）が印加
される第１ＰＭＯＳトランジスターは、１つのウェルバ
イアス電圧（例えば、ＶＩＮＴ）が印加される第２ＰＭ
ＯＳトランジスターと互いに独立的にＤＲＶ領域１００
ａ及び１００ｂに配置され、第１及び第２ＰＭＯＳトラ
ンジスターが、各々形成されるＤＲＶ領域１００ａ及び
１００ｂは、メモリセル領域１００を基準にＺ字型に配
置される。
体メモリ装置のレイアウトにおいて、ＳＷＤ領域２０の
間に、ＳＡ領域３０の間に配置されたＤＲＶ領域１００
（１００ａ及び１００ｂ）は、ＳＷＤ及びＳＡ領域２０
及び３０回路（例えば、デコーダ回路及びセンスアンプ
回路）に、各々デコーディング信号ＰＸｊ及び電源ＶＩ
ＮＴを供給するためのＰＭＯＳトランジスターを含み、
ＰＭＯＳトランジスターのうち、少なくとも２つのウェ
ルバイアス電圧（例えば、ＶＰＰ及びＶＩＮＴ）が印加
される第１ＰＭＯＳトランジスターは、１つのウェルバ
イアス電圧（例えば、ＶＩＮＴ）が印加される第２ＰＭ
ＯＳトランジスターと互いに独立的にＤＲＶ領域１００
ａ及び１００ｂに配置され、第１及び第２ＰＭＯＳトラ
ンジスターが、各々形成されるＤＲＶ領域１００ａ及び
１００ｂは、メモリセル領域１００を基準にＺ字型に配
置される。
【００２１】その結果として、トリプルウェル構造を有
する半導体メモリ装置、特にＤＲＡＭ装置で、本発明に
よるレイアウトによってＤＲＶ領域１００にＳＡ及びＳ
ＷＤ用ＰＭＯＳトランジスターを独立的に配置すること
によって、ＤＲＶ領域１００の増加によるチップサイズ
が増加することが防止できる。それだけではなく、ＤＲ
Ｖ領域１００内に配置される駆動回路をメモリセル領域
１０外部に配置する場合、誘発される信号遅延問題が解
決できる。
する半導体メモリ装置、特にＤＲＡＭ装置で、本発明に
よるレイアウトによってＤＲＶ領域１００にＳＡ及びＳ
ＷＤ用ＰＭＯＳトランジスターを独立的に配置すること
によって、ＤＲＶ領域１００の増加によるチップサイズ
が増加することが防止できる。それだけではなく、ＤＲ
Ｖ領域１００内に配置される駆動回路をメモリセル領域
１０外部に配置する場合、誘発される信号遅延問題が解
決できる。
【００２２】図４を参照すると、本発明の望ましい実施
形態のＤＲＡＭ装置によるＤＲＶ領域の配置を示す図面
が図示されている。
形態のＤＲＡＭ装置によるＤＲＶ領域の配置を示す図面
が図示されている。
【００２３】図４で、記号●及び○は、ＳＷＤ及びＳＡ
領域の回路（例えば、デコーダ回路及びセンスアンプ回
路）に、各々デコーディング信号ＰＸｊ及び電源ＶＩＮ
Ｔを供給するためのＰＭＯＳトランジスターを含んだＤ
ＲＶ領域１００ａ及び１００ｂを、各々示す。記号●
は、少なくとも２つのウェルバイアス電圧が印加される
領域２０（ＳＷＤ領域）に対応するＤＲＶ領域１００ａ
を示し、記号○は、他のウェルバイアス電圧が印加され
る領域３０（ＳＡ領域）に対応するＤＲＶ領域１００ｂ
を示す。
領域の回路（例えば、デコーダ回路及びセンスアンプ回
路）に、各々デコーディング信号ＰＸｊ及び電源ＶＩＮ
Ｔを供給するためのＰＭＯＳトランジスターを含んだＤ
ＲＶ領域１００ａ及び１００ｂを、各々示す。記号●
は、少なくとも２つのウェルバイアス電圧が印加される
領域２０（ＳＷＤ領域）に対応するＤＲＶ領域１００ａ
を示し、記号○は、他のウェルバイアス電圧が印加され
る領域３０（ＳＡ領域）に対応するＤＲＶ領域１００ｂ
を示す。
【００２４】ＤＲＶ領域１００は、そのウェルバイアス
電圧の数（実施形態の場合、互いに異なる２つのウェル
バイアス電圧と１つのウェルバイアス電圧）によって独
立に配置され、その結果によるＤＲＶ領域１００の配置
は、任意の列に沿って配列されたメモリセル領域１０を
基準にＺ字型（ｚｉｇ−ｚａｇ）を有することが、図４
で分かる。例えば、２つのウェルバイアス電圧が印加さ
れるＤＲＶ領域１００ａのうち、行及び列方向に隣接す
るＤＲＶ領域に同一のＤＲＶ領域１００ａは、配置され
ない。
電圧の数（実施形態の場合、互いに異なる２つのウェル
バイアス電圧と１つのウェルバイアス電圧）によって独
立に配置され、その結果によるＤＲＶ領域１００の配置
は、任意の列に沿って配列されたメモリセル領域１０を
基準にＺ字型（ｚｉｇ−ｚａｇ）を有することが、図４
で分かる。例えば、２つのウェルバイアス電圧が印加さ
れるＤＲＶ領域１００ａのうち、行及び列方向に隣接す
るＤＲＶ領域に同一のＤＲＶ領域１００ａは、配置され
ない。
【００２５】図５は、本発明の望ましい実施形態による
図４の点線部分８を拡大したＤＲＡＭ装置の概略的な構
成を示すブロック図である。図６（ａ）は、トリプルウ
ェル構造を有するＤＲＡＭ装置で、本発明による図５の
サブワードラインデコーダの駆動回路のためのＤＲＶ領
域のレイアウトを示す平面図であり、図６（ｂ）は、図
６（ａ）で６−６’に沿って切断した断面図である。そ
して、図７（ａ）は、トリプルウェル構造を有するＤＲ
ＡＭ装置で、本発明による図５のＰラッチセンスアンプ
の駆動回路のためのＤＲＶ領域のレイアウトを示す平面
図であり、図７（ｂ）は、図７（ａ）で７−７’に沿っ
て切断した断面図である。
図４の点線部分８を拡大したＤＲＡＭ装置の概略的な構
成を示すブロック図である。図６（ａ）は、トリプルウ
ェル構造を有するＤＲＡＭ装置で、本発明による図５の
サブワードラインデコーダの駆動回路のためのＤＲＶ領
域のレイアウトを示す平面図であり、図６（ｂ）は、図
６（ａ）で６−６’に沿って切断した断面図である。そ
して、図７（ａ）は、トリプルウェル構造を有するＤＲ
ＡＭ装置で、本発明による図５のＰラッチセンスアンプ
の駆動回路のためのＤＲＶ領域のレイアウトを示す平面
図であり、図７（ｂ）は、図７（ａ）で７−７’に沿っ
て切断した断面図である。
【００２６】半導体メモリ装置が高集積化されることに
よって、トリプルウェル工程を利用するＤＲＡＭ装置に
おいて、ウェルとウェルとの間の空間が増加するため、
前述のように限定されたＤＲＶ領域内にＳＷＤ及びＳＡ
用ＰＭＯＳトランジスターを配置する空間が減るように
なる。その結果、従来のようなＤＲＶ領域４０の配置方
法によってＳＷＤ及びＳＡ領域２０及び３０に、各々別
のレベルを有するデコーディング信号ＰＸｊ（例えば、
ＶＰＰ及びＶＩＮＴ）と電源ＶＩＮＴを供給するための
ＰＭＯＳトランジスターを同一のＤＲＶ領域４０に配置
すると、トリプルウェル構造で、ウェルとウェルとの間
の、素子アクティブ領域の境界面とウェル境界面との間
の空間増加のため、同一のＤＲＶ領域４０にＳＷＤ及び
ＳＡ用ＰＭＯＳトランジスターを全部配置できない。
よって、トリプルウェル工程を利用するＤＲＡＭ装置に
おいて、ウェルとウェルとの間の空間が増加するため、
前述のように限定されたＤＲＶ領域内にＳＷＤ及びＳＡ
用ＰＭＯＳトランジスターを配置する空間が減るように
なる。その結果、従来のようなＤＲＶ領域４０の配置方
法によってＳＷＤ及びＳＡ領域２０及び３０に、各々別
のレベルを有するデコーディング信号ＰＸｊ（例えば、
ＶＰＰ及びＶＩＮＴ）と電源ＶＩＮＴを供給するための
ＰＭＯＳトランジスターを同一のＤＲＶ領域４０に配置
すると、トリプルウェル構造で、ウェルとウェルとの間
の、素子アクティブ領域の境界面とウェル境界面との間
の空間増加のため、同一のＤＲＶ領域４０にＳＷＤ及び
ＳＡ用ＰＭＯＳトランジスターを全部配置できない。
【００２７】しかし、本発明によるレイアウトによる
と、従来技術による問題点が解決できる。即ち、図５で
図示されるように、他のウェルバイアス電圧（例えば、
ＶＰＰ及びＶＩＮＴ）が要求されるＰＭＯＳトランジス
ターを含んだ少なくとも２つの回路［本発明の実施形態
において、図２（ｂ）に図示されるサブワードラインデ
コーダの駆動回路２１］は、同時に１つのＤＲＶ領域１
００ａに配置される。１種類のウェルバイアス電圧（例
えば、ＶＩＮＴ）が要求されるＰＭＯＳトランジスター
を含んだ回路［本発明の実施形態において、図２（ａ）
に図示されたＰラッチセンスアンプ駆動回路４１］は、
図５で分かるように回路４１が配置されたＤＲＶ領域１
００ａに配置されない。
と、従来技術による問題点が解決できる。即ち、図５で
図示されるように、他のウェルバイアス電圧（例えば、
ＶＰＰ及びＶＩＮＴ）が要求されるＰＭＯＳトランジス
ターを含んだ少なくとも２つの回路［本発明の実施形態
において、図２（ｂ）に図示されるサブワードラインデ
コーダの駆動回路２１］は、同時に１つのＤＲＶ領域１
００ａに配置される。１種類のウェルバイアス電圧（例
えば、ＶＩＮＴ）が要求されるＰＭＯＳトランジスター
を含んだ回路［本発明の実施形態において、図２（ａ）
に図示されたＰラッチセンスアンプ駆動回路４１］は、
図５で分かるように回路４１が配置されたＤＲＶ領域１
００ａに配置されない。
【００２８】従って、前者の場合、単に他のウェルバイ
アス電圧が要求されるＰＭＯＳトランジスターが、図６
（ａ）及び図６（ｂ）に図示されるように、１つのＤＲ
Ｖ領域１００ａの分離された他のｎウェル２に配置され
るため、トランジスターを配置するための素子アクティ
ブ領域が従来の素子アクティブ領域に比べて相対的に広
く確保されることが自明である。即ち、従来の場合、１
つのＤＲＶ領域４０にＳＷＤ及びＳＡのための駆動回路
４１及び４２が同時に配置される反面、本発明の場合、
１つのＤＲＶ領域１００にＳＷＤ及びＳＡのための駆動
回路４１及び４２が独立に配置される。その結果とし
て、トリプルウェル構造のＤＲＡＭ装置で、ＤＲＶ領域
に配置される素子によってチップの大きさが大きくなる
ことが防止できる。
アス電圧が要求されるＰＭＯＳトランジスターが、図６
（ａ）及び図６（ｂ）に図示されるように、１つのＤＲ
Ｖ領域１００ａの分離された他のｎウェル２に配置され
るため、トランジスターを配置するための素子アクティ
ブ領域が従来の素子アクティブ領域に比べて相対的に広
く確保されることが自明である。即ち、従来の場合、１
つのＤＲＶ領域４０にＳＷＤ及びＳＡのための駆動回路
４１及び４２が同時に配置される反面、本発明の場合、
１つのＤＲＶ領域１００にＳＷＤ及びＳＡのための駆動
回路４１及び４２が独立に配置される。その結果とし
て、トリプルウェル構造のＤＲＡＭ装置で、ＤＲＶ領域
に配置される素子によってチップの大きさが大きくなる
ことが防止できる。
【００２９】続いて、後者の場合、１つのウェルバイア
ス電圧が要求されるＰＭＯＳトランジスターが、図７
（ａ）及び図７（ｂ）に図示されるように、１つのＤＲ
Ｖ領域１００ｂの１つのｎウェル２に配置され、図５に
図示されたように、他のウェルバイアス電圧が要求され
るＤＲＶ領域１００ａを間において、１つのＤＲＶ領域
１００ｂに１つのＰラッチセンスアンプ駆動回路４２が
配置される。即ち行及び列方向に任意のＤＲＶ領域（例
えば、１００ａ）に隣接するＤＲＶ領域には、同一の用
度のＤＲＶ領域（例えば、１００ａ）が配置されない。
ス電圧が要求されるＰＭＯＳトランジスターが、図７
（ａ）及び図７（ｂ）に図示されるように、１つのＤＲ
Ｖ領域１００ｂの１つのｎウェル２に配置され、図５に
図示されたように、他のウェルバイアス電圧が要求され
るＤＲＶ領域１００ａを間において、１つのＤＲＶ領域
１００ｂに１つのＰラッチセンスアンプ駆動回路４２が
配置される。即ち行及び列方向に任意のＤＲＶ領域（例
えば、１００ａ）に隣接するＤＲＶ領域には、同一の用
度のＤＲＶ領域（例えば、１００ａ）が配置されない。
【００３０】従って、ＤＲＶ領域１００ｂは、互いに異
なるウェルバイアス電圧を有するＰＭＯＳトランジスタ
ーを含まないため、図６（ａ）及び図６（ｂ）のような
ウェル構造ではなく、１つのＰＭＯＳトランジスター用
ｎウェル２を有することによって、周辺制御用回路をよ
り効率的に配置できる。ここで、図７（ａ）及び図７
（ｂ）で分かるように、図６（ａ）及び図６（ｂ）によ
る従来レイアウトに比べて素子アクティブ領域が広く確
保されるため、従来のような駆動能力を有するサイズで
ＰＭＯＳトランジスターを形成しないし、それより大き
い駆動能力を有するサイズで対応するＤＲＶ領域１００
ｂにＰＭＯＳトランジスターを形成することによって、
本発明によるレイアウトにより、Ｐラッチセンスアンプ
駆動回路４２の駆動能力が低下することが防止できる。
なるウェルバイアス電圧を有するＰＭＯＳトランジスタ
ーを含まないため、図６（ａ）及び図６（ｂ）のような
ウェル構造ではなく、１つのＰＭＯＳトランジスター用
ｎウェル２を有することによって、周辺制御用回路をよ
り効率的に配置できる。ここで、図７（ａ）及び図７
（ｂ）で分かるように、図６（ａ）及び図６（ｂ）によ
る従来レイアウトに比べて素子アクティブ領域が広く確
保されるため、従来のような駆動能力を有するサイズで
ＰＭＯＳトランジスターを形成しないし、それより大き
い駆動能力を有するサイズで対応するＤＲＶ領域１００
ｂにＰＭＯＳトランジスターを形成することによって、
本発明によるレイアウトにより、Ｐラッチセンスアンプ
駆動回路４２の駆動能力が低下することが防止できる。
【００３１】
【発明の効果】本発明によるＤＲＶ領域のレイアウトに
よると、ウェルバイアス電圧の種類によって、ＤＲＶ領
域を分離・配置して工程マージンを従来に比べてもっと
確保することによって、ウェルとウェルとの間の空間に
よって、トランジスターの配置空間が不足することを防
止することができる。又、ＤＲＶ領域に感知増幅回路と
他のウェルバイアス電圧を有する駆動回路をアレー領域
外部に配置する場合、ローディング増加による速度遅延
問題を解決できる。
よると、ウェルバイアス電圧の種類によって、ＤＲＶ領
域を分離・配置して工程マージンを従来に比べてもっと
確保することによって、ウェルとウェルとの間の空間に
よって、トランジスターの配置空間が不足することを防
止することができる。又、ＤＲＶ領域に感知増幅回路と
他のウェルバイアス電圧を有する駆動回路をアレー領域
外部に配置する場合、ローディング増加による速度遅延
問題を解決できる。
【図１】 サブワードライン構造を有するＤＲＡＭ装置
の概略的な構成を示すブロック図である。
の概略的な構成を示すブロック図である。
【図２】 ＤＲＡＭ装置で、一般的に使用される感知増
幅回路及びそのＰラッチ駆動回路を示す回路図と、ＤＲ
ＡＭ装置で一般的に使用されるサブワードラインデコー
ダの駆動回路を示す回路図である。
幅回路及びそのＰラッチ駆動回路を示す回路図と、ＤＲ
ＡＭ装置で一般的に使用されるサブワードラインデコー
ダの駆動回路を示す回路図である。
【図３】 ツインウェル（ｔｗｉｎ ｗｅｌｌ）構造を
示す平面図および断面図である。
示す平面図および断面図である。
【図４】 本発明の望ましい実施形態によるＤＲＡＭ装
置のＤＲＶ領域の配置を示す図面である。
置のＤＲＶ領域の配置を示す図面である。
【図５】 本発明の望ましい実施形態による図４の点線
部分８を拡大したＤＲＡＭ装置の概略的な構成を示すブ
ロック図である。
部分８を拡大したＤＲＡＭ装置の概略的な構成を示すブ
ロック図である。
【図６】 トリプルウェル（ｔｒｉｐｌｅ ｗｅｌｌ）
構造を有するＤＲＡＭ装置で、本発明による図５のサブ
ワードラインデコーダの駆動回路のためのＤＲＶ領域の
レイアウトを示す平面図および断面図である。
構造を有するＤＲＡＭ装置で、本発明による図５のサブ
ワードラインデコーダの駆動回路のためのＤＲＶ領域の
レイアウトを示す平面図および断面図である。
【図７】 トリプルウェル構造を有するＤＲＡＭ装置
で、本発明による図５のＰラッチセンスアンプ駆動回路
のためのＤＲＶ領域のレイアウトを示す断面図と平面図
である。
で、本発明による図５のＰラッチセンスアンプ駆動回路
のためのＤＲＶ領域のレイアウトを示す断面図と平面図
である。
１０；メモリセル領域 ２０：サブワードラインデコーダ領域 ３０：感知増幅領域 ４０、１００、１００ａ、１００ｂ：ＤＲＶ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】 トリプルウェルを有する半導体メモリ装
置のレイアウトにおいて、 マトリクス形態で配列された複数のメモリセル領域と、 第１方向のメモリセル領域の間に各々配列され、対応す
るメモリセル領域のワードラインに対するコーディング
及び駆動のための回路を備えた複数の第１領域と、 前記第１方向に直交する第２方向のメモリセルの間に、
各々配列され、対応するメモリセル領域のビットライン
の電位を感知するための回路を備えた複数の第２領域
と、 前記第１領域の間と、前記第２領域の間に、各々配列さ
れ、前記第１及び第２領域の回路を駆動するための素子
を各々備え、前記駆動素子のうち、少なくとも２つのウ
ェルバイアス電圧が印加される第１駆動素子は、他のウ
ェルバイアス電圧が印加される第２駆動素子と互いに独
立に配置される複数の第３領域とを含むことを特徴とす
るレイアウト。 - 【請求項２】 前記第１及び第２駆動素子は、ＰＭＯＳ
トランジスターを含むことを特徴とする請求項１に記載
のレイアウト。 - 【請求項３】 前記第１駆動素子を備えた第３領域と第
２駆動素子を備えた第３領域は、第１又は第２方向の第
１領域を基準にＺ字型に配置されることを特徴とする請
求項２に記載のレイアウト。 - 【請求項４】 前記第２駆動素子に印加されるウェルバ
イアス電圧は、前記第１駆動素子に印加される前記ウェ
ルバイアス電圧のうちの１つと同一のレベルを有するこ
とを特徴とする請求項１に記載のレイアウト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199761347 | 1997-11-20 | ||
| KR1019970061347A KR100256053B1 (ko) | 1997-11-20 | 1997-11-20 | 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224937A true JPH11224937A (ja) | 1999-08-17 |
| JP3744702B2 JP3744702B2 (ja) | 2006-02-15 |
Family
ID=19525129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33167898A Expired - Fee Related JP3744702B2 (ja) | 1997-11-20 | 1998-11-20 | トリプルウェル構造を有する半導体メモリ装置のレイアウト |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5978247A (ja) |
| JP (1) | JP3744702B2 (ja) |
| KR (1) | KR100256053B1 (ja) |
| TW (1) | TW385450B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039216A (ja) * | 2002-07-02 | 2004-02-05 | Samsung Electronics Co Ltd | オフセット補償感知方式を用いた半導体メモリ装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69630773D1 (de) * | 1996-04-11 | 2003-12-24 | St Microelectronics Srl | Multiblockspeicher |
| US7001811B2 (en) * | 2003-12-31 | 2006-02-21 | Intel Corporation | Method for making memory cell without halo implant |
| KR100786768B1 (ko) * | 2005-11-11 | 2007-12-18 | 경상대학교산학협력단 | 반도체 웰전압을 조절하기 위한 장치 및 방법 |
| JP4939804B2 (ja) * | 2005-12-21 | 2012-05-30 | 三星電子株式会社 | 不揮発性半導体記憶装置 |
| KR100705336B1 (ko) * | 2006-01-05 | 2007-04-09 | 삼성전자주식회사 | 트리플 웰 구조를 가지는 반도체 메모리 장치 및 그 제조방법 |
| KR100921949B1 (ko) * | 2007-05-02 | 2009-10-15 | 충북대학교 산학협력단 | 표시장치용 구동 집적회로 |
| KR101311713B1 (ko) * | 2007-07-31 | 2013-09-26 | 삼성전자주식회사 | 메모리 코어, 이를 포함하는 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2795565B2 (ja) * | 1991-10-08 | 1998-09-10 | シャープ株式会社 | 半導体記憶素子の製造方法 |
| US5325336A (en) * | 1992-09-10 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| JPH08167290A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08273362A (ja) * | 1995-03-30 | 1996-10-18 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1997
- 1997-11-20 KR KR1019970061347A patent/KR100256053B1/ko not_active Expired - Fee Related
-
1998
- 1998-10-01 TW TW087116331A patent/TW385450B/zh not_active IP Right Cessation
- 1998-11-04 US US09/186,026 patent/US5978247A/en not_active Expired - Fee Related
- 1998-11-20 JP JP33167898A patent/JP3744702B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039216A (ja) * | 2002-07-02 | 2004-02-05 | Samsung Electronics Co Ltd | オフセット補償感知方式を用いた半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5978247A (en) | 1999-11-02 |
| KR100256053B1 (ko) | 2000-05-01 |
| KR19990040857A (ko) | 1999-06-15 |
| JP3744702B2 (ja) | 2006-02-15 |
| TW385450B (en) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE41963E1 (en) | Semiconductor memory device | |
| JP3666671B2 (ja) | 半導体装置 | |
| US7190609B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| JPH1117135A (ja) | 半導体集積回路 | |
| JPH0685200A (ja) | ３重ウェル構造を有する半導体装置 | |
| JPH1116363A (ja) | スタティックｒａｍ | |
| US6674678B2 (en) | Sense amplifier control circuit of semiconductor memory device | |
| JP3853088B2 (ja) | 半導体メモリ装置の内部電源電圧発生回路及びその制御方法 | |
| JP3744702B2 (ja) | トリプルウェル構造を有する半導体メモリ装置のレイアウト | |
| JP6687719B2 (ja) | 半導体記憶装置 | |
| US7719879B2 (en) | Semiconductor integrated circuit | |
| US6831317B2 (en) | System with meshed power and signal buses on cell array | |
| US10706902B2 (en) | Semiconductor device | |
| US6166976A (en) | Multiple equilibration circuits for a single bit line | |
| JP2003100904A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3398570B2 (ja) | 半導体記憶装置 | |
| US6930930B2 (en) | Using isolated p-well transistor arrangements to avoid leakage caused by word line/bit line shorts | |
| US7825471B2 (en) | Semiconductor memory device including SRAM cell having well power potential supply region provided therein | |
| KR100284455B1 (ko) | 반도체 집적 회로 | |
| KR100502672B1 (ko) | 풀 씨모스 에스램 셀 | |
| US6512257B2 (en) | System with meshed power and signal buses on cell array | |
| JP2000174229A (ja) | 半導体記憶装置 | |
| KR20030020171A (ko) | 반도체 메모리의 ｖｂｂ/ｕｐｐ 바이어스 배치방법 | |
| JPH1021685A (ja) | 半導体記憶装置 | |
| JPH08139204A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |