JPH11225064A - 分周回路 - Google Patents

Abstract

(57)【要約】 【課題】 任意の分数の分周比を有する分周回路を提供
する。 【解決手段】 カウント部４０のカウント値ＣＮＴ３が
０〜２の時、制御信号ＣＳ１に基づいてカウント部１０
が動作し、入力信号ＩＮを１／５に分周して分周信号Ｓ
１を出力する。ＯＲ３０を介して与えられた分周信号Ｓ
１によりカウンタ４１がカウントアップして、カウント
値ＣＮＴ３が３〜４になると、カウント部４０から制御
信号ＣＳ２が出力される。これにより、カウント部１０
は停止し、代わりにカウント部２０が動作し、入力信号
ＩＮを１／６に分周して分周信号Ｓ２を出力する。分周
信号Ｓ１，Ｓ２はＯＲ３０を介して出力信号ＯＵＴとし
て出力される。カウント部１０，２０の分周比１／Ｍ，
１／Ｎ、及びカウント部４０の制御信号ＣＳ１，ＣＳ２
の出力周期Ｐ，Ｑを選択することにより、所望の分周比
（Ｐ＋Ｑ）／（Ｍ×Ｐ＋Ｎ×Ｑ）を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、原発振周波数を分
周してクロック信号を生成する場合に、分周比を任意の
分数とすることができる分周回路に関するものである。

【０００２】

【従来の技術】分周回路は、入力信号の周波数の約数で
あるような周波数をもった出力信号を生成する回路であ
る。従来、このような分周回路は、例えば、多段に縦続
接続されたフリップフロップで構成されるカウンタを用
い、そのカウンタによって入力信号のパルスをカウント
し、カウント数が所定の約数に達したときに、そのカウ
ンタを０にリセットして再びカウントを開始することに
より、所望の周波数を有する出力信号を得るようになっ
ていた。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
分周回路では、カウント数は整数となっているので、所
定の約数も整数となり、分周比が整数に限定されてい
た。しかし、実際に分周回路を使用する装置では、その
装置内の各部の動作のために各種の周波数が必要とな
り、基準となる原発振周波数と所望の周波数の比率が整
数比にならない場合が多い。このため、基準の発振器と
は別に所望の周波数を得るための発振器を設ける必要が
生じ、回路規模が大きくなってコストが増加するという
課題があった。更に、このような場合、２つの発振器の
出力信号は独立しているため、２つの出力信号の位相外
れ等によって誤動作が生じるというような課題もあっ
た。本発明は、前記従来技術が持っていた課題を解決
し、原発振周波数から任意の分数の分周比を有する周波
数を生成することができる分周回路を提供するものであ
る。

【０００４】

【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、分周回路において、相
補的な第１及び第２の制御信号の内の第１の制御信号が
与えられている時に、一定の周波数を有する入力信号を
１／Ｍ（但し、Ｍは２以上の整数）に分周して第１の分
周信号を出力する第１の分周手段と、前記第２の制御信
号が与えられている時に、前記入力信号を１／Ｎ（但
し、Ｎは２以上の整数）に分周して第２の分周信号を出
力する第２の分周手段と、前記第１及び第２の分周信号
を合成することによって出力信号を生成する合成手段
と、前記出力信号を（Ｐ＋Ｑ）進法（但し、Ｐ，Ｑは１
以上の整数）でカウントし、そのカウント値が０乃至
（Ｐ−１）の時には前記第１の制御信号を出力し、該カ
ウント値がＰ乃至（Ｐ＋Ｑ−１）の時には前記第２の制
御信号を出力するカウント手段とを備えている。

【０００５】第２の発明は、第１の発明における整数
Ｍ，Ｎを、Ｎ＝Ｍ＋１の関係を有するように設定してい
る。本発明によれば、以上のように分周回路を構成した
ので、次のような作用が行われる。カウント手段から第
１の制御信号が与えられると、入力信号は第１の分周手
段によって１／Ｍに分周され、第１の分周信号としてカ
ウント手段に与えられる。カウント手段に第１の分周信
号がＰ個与えられると、第１の分周手段を停止して第２
の分周手段を動作状態にするための第２の制御信号が、
このカウント手段から出力される。これにより、入力信
号は第２の分周手段によって１／Ｎに分周され、第２の
分周信号としてカウント手段に与えられる。カウント手
段に第２の分周信号がＱ個与えられると、第２の分周手
段を停止して第１の分周手段を再び動作状態にするため
の第１の制御信号が、このカウント手段から出力され
る。このような繰り返しにより、入力信号のパルス数
（Ｍ×Ｐ＋Ｎ×Ｑ）毎に（Ｐ＋Ｑ）個のパルスが出力信
号として合成手段から出力される。

【０００６】

【発明の実施の形態】図１は、本発明の実施形態を示す
分周回路の構成図である。この分周回路は、分周比５／
２７を有する分周回路の一例であり、分周の対象となる
一定の周波数を有する入力信号ＩＮを１／Ｍ（例えば、
Ｍ＝５）に分周する第１の分周手段（例えば、カウント
部）１０を備えている。カウント部１０は、入力信号Ｉ
Ｎと制御信号ＣＳ１とが与えられる２入力の論理積ゲー
ト（以下、「ＡＮＤ」という）１１を有しており、この
ＡＮＤ１１の出力側が３桁の２進カウンタ１２のクロッ
ク端子Ｃに接続されている。カウンタ１２は、クロック
端子Ｃに与えられる信号の立ち下がりのタイミングで、
カウント値ＣＮＴ１を１ずつ増加させて出力端子Ｑ１，
Ｑ２，Ｑ３に２進数を出力するとともに、リセット端子
Ｒにリセット信号が与えられたときにカウント値ＣＮＴ
１を０にリセットする機能を有している。カウンタ１２
の出力端子Ｑ１，Ｑ３は、２入力のＡＮＤ１３の入力側
に接続され、このＡＮＤ１３の出力側が２進カウンタ１
２のリセット端子Ｒに接続されている。

【０００７】この分周回路は、同様に入力信号ＩＮを１
／Ｎ（例えば、ｎ＝６）に分周する第２の分周手段（例
えば、カウント部）２０を備えている。カウント部２０
は、入力信号ＩＮと制御信号ＣＳ２とが与えられる２入
力のＡＮＤ２１を有しており、このＡＮＤ２１の出力側
が、カウンタ１２と同様の機能を有する３桁の２進カウ
ンタ２２のクロック端子Ｃに接続されている。カウンタ
２２のカウント値ＣＮＴ２を出力する出力端子Ｑ１，Ｑ
２，Ｑ３の内、出力端子Ｑ２，Ｑ３は２入力のＡＮＤ２
３の入力側に接続され、このＡＮＤ２３の出力側がカウ
ンタ２２のリセット端子Ｒに接続されている。カウンタ
１２の出力端子Ｑ３から出力される第１の分周信号Ｓ１
と、カウンタ２２の出力端子Ｑ３から出力される第２の
分周信号Ｓ２とは、合成手段（例えば、２入力の論理和
ゲート、以下、「ＯＲ」という）３０の入力側に与えら
れている。そして、ＯＲ３０の出力側に出力信号ＯＵＴ
が出力される．出力信号ＯＵＴは、更に、（Ｐ＋Ｑ）
（例えば、Ｐ＝３，Ｑ＝２）進法でカウントするカウン
ト手段（例えば、カウント部）４０における３桁の２進
カウンタ４１のクロック端子Ｃに与えられている。カウ
ンタ４１は、カウンタ１２と同様の機能を有するもので
あり、このカウンタ４１の出力端子Ｑ１，Ｑ２，Ｑ３
が、デコーダ４２の入力端子Ａ，Ｂ，Ｃに接続されてい
る。デコーダ４２は、入力端子Ａ，Ｂ，Ｃに与えられる
２進数を解読し、その２進数に対応して設けられた出力
端子Ｙ０，Ｙ１，…，Ｙ５の内のいずれか１つの端子に
レベル“Ｈ”、その他の端子にレベル“Ｌ”の信号を出
力するものである。デコーダ４２の出力端子Ｙ５は、カ
ウンタ４１のリセット端子Ｒに接続されている。デコー
ダ４２のＰ個（即ち、３個）出力端子Ｙ０〜Ｙ２は、３
入力のＯＲ４３の入力側に接続され、このＯＲ３３の出
力側から前記制御信号ＣＳ１がＡＮＤ１１に与えられる
ようになっている。また、デコーダ４２のＱ個（即ち、
２個）の出力端子Ｙ３，Ｙ４は、２入力のＯＲ４４の入
力側に接続され、このＯＲ４４の出力側から前記制御信
号ＣＳ２がＡＮＤ２１に与えられるようになっている。

【０００８】図２は、図１の分周回路の動作を示すタイ
ムチャートである。以下、この図２を参照しつつ、図１
の動作を説明する。図２の時刻ｔ０における入力信号Ｉ
Ｎの立ち下がりによって、カウント部４０内のカウンタ
４１がリセットされ、そのカウント値ＣＮＴ３が０にな
るとする。また、この時、各カウンタ１２，２２のカウ
ント値ＣＮＴ１，ＣＮＴ２も同様に０になっているとす
る。カウント値ＣＮＴ３が０になると、デコーダ４２の
出力端子Ｙ０から出力される信号が“Ｈ”となり、制御
信号ＣＳ１，ＣＳ２は、それぞれ“Ｈ”，“Ｌ”とな
る。これにより、カウント部１０のカウンタ１２の動作
が開始される。一方、カウント部２０のカウンタ２２の
動作は停止される。

【０００９】時刻ｔ１における入力信号ＩＮの立ち下が
りにより、カウンタ１２のカウント値ＣＮＴ１は１とな
る。以後、入力信号ＩＮの立ち下がり毎に、カウンタ１
２のカウント値ＣＮＴ１は、１ずつカウントアップす
る。時刻ｔ４における入力信号ＩＮの立ち下がりによ
り、カウンタ１２のカウント値ＣＮＴ１が４になると、
このカウンタ１２の出力端子Ｑ３から出力される分周信
号Ｓ１は“Ｈ”となる。これにより、ＯＲ３０から出力
される出力信号ＯＵＴも“Ｈ”に変化する。時刻ｔ５に
おける入力信号ＩＮの立ち下がりにより、カウンタ１２
のカウント値ＣＮＴ１が５になると、このカウンタ１２
の出力端子Ｑ１，Ｑ３から出力される信号は、ともに
“Ｈ”となる。これにより、ＡＮＤ１３からリセット信
号がカウンタ１２のリセット端子Ｒに与えられ、このカ
ウンタ１２はカウント値ＣＮＴ１が５になった瞬間にリ
セットされてカウント値ＣＮＴ１は０に戻る。これと同
時に、分周信号Ｓ１及び出力信号ＯＵＴも“Ｌ”に変化
する。

【００１０】出力信号ＯＵＴの立ち下がりにより、カウ
ンタ４１のカウント値ＣＮＴ３は１にカウントアップす
る。これによってデコーダ４２の出力端子Ｙ０に代わっ
て出力端子Ｙ１の出力信号が“Ｈ”となるが、制御信号
ＣＳ１，ＣＳ２は変化しない。従って、次の時刻ｔ６〜
ｔ９における入力信号ＩＮの立ち下がり時点の動作は時
刻ｔ１〜ｔ４の場合と同様である。時刻ｔ９における入
力信号ＩＮの立ち下がりにより、カウンタ１２のカウン
ト値ＣＮＴ１が４になると、このカウンタ１２の出力端
子Ｑ３から出力される分周信号Ｓ１及びＯＲ３０から出
力される出力信号ＯＵＴは、ともに“Ｈ”に変化する。

【００１１】時刻ｔ１０における入力信号ＩＮの立ち下
がりにより、カウンタ１２のカウント値ＣＮＴ１が０に
リセットされ、これと同時に分周信号Ｓ１及び出力信号
ＯＵＴも“Ｌ”に変化する。出力信号ＯＵＴの立ち下が
りにより、カウンタ４１のカウント値ＣＮＴ３は２にカ
ウントアップする。これによってデコーダ４２の出力端
子Ｙ１に代わって出力端子Ｙ２の出力信号が“Ｈ”とな
るが、制御信号ＣＳ１，ＣＳ２は変化しない。従って、
次の時刻ｔ１１〜ｔ１４における入力信号ＩＮの立ち下
がり時点の動作は時刻ｔ６〜ｔ９の場合と同様である。
時刻ｔ１４における入力信号ＩＮの立ち下がりにより、
カウンタ１２のカウント値ＣＮＴ１が４になると、この
カウンタ１２の出力端子Ｑ３から出力される分周信号Ｓ
１及びＯＲ３０から出力される出力信号ＯＵＴは、とも
に“Ｈ”に変化する。

【００１２】時刻ｔ１５における入力信号ＩＮの立ち下
がりにより、カウンタ１２のカウント値ＣＮＴ１が０に
リセットされ、これと同時に、分周信号Ｓ１及び出力信
号ＯＵＴも“Ｌ”に変化する。出力信号ＯＵＴの立ち下
がりにより、カウンタ４１のカウント値ＣＮＴ３は３に
カウントアップする。これによってデコーダ４２の出力
端子Ｙ２に代わって出力端子Ｙ３の出力信号が“Ｈ”と
なり、制御信号ＣＳ１，ＣＳ２が、それぞれ“Ｌ”，
“Ｈ”に反転する。制御信号ＣＳ１が“Ｌ”となると、
カウント部１０のカウンタ１２はカウント値ＣＮＴ１＝
０のままで動作を停止する。一方、制御信号ＣＳ２が
“Ｈ”になるので、カウンタ１２に代わって、カウント
部２０のカウンタ２２が動作を開始する。時刻ｔ１６に
おける入力信号ＩＮの立ち下がりにより、カウンタ２２
のカウント値ＣＮＴ２は１となる。以後、入力信号ＩＮ
の立ち下がり毎に、カウンタ２２のカウント値ＣＮＴ２
は、１ずつカウントアップする。

【００１３】時刻ｔ１９における入力信号ＩＮの立ち下
がりにより、カウンタ２２のカウント値ＣＮＴ２が４に
なると、このカウンタ２２の出力端子Ｑ３から出力され
る分周信号Ｓ２は“Ｈ”となる。これにより、ＯＲ３０
から出力される出力信号ＯＵＴも“Ｈ”に変化する。時
刻ｔ２１における入力信号ＩＮの立ち下がりにより、カ
ウンタ２２のカウント値ＣＮＴ２が６になると、このカ
ウンタ２２の出力端子Ｑ２，Ｑ３から出力される信号は
ともに“Ｈ”となる。これにより、ＡＮＤ２３からリセ
ット信号がカウンタ２２のリセット端子Ｒに与えられ、
このカウンタ２２はカウント値ＣＮＴ２が６になった瞬
間にリセットされてカウント値ＣＮＴ２は０に戻る。こ
れと同時に、分周信号Ｓ２及び出力信号ＯＵＴも“Ｌ”
に変化する。

【００１４】出力信号ＯＵＴの立ち下がりにより、カウ
ンタ４１のカウント値ＣＮＴ３は４にカウントアップす
る。これによってデコーダ４２の出力端子Ｙ３に代わっ
て出力端子Ｙ４の出力信号が“Ｈ”となるが、制御信号
ＣＳ１，ＣＳ２は変化しない。従って、次の時刻ｔ２２
〜ｔ２５における入力信号ＩＮの立ち下がり時点の動作
は、時刻ｔ１６〜ｔ２５の場合と同様である。時刻ｔ２
５における入力信号ＩＮの立ち下がりにより、カウンタ
２２のカウント値ＣＮＴ２が４になると、このカウンタ
２２の出力端子Ｑ３から出力される分周信号Ｓ２は
“Ｈ”となる。これにより、ＯＲ３０から出力される出
力信号ＯＵＴも“Ｈ”に変化する。

【００１５】時刻ｔ２７における入力信号ＩＮの立ち下
がりにより、カウンタ２２がリセットされ、カウント値
ＣＮＴ２は０に戻る。これと同時に分周信号Ｓ２及び出
力信号ＯＵＴも“Ｌ”に変化する。出力信号ＯＵＴの立
ち下がりにより、カウンタ４１のカウント値ＣＮＴ３は
５にカウントアップする。これによってデコーダ４２の
出力端子Ｙ４に代わって出力端子Ｙ５の出力信号が
“Ｈ”となり、カウンタ４１がリセットされてカウント
値ＣＮＴ３は０となって、時刻ｔ０の状態と全く同じ状
態に戻る。この時刻ｔ０〜ｔ２７の間における出力信号
ＯＵＴのパルス数は５個である。

【００１６】以上のように、本実施形態の分周回路は、
時刻ｔ０〜ｔ２７を１つの周期として入力信号ＩＮに対
する分周動作が行われ、この周期の間に出力信号ＯＵＴ
として５個のパルスが生成される。即ち、任意の分数
（例えば、５／２７）を分周比とする分周を行うことが
できるという利点がある。

【００１７】また、カウント部１０，２０における分周
数Ｍ，Ｎを５，６として連続する整数に設定しているの
で、位相ジッタの小さい出力信号ＯＵＴを得ることがで
きるという利点がある。なお、本発明は、上記実施形態
に限定されず、種々の変形が可能である。この変形例と
しては、例えば、次の（ａ）〜（ｅ）のようなものがあ
る。 （ａ） 図１では、分周回路の構成及び動作をより具体
的に説明するために、分周比５／２７の分周回路を示し
ているが、分周比は任意の分数とすることができる。そ
の場合、所望の分周比（例えば、５／２７）に対するカ
ウンタ１２，２２，４２の定数Ｍ，Ｎ，Ｐ，Ｑの値は、
次のようにして算出すれば良い。まず、所望の分周比５
／２７の逆数をとり、２７／５＝５．４を得る。次に、
求めた数値５．４の前後の整数から、Ｍ＝５，Ｎ＝６を
決定する。更に、次の連立方程式に、Ｍ＝５，Ｎ＝６を
代入して、Ｐ，Ｑの値を求める。 Ｍ×Ｐ＋Ｎ×Ｑ＝２７ Ｐ＋Ｑ＝５ これによって、Ｐ＝３，Ｑ＝２が算出される。

【００１８】（ｂ） カウント部１０，２０，４０の構
成は、図１の構成に限定されず、どのような構成を用い
ても同様に適用可能である。 （ｃ） カウント部１０，２０では、それぞれカウンタ
１２，２２の最上位桁の出力端子Ｑ３の信号を分周信号
Ｓ１，Ｓ２として出力しているが、例えば、ＯＲ等のゲ
ート回路を付加してほぼ５０％のデューティ比を有する
分周信号Ｓ１，Ｓ２を出力するようにしても良い。これ
により、ほぼ５０％のデューティ比を有する出力信号Ｏ
ＵＴを得ることが可能になる。 （ｄ） カウント部４０では、デコーダ４２の出力端子
Ｙ０〜Ｙ４の内の、連続する３個の出力端子Ｙ０〜Ｙ２
をＯＲ４３に接続し、連続する２個の出力端子Ｙ３，Ｙ
４をＯＲ４４に接続しているが、例えば１個おきに、出
力端子Ｙ０，Ｙ２，Ｙ４をＯＲ４３に接続し、出力端子
Ｙ１，Ｙ３をＯＲ４４に接続しても良い。これにより、
出力信号ＯＵＴの位相のずれを平均化することができ
る。 （ｅ） カウント部１０，２０における分周数Ｍ，Ｎ
を、５，６のように連続する整数になるように設定して
いるが、位相ジッタを重視しない分周回路では、任意の
整数に設定しても良い。任意の整数Ｍ，Ｎ（例えば、
４，８，１６等）による分周を行うことにより、カウン
ト部１０，２０の構成を簡素化することができる場合が
ある。

【００１９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１の制御信号が与えられている間、入力信
号を１／Ｍに分周して第１の分周信号として出力する第
１の分周手段と、第２の制御信号が与えられている間、
入力信号を１／Ｎに分周して第２の分周信号として出力
する第２の分周手段と、第１の分周信号をＰ個カウント
し、第２の分周信号をＱ個カウントする毎に、第１及び
第２の制御信号を切り替えて出力するカウント手段を有
している。これにより、入力信号を任意の分数（Ｐ＋
Ｑ）／（Ｍ×Ｐ＋Ｎ×Ｑ）の分周比で分周することがで
きる。第２の発明によれば、第１の分周手段の分周数Ｍ
と第２の分周手段Ｎの分周数が連続する整数となるよう
に設定している。これにより、位相ジッタの小さい出力
信号を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す分周回路の構成図であ
る。

【図２】図１の分周回路の動作を示すタイムチャートで
ある。

【符号の説明】

１０，２０，４０ カウント部 １１，１３，２１，２３ ＡＮＤ １２，２２，４１ カウンタ ３０，４３，４４ ＯＲ ４２ デコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 相補的な第１及び第２の制御信号の内の
   第１の制御信号が与えられている時に、一定の周波数を
   有する入力信号を１／Ｍ（但し、Ｍは２以上の整数）に
   分周して第１の分周信号を出力する第１の分周手段と、 前記第２の制御信号が与えられている時に、前記入力信
   号を１／Ｎ（但し、Ｎは２以上の整数）に分周して第２
   の分周信号を出力する第２の分周手段と、 前記第１及び第２の分周信号を合成することによって出
   力信号を生成する合成手段と、 前記出力信号を（Ｐ＋Ｑ）進法（但し、Ｐ，Ｑは１以上
   の整数）でカウントし、そのカウント値が０乃至（Ｐ−
   １）の時には前記第１の制御信号を出力し、該カウント
   値がＰ乃至（Ｐ＋Ｑ−１）の時には前記第２の制御信号
   を出力するカウント手段とを、 備えたことを特徴とする分周回路。
2. 【請求項２】 前記整数Ｍ，Ｎは、Ｎ＝Ｍ＋１の関係を
   有することを特徴とする請求項１記載の分周回路。