JPS5883435A - パルス・スワロ−分周回路 - Google Patents
パルス・スワロ−分周回路Info
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- JPS5883435A JPS5883435A JP56181611A JP18161181A JPS5883435A JP S5883435 A JPS5883435 A JP S5883435A JP 56181611 A JP56181611 A JP 56181611A JP 18161181 A JP18161181 A JP 18161181A JP S5883435 A JPS5883435 A JP S5883435A
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 241000208140 Acer Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000003359 percent control normalization Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は分周回路、特に高周波の信号を直接任意の半整
数（正の整数を２で割り九数を半整数と称す）分局比で
分局できるノ（ルス・スワロ−分周回路に関する。
数（正の整数を２で割り九数を半整数と称す）分局比で
分局できるノ（ルス・スワロ−分周回路に関する。
従来から高周波の信号を任意の整数分局比で分周できる
分局器として１．パルス・スワロ−分周回路が知られて
いる。第１図に１この分周器の基本プｐツク図を示す。
分局器として１．パルス・スワロ−分周回路が知られて
いる。第１図に１この分周器の基本プｐツク図を示す。
前置可変分局器ｌは、入力端子からの入力信号１００を
、制御信号２００の論理レベルの１１１又は１０１に対
応してそれぞれＰ又は・Ｐ＋１のいずれか一方の分局比
で分周する分局器である。この出力は、分周比Ｂで分周
動作をするプログラマプルカウンタ２及び整数人を計数
するプログラマプルカウンタ３に加えられる。カウンタ
３の出力は制御信号２００として用いられ、カウンタ２
の出力はこの分周回路の出力となると共にカウンタ２自
身およびカウンタ３をリセットするために用いられてい
る。但し、Ｐ、Ａ及びＢは正の整数であって、Ｈ：４Ａ
である。
、制御信号２００の論理レベルの１１１又は１０１に対
応してそれぞれＰ又は・Ｐ＋１のいずれか一方の分局比
で分周する分局器である。この出力は、分周比Ｂで分周
動作をするプログラマプルカウンタ２及び整数人を計数
するプログラマプルカウンタ３に加えられる。カウンタ
３の出力は制御信号２００として用いられ、カウンタ２
の出力はこの分周回路の出力となると共にカウンタ２自
身およびカウンタ３をリセットするために用いられてい
る。但し、Ｐ、Ａ及びＢは正の整数であって、Ｈ：４Ａ
である。
最初、制御信号２００をｌ□ｌと仮定する。カウンタ３
は入力信号１００の（Ｐ＋１）分局信号をＡ個数えると
停止して制御信号２００ｔ”Ｏ”から＠１１に反転させ
、分局器１の分周比を（）’＋１）からＰに切り替える
０カウンタ２は（Ｐ＋１）分局信号ヲＡ個数えた後、こ
のＰ分周信号を数えて総数Ｂ個になると出力パルスを出
して回路を最初の状態に戻す。この結果、入力信号を へ＝（）’＋１）Ａ＋）’（Ｈ−Ａ）、ＰＨ＋Ａ ・
・・・・・（１）個数えて１個の出力を出す分周回路と
なる。ここでＡ及びＢｔ−可変としたとき、上記へて与
えられる全体の分局比が連続した整数［をとるためには
Ａ：Ｑ、Ｐ−１、Ｈ：４Ｐ−１とすればよく、この下限
分周比へ論１１はＡｅａｌ＋ａ＝ＯＪ■Ｉ鳳＝Ｐ−１か
らＮａ＋１ａ ＝ ＰＨａ＋１ｍ ＋Ａｗ１ｍ ＝＝Ｐ
（Ｐ−１） ・・”（ｊｌ）となる。以上の説明から、
パルス・スワロ−分周回路を用いると、）’（Ｐ−１）
以上の連続した任意の整数分局比が得られることが分゛
る。
は入力信号１００の（Ｐ＋１）分局信号をＡ個数えると
停止して制御信号２００ｔ”Ｏ”から＠１１に反転させ
、分局器１の分周比を（）’＋１）からＰに切り替える
０カウンタ２は（Ｐ＋１）分局信号ヲＡ個数えた後、こ
のＰ分周信号を数えて総数Ｂ個になると出力パルスを出
して回路を最初の状態に戻す。この結果、入力信号を へ＝（）’＋１）Ａ＋）’（Ｈ−Ａ）、ＰＨ＋Ａ ・
・・・・・（１）個数えて１個の出力を出す分周回路と
なる。ここでＡ及びＢｔ−可変としたとき、上記へて与
えられる全体の分局比が連続した整数［をとるためには
Ａ：Ｑ、Ｐ−１、Ｈ：４Ｐ−１とすればよく、この下限
分周比へ論１１はＡｅａｌ＋ａ＝ＯＪ■Ｉ鳳＝Ｐ−１か
らＮａ＋１ａ ＝ ＰＨａ＋１ｍ ＋Ａｗ１ｍ ＝＝Ｐ
（Ｐ−１） ・・”（ｊｌ）となる。以上の説明から、
パルス・スワロ−分周回路を用いると、）’（Ｐ−１）
以上の連続した任意の整数分局比が得られることが分゛
る。
上述のパルス・スワロ−分周回路は、しばしばＰＬＬ回
路のプログラマブルカウンタとして周波数シンセサイザ
に用いられる０第２図は周波数シンセサイザの基本的構
成を示すブロック図で、出力信号を発生する電圧制御発
振器（ＶＣＯ）８の周波数をプログラマブルカウンタ４
′で分周し、周波数安定度の高い基準周波数発生器５の
出力と位相比較器６で位相を比較して誤差出方信号を検
出し、低域ろ波器７を経てＶＣＯ８に帰還することによ
りＰＬＬ回路を形成し周波数を制御している。
路のプログラマブルカウンタとして周波数シンセサイザ
に用いられる０第２図は周波数シンセサイザの基本的構
成を示すブロック図で、出力信号を発生する電圧制御発
振器（ＶＣＯ）８の周波数をプログラマブルカウンタ４
′で分周し、周波数安定度の高い基準周波数発生器５の
出力と位相比較器６で位相を比較して誤差出方信号を検
出し、低域ろ波器７を経てＶＣＯ８に帰還することによ
りＰＬＬ回路を形成し周波数を制御している。
このような周波部シンセサイザにおいて出力周波数をΔ
）゛のステップで変化させる場合、従来のパルス・スワ
ロ−分周回路によれば、その分局比が整数分の１に限ら
れるので基準周波数ｆｒはｆ。
）゛のステップで変化させる場合、従来のパルス・スワ
ロ−分周回路によれば、その分局比が整数分の１に限ら
れるので基準周波数ｆｒはｆ。
＝ΔＦとな９、Δ）゛のステップが小さい場合で１倍゛
よシ高い基準周波数を選ぶことができず、設計上程々の
制約が存在する。いま基準周波数を２倍の周波数に選定
しｆ ｗ＝２ｊ”とすることができるとこれ等の制約が
大幅に緩和され設計上次のような効果がある。即ち、（
＋）分局比が約半分となるのでＰＬＬ回路のループ利得
が容易に約２倍とな９、位相雑音が低く抑えられる。（
■）基準周波数が２倍となるので低域ろ波器からの基準
信号成分の漏れが減り、従って残留変調によるスプリア
スを低減することができる。あるいは低域ろ波器の設計
を簡単にすることができる。（−）周波数ステップΔＦ
が著しく低い場合にはループの帯域を拡げられるために
、ループ利得の増加と相まってＬ答特性の改善ができる
０ 本発明の目的は、ｆｒ＝２ｂＪ’として周波数シンセサ
イザ設計上の制約を緩和し、上述の諸効果を得ることの
できる分局回路、即ち、連続した任意の半整数分周比が
得られるパルス・スロワ−分周回路を提供することであ
る０ 本発ｑｏパルス・ｉロワー分周回路は、制御信号により
一対の分周比Ｐ（Ｐは正の整数）とＰ−０，５若しくは
ＰとＰ＋０．５の内のいずれか一方の分周比が選択され
て分局動作をする第１″のカウンタと、前記第１のカウ
ンタに縦続接続されＢ（Ｂは正の整数）の分局比で分周
動作をする第２のカウンタと、前記第１のカウンタに縦
続接続され前記分局比Ｂに等しいかＢよりも小さい正の
整数Ａｔ−計数できる第３のカウンタとを備え、前記第
２のカウンタが前記第１のカウンタの予め選択されたｂ
ずれか一方の分局比による分周出力を前記Ａ個計数し他
の一方の分局比による分局出力を残りのＨ−Ａ個計数し
て分周動作をするように、前記第１のカウンタの分局比
を前記第２及び第３のカウンタの情報によって制御する
ことによって構成される。
よシ高い基準周波数を選ぶことができず、設計上程々の
制約が存在する。いま基準周波数を２倍の周波数に選定
しｆ ｗ＝２ｊ”とすることができるとこれ等の制約が
大幅に緩和され設計上次のような効果がある。即ち、（
＋）分局比が約半分となるのでＰＬＬ回路のループ利得
が容易に約２倍とな９、位相雑音が低く抑えられる。（
■）基準周波数が２倍となるので低域ろ波器からの基準
信号成分の漏れが減り、従って残留変調によるスプリア
スを低減することができる。あるいは低域ろ波器の設計
を簡単にすることができる。（−）周波数ステップΔＦ
が著しく低い場合にはループの帯域を拡げられるために
、ループ利得の増加と相まってＬ答特性の改善ができる
０ 本発明の目的は、ｆｒ＝２ｂＪ’として周波数シンセサ
イザ設計上の制約を緩和し、上述の諸効果を得ることの
できる分局回路、即ち、連続した任意の半整数分周比が
得られるパルス・スロワ−分周回路を提供することであ
る０ 本発ｑｏパルス・ｉロワー分周回路は、制御信号により
一対の分周比Ｐ（Ｐは正の整数）とＰ−０，５若しくは
ＰとＰ＋０．５の内のいずれか一方の分周比が選択され
て分局動作をする第１″のカウンタと、前記第１のカウ
ンタに縦続接続されＢ（Ｂは正の整数）の分局比で分周
動作をする第２のカウンタと、前記第１のカウンタに縦
続接続され前記分局比Ｂに等しいかＢよりも小さい正の
整数Ａｔ−計数できる第３のカウンタとを備え、前記第
２のカウンタが前記第１のカウンタの予め選択されたｂ
ずれか一方の分局比による分周出力を前記Ａ個計数し他
の一方の分局比による分局出力を残りのＨ−Ａ個計数し
て分周動作をするように、前記第１のカウンタの分局比
を前記第２及び第３のカウンタの情報によって制御する
ことによって構成される。
以下、本発明につき図面を参照して詳細に説明する。
第３図は本発明の一実施例のブロック図で、９は前置可
変分周器、２及び３はブロク２マプルカウンタ、１００
は入力信号、２００は制御信号である。前置可変分局器
９は、入力端子からの人力信号１００を制御信号２００
の論理レベル０１＠又はｌｏ＠ｒｃ対応して一対の分局
比Ｐとｉ’−０，５のそれぞれが選択されて分局動作を
する第１のカウンタ、プログラマブルカウンタ２は第１
のカウンタに縦続接続され正の整数Ｂの分局比で分局動
作をする第２のカウンタ、プログラマブルカウンタ３は
第１のカウンタに縦続接続されＢに等しいかＢより小さ
い正の整数人を計数できる第３のカウンタである。プロ
グラマブルカウンタ２は前置可変分周器９の出力ｔ−８
個計数すると出力パルスを発生し、これによりブーグラ
マプルカウンタ２及び３をリセットして次の計数を開始
させると共に、制御信号２００ｔ”１１からＩ□Ｉに変
え前置可変分周器９が分局比（Ｐ−０，５）による分周
動作を行なうよう制御する。プログラマブルカウンタ３
はＡ個のパルスを計数すると制御信号ｚｏｏｔ”ｏ”か
ら”ｌ″に変え前置可変分局器９が分周比Ｐの分周動作
を行なうよう制御している０ 以上の説明から明らかな如く、本実施例の回路によれば
、プログラマプルカウンタ２ ｔｉ先ｆ （Ｐ−０，５
）の分局比による分局出力をＡ個針数し、次いでＰの分
周比による分周出力を゛残りの（Ｈ−Ａ）個計数して分
局動作を行なっており Ｎ ７＝ （１’−０，５） Ａ＋）’ （Ｂ−Ａ ）
＝ＰＢ−０，５Ａ ・・・（８）で分周するパルス・
スワロ−分周回路が得られる。
変分周器、２及び３はブロク２マプルカウンタ、１００
は入力信号、２００は制御信号である。前置可変分局器
９は、入力端子からの人力信号１００を制御信号２００
の論理レベル０１＠又はｌｏ＠ｒｃ対応して一対の分局
比Ｐとｉ’−０，５のそれぞれが選択されて分局動作を
する第１のカウンタ、プログラマブルカウンタ２は第１
のカウンタに縦続接続され正の整数Ｂの分局比で分局動
作をする第２のカウンタ、プログラマブルカウンタ３は
第１のカウンタに縦続接続されＢに等しいかＢより小さ
い正の整数人を計数できる第３のカウンタである。プロ
グラマブルカウンタ２は前置可変分周器９の出力ｔ−８
個計数すると出力パルスを発生し、これによりブーグラ
マプルカウンタ２及び３をリセットして次の計数を開始
させると共に、制御信号２００ｔ”１１からＩ□Ｉに変
え前置可変分周器９が分局比（Ｐ−０，５）による分周
動作を行なうよう制御する。プログラマブルカウンタ３
はＡ個のパルスを計数すると制御信号ｚｏｏｔ”ｏ”か
ら”ｌ″に変え前置可変分局器９が分周比Ｐの分周動作
を行なうよう制御している０ 以上の説明から明らかな如く、本実施例の回路によれば
、プログラマプルカウンタ２ ｔｉ先ｆ （Ｐ−０，５
）の分局比による分局出力をＡ個針数し、次いでＰの分
周比による分周出力を゛残りの（Ｈ−Ａ）個計数して分
局動作を行なっており Ｎ ７＝ （１’−０，５） Ａ＋）’ （Ｂ−Ａ ）
＝ＰＢ−０，５Ａ ・・・（８）で分周するパルス・
スワロ−分周回路が得られる。
但し、Ｂ＼Ａである。こ＼でＡ、Ｂを変えたとき（８）
式で与えられる分局比が連続した任意の半整数となる条
件はＡ＝０〜２）’−１．ＨΣ２（）’−１）（但しＨ
＝２（Ｐ−１）のときはＡ＝θ〜２（ｉ’−１））であ
り、下限分局比はＨｍｉａ ：２ （）’−１） 、Ａ
ｗａｙ ＝ ２ （）’−１）から ＮＴｍ１ｍ ＝ ＰＢｍｉｍ−０，５Ａｍａｘ ＝（
Ｐ−１）（２Ｐ−１）・・・・・・（４） となって、ＣＰ−１） （２）’−１）以上の連続し九
半整数分局比が得られる仁ととなる。
式で与えられる分局比が連続した任意の半整数となる条
件はＡ＝０〜２）’−１．ＨΣ２（）’−１）（但しＨ
＝２（Ｐ−１）のときはＡ＝θ〜２（ｉ’−１））であ
り、下限分局比はＨｍｉａ ：２ （）’−１） 、Ａ
ｗａｙ ＝ ２ （）’−１）から ＮＴｍ１ｍ ＝ ＰＢｍｉｍ−０，５Ａｍａｘ ＝（
Ｐ−１）（２Ｐ−１）・・・・・・（４） となって、ＣＰ−１） （２）’−１）以上の連続し九
半整数分局比が得られる仁ととなる。
第４図は本発明に用いる前置可変分局器の一実施例を示
すブロック図で、１０は排他的＊埋和回路、１１．１２
及び１３は入力信号の立上りで動作するＴａ１ｌフリッ
プ７ａツブ回路、１４は一理和回路であって、入力信号
１００を制御信号２００が１（）１のとき分周比３．５
で分局し、制御信号２００が１１“のとき分周比４で分
周するＰ＝４の前置可変分局器Ｖである。
すブロック図で、１０は排他的＊埋和回路、１１．１２
及び１３は入力信号の立上りで動作するＴａ１ｌフリッ
プ７ａツブ回路、１４は一理和回路であって、入力信号
１００を制御信号２００が１（）１のとき分周比３．５
で分局し、制御信号２００が１１“のとき分周比４で分
周するＰ＝４の前置可変分局器Ｖである。
第５図は第４図の動作を説明するタイムチャートで、上
から信号人力１００、ツリツブフロップ回路（以下ＦＰ
と略す）１１の入力ＴＩ、ＦＦＩ １の出力Ｑｌ ｓ
ＦＦ １２の出力ｑ（分局出力）、ＰＦ’１２のコンプ
リメンタリ出力Ｑ３、制御信号２００、Ｆ’Ｆ１３の入
力Ｔｓ 、ｋ’ Ｆ １３のｄしの信号波形を示してい
る。図のＴ、からＱ、までの実線で示した波形は３．５
分の１の分周パルスを偶数個計数し九時点で制御信号２
００をＩ□ｌからＩＩＩに変更した場合の波形を、破線
は奇数個の場合の波形を示している。いずれの場合％制
御信号２００のＩ□ｌ又嬬＠１＠に対厄して出力信号Ｑ
雪が入力信号の３．５分の１又は４分の１に分周されて
いることが分る。図の波形は７す、プフロ、プの入出力
間の時間遅れを無視して表示しているので、ｌ″Ｆ１３
の出力Ｑｓは実際には図より約Δｔ″の時間遅れがあり
、−排他的論理和回路ｌＯの出力では図のＴ、に示すよ
うな波形が得られる０又、制御信号２００は分周出力Ｑ
、と同時に切替わるよう示しであるが、必ずしも同時で
ある必要はない。即ち、切替信号２００が切替わる時点
が、図示のｔ＠＠ ’Ｉｓ ”Ｒｅ Ｆよりもそれぞれ
九未満の時間だけ遅くなっても、他の波形に何の変化も
なく同じ動作が行われる。なお、第５図のタイムチャー
トは入力信号１００のデ具−テイー比が５０％の場合を
示しているが、５０％からずれた場合にはＱ、の出力の
間隔が図示の状態から若干ずれる。デエーティー比が５
０％より小さくなジパルス幅がΔＴ短かくなると、実線
の場合時刻−から始まって３．５Ｔｏ−ΔＴ、３．５Ｔ
、＋ΔＴ 、 ４Ｔ、 、 −・・破線の場合３．５
Ｔｏ−ΔＴ＊４Ｔｏｅ３．ｓＴ、＋ΔＴ 、 ｅ＋＋と
なりｆ、 ３．５Ｔ、が交互に±ΔＴだけ変化するので
、全体の分局比Ｎテに０．５の端数がある場合には、分
周出力の間隔もＮ Ｔ Ｔ、士ΔＴとなって±ΔＴだけ
変化することになるが、このイ周波数による僅かな位相
変調分はろ波器等で容易に除去することができ分局器と
して本質的な問題を生ずるものではないＯ 以上本発明の一実施例について説明したが、本発明に用
いる前置可変分局器は第４図に示した回路のみならず、
他の回路例えば人力信号の立下りで動作するＴ型フリッ
プフロップを含んだ回路でも構成することができ、非同
期式のリプルカウンタ回路のみならず同期式カウンタ回
路によっても実現することができる０又、第３図の実施
例の説明におζて、前置可変分局器９は２つの分局比Ｐ
及び（Ｐ−ｏ、ｓ） がそれぞれ制御信号２００Ｃ）”
１＠及び１０″に対応するものとし九が、逆に制御信号
の１０Ｉ及び１１１に対応してもよい。更に、分局比が
Ｐ及び（）’＋０．５）であっても同様の効果を得るこ
とができ、制御信号も論理レベルのＩ□ｌ及び１１″の
２値信号に限られるものではなく、切替え時点に出され
るパルス信号であっても差支えない。なお、本実施例に
おいては、制御信号２００はすべてカラ／り３から供給
されるように構成されているが、カウンタ２及び３のリ
セットと同時に分周比を切替える制御信号は、カウンタ
３を経由することなく［接カウンタ２から供給するよう
構成することも可能である。又、力９ンタ２が計数する
総計Ｂ個のパルスの内、最初にＡ個の（Ｐ−０，５）分
局パルスを計数するよう構成されているが、Ａ個のパル
スの計数時期は最初に限らず任意の位置であっても同じ
効果が得られることも明らかである０ 以上説明した如く、本発明のパルス・スワロ−分周回路
によれば連続した半整数分局比を得ることができるので
、これを周波数シンセサイザ等のＰＬＬ回路に応用する
と、基準周波数を周波数ステップの２倍に選定でき、従
来の設計上の諸制約が緩和され性能のよい装置が容易に
得られる効果がある。
から信号人力１００、ツリツブフロップ回路（以下ＦＰ
と略す）１１の入力ＴＩ、ＦＦＩ １の出力Ｑｌ ｓ
ＦＦ １２の出力ｑ（分局出力）、ＰＦ’１２のコンプ
リメンタリ出力Ｑ３、制御信号２００、Ｆ’Ｆ１３の入
力Ｔｓ 、ｋ’ Ｆ １３のｄしの信号波形を示してい
る。図のＴ、からＱ、までの実線で示した波形は３．５
分の１の分周パルスを偶数個計数し九時点で制御信号２
００をＩ□ｌからＩＩＩに変更した場合の波形を、破線
は奇数個の場合の波形を示している。いずれの場合％制
御信号２００のＩ□ｌ又嬬＠１＠に対厄して出力信号Ｑ
雪が入力信号の３．５分の１又は４分の１に分周されて
いることが分る。図の波形は７す、プフロ、プの入出力
間の時間遅れを無視して表示しているので、ｌ″Ｆ１３
の出力Ｑｓは実際には図より約Δｔ″の時間遅れがあり
、−排他的論理和回路ｌＯの出力では図のＴ、に示すよ
うな波形が得られる０又、制御信号２００は分周出力Ｑ
、と同時に切替わるよう示しであるが、必ずしも同時で
ある必要はない。即ち、切替信号２００が切替わる時点
が、図示のｔ＠＠ ’Ｉｓ ”Ｒｅ Ｆよりもそれぞれ
九未満の時間だけ遅くなっても、他の波形に何の変化も
なく同じ動作が行われる。なお、第５図のタイムチャー
トは入力信号１００のデ具−テイー比が５０％の場合を
示しているが、５０％からずれた場合にはＱ、の出力の
間隔が図示の状態から若干ずれる。デエーティー比が５
０％より小さくなジパルス幅がΔＴ短かくなると、実線
の場合時刻−から始まって３．５Ｔｏ−ΔＴ、３．５Ｔ
、＋ΔＴ 、 ４Ｔ、 、 −・・破線の場合３．５
Ｔｏ−ΔＴ＊４Ｔｏｅ３．ｓＴ、＋ΔＴ 、 ｅ＋＋と
なりｆ、 ３．５Ｔ、が交互に±ΔＴだけ変化するので
、全体の分局比Ｎテに０．５の端数がある場合には、分
周出力の間隔もＮ Ｔ Ｔ、士ΔＴとなって±ΔＴだけ
変化することになるが、このイ周波数による僅かな位相
変調分はろ波器等で容易に除去することができ分局器と
して本質的な問題を生ずるものではないＯ 以上本発明の一実施例について説明したが、本発明に用
いる前置可変分局器は第４図に示した回路のみならず、
他の回路例えば人力信号の立下りで動作するＴ型フリッ
プフロップを含んだ回路でも構成することができ、非同
期式のリプルカウンタ回路のみならず同期式カウンタ回
路によっても実現することができる０又、第３図の実施
例の説明におζて、前置可変分局器９は２つの分局比Ｐ
及び（Ｐ−ｏ、ｓ） がそれぞれ制御信号２００Ｃ）”
１＠及び１０″に対応するものとし九が、逆に制御信号
の１０Ｉ及び１１１に対応してもよい。更に、分局比が
Ｐ及び（）’＋０．５）であっても同様の効果を得るこ
とができ、制御信号も論理レベルのＩ□ｌ及び１１″の
２値信号に限られるものではなく、切替え時点に出され
るパルス信号であっても差支えない。なお、本実施例に
おいては、制御信号２００はすべてカラ／り３から供給
されるように構成されているが、カウンタ２及び３のリ
セットと同時に分周比を切替える制御信号は、カウンタ
３を経由することなく［接カウンタ２から供給するよう
構成することも可能である。又、力９ンタ２が計数する
総計Ｂ個のパルスの内、最初にＡ個の（Ｐ−０，５）分
局パルスを計数するよう構成されているが、Ａ個のパル
スの計数時期は最初に限らず任意の位置であっても同じ
効果が得られることも明らかである０ 以上説明した如く、本発明のパルス・スワロ−分周回路
によれば連続した半整数分局比を得ることができるので
、これを周波数シンセサイザ等のＰＬＬ回路に応用する
と、基準周波数を周波数ステップの２倍に選定でき、従
来の設計上の諸制約が緩和され性能のよい装置が容易に
得られる効果がある。
第１図は従来のパルス・スワロ−分周回路の基本ブロッ
ク図、第２図は周波数シンセサイザの基本的構成を示す
ブロック図、第３図は本発明の一実施例のブロック図、
第４図は本発明に用いる前置可変分局器の一実施例のブ
ロック図、第５図は第４図の回路の動作を説明するタイ
ムチャートである。 １・・・・・・従来の前置可変分局器、２．３及び４・
・・・・・プロゲラ！プルカウンタ、５・・・・・・基
準周波数発生器、６・・・・・・位相比較器、７・・・
・・・低域ろ波器、８・・・・・・電圧制御発振器（Ｖ
ＣＯ）、９およびグ・・・・・・前置可変分局器、１０
・旧・・排他的１埋和回路、１１．１２および１３・・
・・・・Ｔ型７リツプ７ｏｙプ回路、１４・・・・・・
１ｍＪ！和回路、１００・・・・・・入力信号、２００
・・・・・・制御信号。 第 １ 圀 隼 ２ 凶 憾 ３ 区 り 第４ 区 第 ５ 図 −２（
ク図、第２図は周波数シンセサイザの基本的構成を示す
ブロック図、第３図は本発明の一実施例のブロック図、
第４図は本発明に用いる前置可変分局器の一実施例のブ
ロック図、第５図は第４図の回路の動作を説明するタイ
ムチャートである。 １・・・・・・従来の前置可変分局器、２．３及び４・
・・・・・プロゲラ！プルカウンタ、５・・・・・・基
準周波数発生器、６・・・・・・位相比較器、７・・・
・・・低域ろ波器、８・・・・・・電圧制御発振器（Ｖ
ＣＯ）、９およびグ・・・・・・前置可変分局器、１０
・旧・・排他的１埋和回路、１１．１２および１３・・
・・・・Ｔ型７リツプ７ｏｙプ回路、１４・・・・・・
１ｍＪ！和回路、１００・・・・・・入力信号、２００
・・・・・・制御信号。 第 １ 圀 隼 ２ 凶 憾 ３ 区 り 第４ 区 第 ５ 図 −２（
Claims (1)
- 制御信号により一対の分周比Ｐ（Ｐは正の整数）とＰ−
ｏ、５（ｆＬ＜ｒｉ、Ｐと）’＋０．５） （７）内０
イずれか一方の分局比が選択されて分局動作をする第１
のカウンタと、前記Ｉｌｌのカウンタに縦続接続されＨ
（Ｂは正の整ａ）の分周比で分局動作をする第２のカウ
ンタと、前記第１のカウンタに縦続接続され前記分局比
Ｂに等しいかＢよりも小さい正の整数人を計数できる第
３のカウンタとを備え、前記第２のカウンタが前記第１
のカウンタの予め選択され良いずれか一方の分周比によ
る分局出力を前記Ａ個計数し他の一方の分局比による分
周出力をＩＡ９０Ｂ−Ａ個針数して分局動作をするよう
に前記第１のカウンタの分周比が前記第２及び嬉３のカ
ウンタの情報によって齢御されることを特１にトするパ
ルス・スワロ−分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181611A JPS5883435A (ja) | 1981-11-12 | 1981-11-12 | パルス・スワロ−分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181611A JPS5883435A (ja) | 1981-11-12 | 1981-11-12 | パルス・スワロ−分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883435A true JPS5883435A (ja) | 1983-05-19 |
| JPS6312404B2 JPS6312404B2 (ja) | 1988-03-18 |
Family
ID=16103825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181611A Granted JPS5883435A (ja) | 1981-11-12 | 1981-11-12 | パルス・スワロ−分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883435A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209222A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 位相同期パルス発生回路 |
| US4956797A (en) * | 1988-07-14 | 1990-09-11 | Siemens Transmission Systems, Inc. | Frequency multiplier |
| JPH02309716A (ja) * | 1989-05-24 | 1990-12-25 | Kenwood Corp | 分周器 |
| FR2666706A1 (fr) * | 1990-09-12 | 1992-03-13 | Sgs Thomson Microelectronics | Compteur/divisdeur rapide et application a un compteur avaleur. |
-
1981
- 1981-11-12 JP JP56181611A patent/JPS5883435A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209222A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 位相同期パルス発生回路 |
| US4956797A (en) * | 1988-07-14 | 1990-09-11 | Siemens Transmission Systems, Inc. | Frequency multiplier |
| JPH02309716A (ja) * | 1989-05-24 | 1990-12-25 | Kenwood Corp | 分周器 |
| FR2666706A1 (fr) * | 1990-09-12 | 1992-03-13 | Sgs Thomson Microelectronics | Compteur/divisdeur rapide et application a un compteur avaleur. |
| US5189685A (en) * | 1990-09-12 | 1993-02-23 | Sgs-Thomson Microelectronics, S.A. | Fast counter/divider and its use in a swallower counter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312404B2 (ja) | 1988-03-18 |
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