JPH11232135A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 種々のデバッグパターンに対応でき、またデ
バッグに際して各モジュールが全て停止しているか否か
を知得できるとともに、停止直後の各モジュールの内部
状態を保存可能あるいは復元可能な半導体装置を提供す
る。 【解決手段】 ＣＰＵ１１、ビデオデコーダ１２、オー
ディオデコーダ１３、ＩＯプロセッサ１４、メモリ１５
を備え、これらモジュール間はバスライン１６によって
接続され、モジュール間での信号の授受が行われる構成
となっている。また、ＣＰＵ１１、ビデオデコーダ１
２、オーディオデコーダ１３、ＩＯプロセッサ１４はそ
れぞれ信号線群１８を介してデバッグ制御回路１７に接
続されている。また、デバッグ制御回路１７からは、停
止信号Ｓ１および全てのモジュールが停止していること
を示す停止通知信号Ｓ２が出力される構成となってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にデバッグ機能を有したシステムＬＳＩに関する。

【０００２】

【従来の技術】機能の異なる集積回路（モジュール）を
複数組み合わせて所定のシステムを構成する半導体装
置、すなわちシステムＬＳＩにおいては、その動作を規
定するソフトウエア（プログラム）およびハードウエア
（例えばハードワイヤード論理）を内蔵している。この
ソフトウエアおよびハードウエアに誤りがあるか否かを
調べる動作がデバッグであり、システムＬＳＩの開発・
製造過程においては重要な作業となっている。

【０００３】ここで、システムＬＳＩの一般的な構成を
図７に示す。図７に示すシステムＬＳＩはＣＰＵ（中央
処理装置）１、第１プロセッサ２、第２プロセッサ３、
ＩＯ（入出力）プロセッサ４、メモリ５を備え、これら
モジュール間はバスライン６によって接続され、モジュ
ール間での信号の授受が行われる構成となっている。

【０００４】次に、システムＬＳＩの動作の一例を説明
する。外部から入力されたデータは、ＩＯプロセッサ４
を通してメモリ５に格納される。ＣＰＵ１、第１プロセ
ッサ２、第２プロセッサ３は入力されたデータをメモリ
５を介して交換しつつ所定の処理を施し、最終的に処理
済みデータとして外部に出力する。

【０００５】ここで、ＣＰＵ１、第１プロセッサ２、第
２プロセッサ３における入力されたデータに対する処理
は同時並行的に行われるので、それぞれが独立し、必要
が生じた場合には相互に同期して動作する。このような
動作状況において、例えばＣＰＵ１に内蔵されるプログ
ラムのデバッグを行う場合、ＣＰＵ１の動作を一旦停止
させ、ＣＰＵ１にデバッグ用の特別なプログラムを割り
込ませて動作状態を調べる。このとき、第１プロセッサ
２、第２プロセッサ３およびＩＯプロセッサ４の動作も
停止させる必要があり、そのためにＣＰＵ１からこれら
のモジュールに対して停止信号ＳＳを与える構成となっ
ている。

【０００６】

【発明が解決しようとする課題】このように、従来のシ
ステムＬＳＩおいてはＣＰＵ１の動作停止と同時に、Ｃ
ＰＵ１からの停止信号により各モジュールを停止させる
という単純なものであり、複雑なデバッグパターンに対
応できなかった。また、先に説明したように各モジュー
ルは独立して動作しているので、一斉に停止させること
は困難であるが、従来のシステムＬＳＩおいてはＣＰＵ
１の内蔵プログラムを停止させた場合、第１プロセッサ
２および第２プロセッサ３も停止したか否かを外部に知
得させるような構成を有していなかったので、第１プロ
セッサ２および第２プロセッサ３が動作を続けている状
態で、ＣＰＵ１の内蔵プログラムのデバッグを実行する
ために外部のマイクロコンピュータなどからデバッグ用
のプログラムを入力したりすると、第１プロセッサ２お
よび第２プロセッサ３が破壊（ソフトウェア的あるいは
ハードウェア的に）されることがあった。

【０００７】また、例えばＣＰＵ１の内蔵プログラムを
予め定めた特定の部分で止め、第１プロセッサ２および
第２プロセッサ３を停止させようとしても、第１プロセ
ッサ２および第２プロセッサ３は一般的に、所定の処理
が終わるまでは停止しないように構成されているのです
ぐに停止せず、所定時間が経過した後停止する。従っ
て、ＣＰＵ１停止直後の第１プロセッサ２および第２プ
ロセッサ３の内部状態を知ることができないといった問
題や、第１プロセッサ２および第２プロセッサ３を再起
動させてＣＰＵ１からデータあるいは動作指示を与えて
も、第１プロセッサ２および第２プロセッサ３の内部で
はＣＰＵ１停止直後よりも内部状態が進んでおり、上記
データあるいは動作指示を受け付ける体制にはなってい
ないので、ＣＰＵ１からのデータあるいは動作指示を無
視して誤った動作を続行したり、ハングアップするとい
った問題があったが、各モジュールにはこのような問題
を解消する構成は設けられていなかった。

【０００８】本発明は上記のような問題点を解消するた
めになされたもので、種々のデバッグパターンに対応で
き、またデバッグに際して各モジュールが全て停止して
いるか否かを知得できるとともに、停止直後の各モジュ
ールの内部状態を保存可能あるいは復元可能な半導体装
置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、第１のプロセッサと、前記第１のプ
ロセッサとの間で信号の授受を行う少なくとも１の第２
のプロセッサと、前記第１のプロセッサおよび前記少な
くとも１の第２のプロセッサに対して、それぞれのシス
テムのデバッグ時に動作停止を指示する停止信号を出力
するデバッグ制御回路とを備えた半導体装置であって、
前記少なくとも１の第２のプロセッサは、前記第１のプ
ロセッサによって制御されるとともに、前記第１のプロ
セッサとは独立して個々に動作し、前記第１のプロセッ
サおよび前記少なくとも１の第２のプロセッサは、それ
ぞれが予め定められた特定の動作を行った場合に、前記
デバッグ制御回路に対して前記停止信号の出力を要求す
るトリガ信号を出力するとともに、前記停止信号に基づ
いて動作を停止した場合には、停止したことを示す停止
検知信号を前記デバッグ制御回路に対して出力し、前記
デバッグ制御装置は、前記トリガ信号を受けて前記停止
信号を出力するとともに、前記停止検知信号が前記第１
のプロセッサおよび前記少なくとも１の第２のプロセッ
サの全てから出力された場合に、全てが停止したことを
示す停止通知信号を出力するものである。

【００１０】本発明に係る請求項２記載の半導体装置
は、前記第１のプロセッサおよび前記少なくとも１の第
２のプロセッサが、それぞれが前記特定の動作とは別の
予め定められた他の特定の動作を行った場合に、前記デ
バッグ制御回路に対して、前記停止信号を有意状態にす
ることを否定させるトリガ排除信号および、前記停止信
号を有意状態にすることを許可するトリガ受付け信号の
うち一方を有意にして出力する機能をさらに備え、前記
デバッグ制御回路は、前記トリガ排除信号が入力されて
いる場合には、前記トリガ信号を受けた場合であっても
前記停止信号を有意状態にすることを否定する機能と、
前記トリガ受付け信号が入力されている場合には、前記
トリガ信号を受けて前記停止信号を有意状態にする機能
とをさらに備えている。

【００１１】本発明に係る請求項３記載の半導体装置
は、前記デバッグ制御回路が、前記第１のプロセッサお
よび前記少なくとも１の第２のプロセッサから出力され
る前記トリガ信号を受け、前記トリガ信号が１つでも有
意状態である場合は、第１の信号を有意状態にして出力
する第１の回路と、前記第１のプロセッサおよび前記少
なくとも１の第２のプロセッサから出力される前記トリ
ガ受付け信号を受け、前記トリガ受付け信号が１つでも
有意状態である場合は、第２の信号を有意状態にして出
力する第２の回路と、前記第１のプロセッサおよび前記
少なくとも１の第２のプロセッサから出力される前記ト
リガ排除信号を受け、前記トリガ排除信号が１つでも有
意状態である場合は、第３の信号を有意状態にして出力
する第３の回路と、前記第１のプロセッサおよび前記少
なくとも１の第２のプロセッサから出力される前記停止
検知信号を受け、前記停止検知信号が全て有意状態であ
る場合は、第４の信号を有意状態にして出力する第４の
回路と、前記第２および第３の信号を受け、第２の信号
が有意状態にあるときは、有意状態になり、第３の信号
が有意状態にあるときは、非有意状態となるトリガ受付
け判定信号を出力する第５の回路と、前記第１の信号お
よび前記トリガ受付け判定信号を受け、両者が有意状態
にあるときは、前記停止信号を有意状態にして出力する
第６の回路と、前記停止信号および前記第４の信号を受
け、両者が有意状態にあるときは、前記停止通知信号を
有意状態にして出力する第７の回路とを備えている。

【００１２】本発明に係る請求項４記載の半導体装置
は、前記デバッグ制御回路が、前記第１のプロセッサお
よび前記少なくとも１の第２のプロセッサから出力され
る前記トリガ信号を受け、前記トリガ信号と予め設定し
た設定値とが合致するか否かの演算を行い、その結果が
前記設定値に合致する場合は第１の信号を有意状態にし
て出力する第１の回路と、前記第１のプロセッサおよび
前記少なくとも１の第２のプロセッサから出力される前
記トリガ受付け信号を受け、前記トリガ受付け信号が１
つでも有意状態である場合は、第２の信号を有意状態に
して出力する第２の回路と、前記第１のプロセッサおよ
び前記少なくとも１の第２のプロセッサから出力される
前記トリガ排除信号を受け、前記トリガ排除信号が１つ
でも有意状態である場合は、第３の信号を有意状態にし
て出力する第３の回路と、前記第１のプロセッサおよび
前記少なくとも１の第２のプロセッサから出力される前
記停止検知信号を受け、前記停止検知信号が全て有意状
態である場合は、第４の信号を有意状態にして出力する
第４の回路と、前記第２および第３の信号を受け、第２
の信号が有意状態にあるときは、有意状態になり、第３
の信号が有意状態にあるときは、非有意状態となるトリ
ガ受付け判定信号を出力する第５の回路と、前記第１の
信号および前記トリガ受付け判定信号を受け、両者が有
意状態にあるときは、前記停止信号を有意状態にして出
力する第６の回路と、前記停止信号および前記第４の信
号を受け、両者が有意状態にあるときは、前記停止通知
信号を有意状態にして出力する第７の回路とを備えてい
る。

【００１３】本発明に係る請求項５記載の半導体装置
は、前記第１の回路が、前記設定値が入力されるレジス
タと、前記トリガ信号と前記設定値との比較を行う演算
部とを備え、前記演算部は、前記第１のプロセッサおよ
び前記少なくとも１の第２のプロセッサに１対１で対応
して設けられた複数のエクスクルーシブＮＯＲゲート
と、前記複数のエクスクルーシブＮＯＲゲートの出力を
受けるＡＮＤゲートとを有し、前記レジスタは、前記第
１のプロセッサおよび前記少なくとも１の第２のプロセ
ッサに１対１で対応して設けられた複数のデータ保持エ
レメントを有し、前記複数のエクスクルーシブＮＯＲゲ
ートには、前記第１のプロセッサおよび前記少なくとも
１の第２のプロセッサからの前記トリガ信号がそれぞれ
１対１で入力されるとともに、前記レジスタの前記複数
のデータ保持エレメントの出力がそれぞれ１対１で入力
されている。

【００１４】本発明に係る請求項６記載の半導体装置
は、前記少なくとも１の第２のプロセッサが処理対象と
なるデータを一時的に保持する第１のレジスタと、前記
第１のレジスタに接続され、前記データを受けて処理す
る処理回路とを少なくとも１対備え、前記第１のレジス
タの出力には前記処理回路と並列に第２のレジスタが接
続され、前記第１のレジスタから前記処理回路に移送さ
れる前記データは、前記停止信号が与えられるタイミン
グで前記第２のレジスタにも書き込まれるものである。

【００１５】本発明に係る請求項７記載の半導体装置
は、前記データを前記第１のレジスタに入力する経路に
介挿され、前記データとともに前記第２のレジスタの出
力が入力され、一方を選択して出力する出力選択手段さ
らに備え、前記第２のレジスタに書き込まれた前記デー
タを、所定のタイミングで与えられる復元信号に基づい
て前記第１のレジスタに復元データとして書き込むもの
である。

【００１６】

【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る実施の形態１とし
て、音声画像処理装置を例に採って説明する。図１は音
声画像処理装置の構成を示すブロック図である。

【００１７】図１に示すように音声画像処理装置は、Ｃ
ＰＵ（中央処理装置）１１、ビデオデコーダ１２、オー
ディオデコーダ１３、ＩＯ（入出力）プロセッサ１４、
メモリ１５を備え、これらモジュール間はバスライン１
６によって接続され、モジュール間での信号の授受が行
われる構成となっている。また、ＣＰＵ１１、ビデオデ
コーダ１２、オーディオデコーダ１３、ＩＯプロセッサ
１４はそれぞれ信号線群１８を介してデバッグ制御回路
１７に接続されている。また、デバッグ制御回路１７か
らは、ＣＰＵ１１、ビデオデコーダ１２、オーディオデ
コーダ１３、ＩＯプロセッサ１４、メモリ１５に対して
停止信号Ｓ１が与えられる構成となっている。また、デ
バッグ制御回路１７からは、音声画像処理装置の外部に
全てのモジュールが停止していることを示す停止通知信
号Ｓ２が出力される構成となっている。また、デバッグ
制御回路１７には音声画像処理装置の外部からデバッグ
解除信号Ｓ３が与えられる構成となっている。

【００１８】＜Ａ−１−１．デバッグ制御回路の構成＞
ここで、デバッグ制御回路１７の構成について図２を用
いて説明する。デバッグ制御回路１７は、ＣＰＵ１１、
ビデオデコーダ１２、オーディオデコーダ１３、ＩＯプ
ロセッサ１４から出力されるアーム条件信号Ｓ１１、デ
ィスアーム条件信号Ｓ１２、トリガ条件信号Ｓ１３およ
び停止検知信号Ｓ１４がそれぞれ与えられるＯＲゲート
Ｇ１（第２の回路）、Ｇ２（第３の回路）、Ｇ３（第１
の回路）およびＡＮＤゲートＧ４（第４の回路）を有し
ている。なお、アーム条件信号Ｓ１１、ディスアーム条
件信号Ｓ１２、トリガ条件信号Ｓ１３および停止検知信
号Ｓ１４は信号線群１８によって与えられる。

【００１９】ＯＲゲートＧ１の出力はＯＲゲートＧ５に
入力され、ＯＲゲートＧ２の出力はＡＮＤゲートＧ６の
反転入力に与えられ、ＯＲゲートＧ３の出力はＡＮＤゲ
ートＧ７に入力され、ＡＮＤゲートＧ４の出力はＡＮＤ
ゲートＧ１０に入力されている。そして、ＡＮＤゲート
Ｇ６の出力はアーム信号保持フリップフロップＦＦ１に
入力され、アーム信号保持フリップフロップＦＦ１の出
力はＯＲゲートＧ５およびＡＮＤゲートＧ７に入力され
る構成となっている。なお、アーム信号保持フリップフ
ロップＦＦ１はトリガ信号Ｓ１３を受け付けるか否かの
判定を行うものと言えるので、その出力はトリガ受付け
判定信号と呼称できる。

【００２０】また、ＡＮＤゲートＧ７の出力はＯＲゲー
トＧ８に入力され、ＯＲゲートＧ８の出力はＡＮＤゲー
トＧ９に入力され、ＡＮＤゲートＧ９の出力はフラグフ
リップフロップＦＦ２に入力される構成となっている。
そして、フラグフリップフロップＦＦ２の出力は停止信
号Ｓ１として各モジュールに与えられるとともに、ＯＲ
ゲートＧ８およびＡＮＤゲートＧ１０に入力され、ＡＮ
ＤゲートＧ１０の出力は停止通知信号Ｓ２として音声画
像処理装置の外部に出力される構成となっている。ま
た、ＡＮＤゲートＧ９の反転入力には音声画像処理装置
の外部からデバッグ解除信号Ｓ３が与えられる構成とな
っている。なおフリップフロップＦＦ１およびＦＦ２
は、クロック信号ＣＬＫに同期するＤ（データ）フリッ
プフロップあるいはＴ（トグル）フリップフロップで構
成されている。

【００２１】ここで、トリガ条件信号Ｓ１３とは各モジ
ュール内で、予め定めた特定のイベントが発生したとき
に各モジュールから出力される信号であり、例えば、プ
ログラムが進行して予め定めた特定の命令を実行したと
き（すなわちトリガ条件に達したとき）にＣＰＵ１１か
ら出力されたり、他のモジュールが予め定めた特定のデ
ータ処理を行ったとき（すなわちトリガ条件に達したと
き）にそれぞれから出力される信号であり、トリガ条件
はモジュールごとに予め設定されている。

【００２２】また、アーム条件信号Ｓ１１とは、トリガ
条件信号Ｓ１３が有意状態になったときには停止信号Ｓ
１を有意状態にすることを許可する信号であり、換言す
ればトリガ条件の受付け信号と言える。従って、図２の
構成に即して説明すれば、トリガ条件信号Ｓ１３の何れ
かが有意状態になったときに、アーム条件信号Ｓ１１の
何れかが有意状態になっていれば停止信号Ｓ１が有意状
態になる。

【００２３】また、ディスアーム条件信号Ｓ１２とは、
トリガ条件信号Ｓ１３が有意状態になっても停止信号Ｓ
１を有意状態にすることを否定する信号であり、換言す
ればトリガ条件の排除信号と言える。従って、図２の構
成に即して説明すれば、トリガ条件信号Ｓ１３の何れか
が有意状態になっても、ディスアーム条件信号Ｓ１２の
何れかが有意状態になっていれば停止信号Ｓ１は非有意
状態になる。なお、アーム条件信号Ｓ１１が１つでも有
意状態である場合は、すべてのディスアーム条件信号Ｓ
１２は非有意状態となるように設定されており、逆の場
合も同様である。なお、アーム条件信号Ｓ１１およびデ
ィスアーム条件信号Ｓ１２については後に詳述する。

【００２４】また、停止検知信号Ｓ１４とは、各モジュ
ールが停止したことを示す信号である。

【００２５】なお、ＯＲゲートＧ３を第１の回路、ＯＲ
ゲートＧ１を第２の回路、ＯＲゲートＧ２を第３の回路
およびＡＮＤゲートＧ４を第４の回路と呼称すれば、Ｏ
ＲゲートＧ５、ＡＮＤゲートＧ６、フリップフロップＦ
Ｆ１で構成される回路は、第２および第３の回路から出
力される第２および第３の信号を受け、第２の信号が有
意状態にあるときは、有意状態になり、第３の信号が有
意状態にあるときは、非有意状態となるトリガ受付け判
定信号を出力する第５の回路と呼称することができ、Ａ
ＮＤゲートＧ７、ＯＲゲートＧ８、ＡＮＤゲートＧ９、
フリップフロップＦＦ２で構成される回路は、第１およ
び第５の回路から出力される第１の信号およびトリガ受
付け判定信号を受け、両者が有意状態にあるときは停止
信号を有意状態にして出力する第６の回路と呼称するこ
とができ、ＡＮＤゲートＧ１０は停止信号および第４の
回路から出力される第４の信号を受け、両者が有意状態
にあるときは、停止通知信号を有意状態にして出力する
第７の回路と呼称できる。

【００２６】＜Ａ−２．装置動作＞ ＜Ａ−２−１．基本動作＞次に、音声画像処理装置の基
本的な動作について説明する。音声画像処理装置は、外
部から入力された圧縮され、多重化された音声画像情報
の圧縮を解除し、人間が認識できる音声データ、画像デ
ータ、あるいは文字データに変換して出力する装置であ
る。なお、以下の説明においては簡略化のため音声情
報、画像情報の処理についてのみ言及する。

【００２７】まず、圧縮され、多重化された音声画像情
報のデータ列（ビットストリーム）ＢＳが外部から入力
されると、ビットストリームＢＳは一旦、メモリ１５の
所定領域に格納される。ＣＰＵ１１は格納されたビット
ストリームＢＳの一部をメモリ１５から読み出し、音声
情報および画像情報に分離してメモリ１５に書き込む。
ＣＰＵ１１はこの動作を繰り返し行う。

【００２８】ビデオデコーダ１２はメモリ１５から上記
画像情報を読み出して圧縮を解除し、画像データに伸張
した後、メモリ１５に書き込む。また、オーディオデコ
ーダ１３はメモリ１５から上記音声情報を読み出して圧
縮を解除し、音声データに伸張した後、メモリ１５に書
き込む。また、ＩＯプロセッサ１４はメモリ１５から画
像データおよび音声データを読み出して外部に出力す
る。これらの動作はほぼ並行して実行され、それぞれの
モジュールは同期して動作する場合以外は独立して動作
している。

【００２９】ここでデバッグについて説明する。システ
ムＬＳＩにおいては、その動作を規定するソフトウエア
（プログラム）およびハードウエア（例えばハードワイ
ヤード論理）を内蔵しており、このソフトウエアおよび
ハードウエアに誤りがあるか否かを調べる動作がデバッ
グであるが、ソフトウエアのデバッグとは、モジュール
に内蔵されたプログラムの動作が正しくない、あるいは
設計通りの動作をしない場合に行われるものである。プ
ログラムにより動作が規定されるモジュールの代表とし
てはＣＰＵを例に採って説明すると、プログラムは命令
の列で構成されており、ＣＰＵ１１はこの命令を次々に
実行することで所定の動作を行う。プログラムのデバッ
グは、この命令に問題があるかないかを確認したり、プ
ログラムの問題箇所を特定するために行われる。例え
ば、プログラムには各命令にプログラムアドレスが付記
されており、プログラムが進行して予め定めた特定のプ
ログラムアドレスの命令を実行した段階（例えば動作が
おかしくなる前後）で、プログラムを止めてＣＰＵ１１
の動作を停止させ、そのときのレジスタの内部状態や信
号線の出力を確認したり、デバッグ用の特別なプログラ
ムを割り込ませることで命令や内部状態を変更して動作
状態を調べる。

【００３０】ハードウエアのデバッグとは、モジュール
の動作が例えばハードワイヤード論理などで規定されて
いる場合、動作が正しくない、あるいは設計通りの動作
をしない場合にハードワイヤード論理を解析して不具合
の原因を追求するものである。例えば、動作がおかしく
なる前後でモジュールを停止させ、そのときのレジスタ
の内部状態や信号線の出力を確認したり、場合によって
はハードワイヤード論理を変更するなどして動作状態を
調べる。

【００３１】＜Ａ−２−２．ＣＰＵのデバッグを行う場
合の動作例＞次に、デバッグの一例として、音声画像処
理装置のＣＰＵ１１が正常に動作しているか否かを調べ
る場合について説明する。

【００３２】ＣＰＵ１１は、内蔵プログラムが進行して
予め定めた特定のプログラムアドレスの命令を実行した
段階でプログラムを止めるために、ＣＰＵ１１から出力
されるトリガ条件信号Ｓ１３を有意状態にする（アサー
トする）機構を備えている。なお、ＣＰＵ１１内にはプ
ログラムアドレスを検出するためのプログラムアドレス
検出器を有しているが、これは一般的なものであるので
説明は省略する。

【００３３】従って、内蔵プログラムが進行して予め定
めた特定のプログラムアドレスに達すると、ＣＰＵ１１
のトリガ条件信号Ｓ１３が有意状態になり、ＯＲゲート
Ｇ３の出力が有意状態となる。

【００３４】なお、本説明おいては便宜的にＣＰＵ１１
のデバッグのみを対象としており、他のモジュールとの
連携動作などは考慮しないので、他のモジュールとの連
携動作を考慮する際に重要となる、アーム条件、ディス
アーム条件などは考慮しない。すなわち、アーム条件信
号Ｓ１１は常時セットされ、ディスアーム条件信号Ｓ１
２は常時リセットされているものとする。従って、ＯＲ
ゲートＧ１の出力は有意状態であり、ＯＲゲートＧ２の
出力は非有意状態であり、ＡＮＤゲートＧ６の出力が有
意状態となってアーム信号保持フリップフロップＦＦ１
がセットされる。

【００３５】そして、トリガ条件信号Ｓ１３が有意状態
であり、アーム信号保持フリップフロップＦＦ１がセッ
トされている場合、ＡＮＤゲートＧ７およびＯＲゲート
Ｇ８の出力が有意状態となる。このとき、デバッグ解除
信号Ｓ３は当然に非有意状態であるので、ＡＮＤゲート
Ｇ９の出力が有意状態となってフラグフリップフロップ
ＦＦ２がセットされる。すなわち停止信号Ｓ１が有意状
態となる。

【００３６】停止信号Ｓ１を受けた各モジュールは、そ
れぞれの内部で所定期間動作した後、停止状態となり停
止検知信号Ｓ１４を有意状態とする。ここで、各モジュ
ールには停止信号Ｓ１を受けた後、再起動可能な状態を
確保するため所定期間は動作を続ける構成を有している
が、これは一般的な構成であるので説明は省略する。ま
た、各モジュールが停止した際に停止検知信号Ｓ１４を
有意状態とする構成は、当業者にとって容易に類推でき
るので説明は省略する。なお、停止信号Ｓ１は各モジュ
ールが有するクロック信号の制御部に与えられ、クロッ
ク信号を停止させるように作用して各モジュールの動作
を停止させる。

【００３７】そして、全てのモジュールからの停止検知
信号Ｓ１４が有意状態になると、ＡＮＤゲートＧ４の出
力が有意状態となってＡＮＤゲートＧ１０の出力、すな
わち、停止通知信号Ｓ２が有意状態となる。停止通知信
号Ｓ２が有意状態になったことを知得した外部のデバッ
グ装置（図示しないマイクロコンピュータなど）は、デ
バッグ動作を開始する。

【００３８】また、以上の説明においては、ＣＰＵ１１
の内蔵プログラムをデバッグするために他のモジュール
を停止させる例について説明したが、ビデオデコーダ１
２、オーディオデコーダ１３、ＩＯプロセッサ１４も独
自の動作をするための内蔵プログラムを有していたり、
ハードワイヤード論理で動作するので、これらの内蔵プ
ログラムおよびハードワイヤード論理をデバッグするた
めに、ＣＰＵ１１を停止させることもできることは言う
までもない。

【００３９】すなわち、ビデオデコーダ１２、オーディ
オデコーダ１３、ＩＯプロセッサ１４においても、予め
定めた特定のプログラムに達した時点、すなわち予め定
めた特定の処理を行った時点でトリガ条件信号Ｓ１３が
有意状態になるように設定しておけば、上述したと同様
の過程を経て各モジュールを停止させることができる。

【００４０】なお、アーム条件、ディスアーム条件を考
慮する必要がないのであれば、ＯＲゲートＧ１、Ｇ２、
Ｇ５、ＡＮＤゲートＧ６、アーム信号保持フリップフロ
ップＦＦ１およびＡＮＤゲートＧ７は不要となり、ＯＲ
ゲートＧ３の出力をＯＲゲートＧ８に入力する構成とす
れば、デバッグ制御回路を簡略化できる。

【００４１】＜Ａ−２−３．アーム条件、ディスアーム
条件を考慮するデバッグの例＞次に、アーム条件、ディ
スアーム条件を考慮してデバッグを行う場合について説
明する。例えば、ＣＰＵ１１の内蔵プログラムをデバッ
グする場合、ビデオデコーダ１２、オーディオデコーダ
１３、ＩＯプロセッサ１４、メモリ１５も停止させるこ
とになるが、ビデオデコーダ１２の内部状態が特定状態
Ａにあるときは、ビデオデコーダ１２を停止させたくな
いという場合、ビデオデコーダ１２から出力されるディ
スアーム条件信号Ｓ１２が有意状態となるように設定し
ておく。この場合、ビデオデコーダ１２の内部状態が特
定状態Ａ以外のときは、ビデオデコーダ１２から出力さ
れるアーム条件信号Ｓ１１が有意状態となるように設定
しておく。なお、オーディオデコーダ１３、ＩＯプロセ
ッサ１４には特に、アーム条件、ディスアーム条件は設
定されておらず、それぞれから出力されるアーム条件信
号Ｓ１１およびディスアーム条件信号Ｓ１２は非有意状
態にあるものとする。

【００４２】このような場合、ＣＰＵ１１の内蔵プログ
ラムが進行して予め定めた特定のプログラムアドレスに
達し、ＣＰＵ１１のトリガ条件信号Ｓ１３が有意状態と
なっても、ビデオデコーダ１２の内部状態が特定状態Ａ
であれば、ディスアーム条件信号Ｓ１２が有意状態にな
っているので、アーム信号保持フリップフロップＦＦ１
およびフラグフリップフロップＦＦ２がリセットされ
て、停止信号Ｓ１は非有意状態となり、ビデオデコーダ
１２を含めて全てのモジュールは停止しない。

【００４３】しかし、ビデオデコーダ１２の内部状態が
特定状態Ａでなくなって、再びＣＰＵ１１の内蔵プログ
ラムが予め定めた特定のプログラムアドレスに達した場
合は、ビデオデコーダ１２のディスアーム条件信号Ｓ１
２は非有意状態に、アーム条件信号Ｓ１１は有意状態と
なってアーム信号保持フリップフロップＦＦ１およびフ
ラグフリップフロップＦＦ２がセットされ、停止信号Ｓ
１は有意状態となり、ビデオデコーダ１２を含めて全て
のモジュールが停止することになる。

【００４４】また、例えば、ビデオデコーダ１２が特定
状態Ａ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ・・のように特定状態を周
期的に繰り返す動作をしている場合、ビデオデコーダ１
２が特定状態Ａになったときにアーム条件信号Ｓ１１が
有意状態になるように設定し、特定状態Ｃになったとき
にディスアーム条件信号Ｓ１３が有意状態になるように
設定する。このように設定すれば、ＣＰＵ１１が予め定
めた特定のプログラムアドレスの命令を実行してトリガ
条件信号Ｓ１３を有意状態とした場合、ビデオデコーダ
１２が特定状態Ａ、Ｂである場合はトリガ条件信号Ｓ１
３が受け付けられ、停止信号Ｓ１が有意状態となるが、
ビデオデコーダ１２が特定状態Ｃ、Ｄである場合はトリ
ガ条件信号Ｓ１３は無視され、停止信号Ｓ１は有意状態
とならない。このように、アーム条件信号Ｓ１１、ディ
スアーム条件信号Ｓ１３を組み合わせて使用すること
で、トリガ条件信号Ｓ１３の受け付け期間を限定するこ
とができる。

【００４５】このように、アーム条件、ディスアーム条
件はモジュール間に連携した動作が存在し、より複雑な
停止条件を設定しなければならない場合などに使用され
る。

【００４６】なお、アーム条件信号Ｓ１１およびディス
アーム条件信号Ｓ１２の出力機構は、トリガ条件信号Ｓ
１３の出力機構と同じであれば良く、内蔵プログラムが
予め定めた特定のプログラムアドレスに達した場合に出
力されるように予め設定しておけば良い。

【００４７】＜Ａ−３．モジュールの内部状態を保存す
る構成および動作＞次に、デバッグに際してＣＰＵが停
止した直後のビデオデコーダあるいはオーディオデコー
ダの内部状態を保存するための構成について説明する。

【００４８】図３はビデオデコーダ１２Ａの部分構成を
示すブロック図である。ビデオデコーダなどのデコーダ
は、レジスタと組み合わせ回路とが交互に多数配置され
た内部回路を有しており、この部分でデータの圧縮を解
除するなどの動作を行う。図３においては内部回路ＮＣ
の一部を示しており、入力端子ＩＴにレジスタ１２１が
接続され、レジスタ１２１の出力は組み合わせ回路１２
２の入力に接続され、組み合わせ回路１２２の出力はレ
ジスタ１２３の入力に接続されている。なお、組み合わ
せ回路１２２は一例として示しただけであり、所定のデ
ータ処理を行う処理回路であれば組み合わせ回路に限定
されるものではない。

【００４９】また、レジスタ１２１の出力は待避レジス
タ１２４の入力にも接続され、レジスタ１２３の出力は
待避レジスタ１２５の入力にも接続されている。そし
て、待避レジスタ１２４および１２５の出力はセレクタ
１２７（出力選択手段）に接続されている。なお、レジ
スタ１２１および１２３はクロック信号ＣＬＫによって
動作し、セレクタ１２７は読み出し信号ＲＳによって待
避レジスタ１２４および１２５のうちいずれかを出力す
る構成となっている。なお、レジスタ１２３の出力は図
示しない後続の組み合わせ回路に接続される。

【００５０】次に動作について説明する。ここでビデオ
デコーダ１２Ａは、停止信号Ｓ１が有意状態となった
後、すなわちＣＰＵ１１が停止した後、クロック信号Ｃ
ＬＫが１サイクル経過しないと停止できない構成になっ
ているものとする。そして、入力端子ＩＴから入力され
たデータはクロック信号ＣＬＫの１サイクルでレジスタ
１２１にセットされ、組み合わせ回路１２２に送られて
所定の処理を施された後、レジスタ１２２に送られる。

【００５１】従って、ＣＰＵ１１が停止した後、クロッ
ク信号ＣＬＫが１サイクル経過すると、ＣＰＵ１１が停
止した時点でレジスタ１２１にあったデータはレジスタ
１２３に移動している。しかし、レジスタ１２１にあっ
たデータは停止信号Ｓ１が与えられるタイミングで待避
レジスタ１２４に書き込まれているので、待避レジスタ
１２４のデータを読み出すことで、ＣＰＵ１１が停止し
た時点でのレジスタ１２１のデータを知得することがで
きる。

【００５２】同様に、ＣＰＵ１１が停止した時点でのレ
ジスタ１２３のデータ、すなわち組み合わせ回路１２２
での処理結果は後続の組み合わせ回路に送られるが、待
避レジスタ１２５にも書き込まれているので、待避レジ
スタ１２５のデータを読み出すことで、ＣＰＵ１１が停
止した時点でのレジスタ１２３のデータを知得すること
ができる。

【００５３】なお、待避レジスタ１２４および１２５の
データを読み出すには、読み出し信号ＲＳをセレクタ１
２７に与えることで、所望のレジスタのデータを得るよ
うにすれば良い。

【００５４】このように、ビデオデコーダ１２Ａが一般
的に備えているレジスタの後段に待避レジスタを配設す
ることで、ＣＰＵ１１が停止した時点でのデータを保存
することができ、ＣＰＵ１１が停止した時点でのビデオ
デコーダ１２Ａの内部状態を知得することができる。

【００５５】なお、以上の説明においては、組み合わせ
回路１２２の前後のレジスタ１２１および１２３のみに
待避レジスタ１２４および１２５を接続した例を示した
が、先に説明したように、組み合わせ回路およびレジス
タは複数配設されているので、各レジスタにそれぞれ待
避レジスタを接続する構成としても良い。

【００５６】また逆に、入力端子ＩＴに接続されるレジ
スタ、すなわちレジスタ１２１にのみ待避レジスタを接
続した構成であってもよい。すなわち、レジスタ１２１
のデータが得られれば、組み合わせ回路の構成からその
他のレジスタのデータを推測できるからである。

【００５７】従って、ＣＰＵ１１が停止した時点での内
部状態を知得するための必要最小限の情報が得られるの
であれば、待避レジスタの接続場所や個数は特に限定さ
れないと言うことができる。

【００５８】なお、オーディオデコーダやＩＯプロセッ
サなどにおいても同様の構成とすることで、ＣＰＵ１１
が停止した時点での内部状態を知得できることは言うま
でもない。

【００５９】＜Ａ−４．モジュールの内部状態を復元す
る構成および動作＞次に、デバッグに際してＣＰＵが停
止した直後のビデオデコーダあるいはオーディオデコー
ダの内部状態を復元するための構成について説明する。

【００６０】図４はビデオデコーダ１２Ｂの部分構成を
示すブロック図である。なお、図３を用いて説明したビ
デオデコーダ１２Ａと同一の構成については同一の符号
を付し、重複する説明は省略する。

【００６１】図４において、入力端子ＩＴはセレクタ１
２８（出力選択手段）の入力に接続され、セレクタ１２
８の出力にはレジスタ１２１が接続され、レジスタ１２
１の出力は組み合わせ回路１２２の入力に接続され、組
み合わせ回路１２２の出力はセレクタ１２９（出力選択
手段）の入力に接続され、セレクタ１２９の出力はレジ
スタ１２３の入力に接続されている。

【００６２】また、待避レジスタ１２４および１２５の
出力は、それぞれセレクタ１２８および１２９の入力に
接続されている。なお、セレクタ１２８および１２９は
復元信号ＬＳによって入力の一方のみを選択して出力す
る構成となっている。また、レジスタ１２１および１２
３の出力制御は、クロック信号ＣＬＫと復元信号ＬＳが
入力されるＯＲゲートＧ２０の出力信号によって行われ
る。

【００６３】次に動作について説明する。ここでビデオ
デコーダ１２Ｂは、停止信号Ｓ１が有意状態となった
後、すなわちＣＰＵ１１が停止した後、クロック信号Ｃ
ＬＫが１サイクル経過しないと停止できない構成になっ
ているものとする。そして、入力端子ＩＴから入力され
たデータはクロック信号ＣＬＫの１サイクルでレジスタ
１２１にセットされ、組み合わせ回路１２２に送られて
所定の処理を施された後、レジスタ１２２に送られる。

【００６４】従って、ＣＰＵ１１が停止した後、クロッ
ク信号ＣＬＫが１サイクル経過すると、ＣＰＵ１１が停
止した時点でレジスタ１２１にあったデータは、レジス
タ１２３に移動していることになる。しかし、レジスタ
１２１にあったデータは停止信号Ｓ１が与えられるタイ
ミングで待避レジスタ１２４に書き込まれており、ＣＰ
Ｕ１１が停止した時点でのレジスタ１２３のデータ、す
なわち組み合わせ回路１２２での処理結果は待避レジス
タ１２５に書き込まれている。なお、通常動作時には、
セレクタ１２８および１２９には、待避レジスタ１２４
および１２５の出力を選択しないように復元信号ＬＳが
与えられる。

【００６５】次に、ＣＰＵ１１のデバッグが終了してデ
バッグ解除信号Ｓ３を有意状態にして、ビデオデコーダ
１２Ｂを再起動する場合には、復元信号ＬＳを有意状態
にして、待避レジスタ１２４および１２５の出力をレジ
スタ１２１および１２３に入力することで、ビデオデコ
ーダ１２Ｂの内部状態はＣＰＵ１１が停止した時点での
内部状態に復元することになる。

【００６６】なお、上述の構成はオーディオデコーダや
ＩＯプロセッサなど、ビデオデコーダ以外のモジュール
にも適用できることは言うまでもない。その場合には、
停止信号Ｓ１が有意状態となってから停止するまでの時
間がモジュール間でばらついていても、そのばらつきに
関わらず、すべてのモジュールの内部状態を停止信号Ｓ
１が有意状態になった時点に戻して再起動させることが
でき、音声画像処理装置の再起動に不具合を招来するこ
とを防止できる。

【００６７】なお、以上の説明においては、組み合わせ
回路１２２の前後のレジスタ１２１および１２３に待避
レジスタ１２４および１２５を接続した例を示したが、
先に説明したように、組み合わせ回路およびレジスタは
複数配設されているので、各レジスタにそれぞれ待避レ
ジスタを接続し、待避レジスタの出力をセレクタを介し
て対応する各レジスタに書き込むようにすることは言う
までもない。

【００６８】＜Ａ−５．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態１によれば、各モジュー
ルからのデバッグ要求および各モジュールのデバッグ受
け入れ状態を知得して各モジュールに停止信号を与える
とともに、停止信号を受けた各モジュールが全て停止し
たことを外部に知らせる停止検知信号を出力するデバッ
グ制御回路を備えているので、内蔵プログラムのデバッ
グに際して、各モジュールが全て停止していることを確
認してからデバッグ作業を行うことができ、モジュール
が停止していない状態でデバッグを行った場合に、当該
モジュールが破壊されるといった問題を防止できる。

【００６９】また、トリガ条件に加えて、アーム条件、
ディスアーム条件を考慮することで、より複雑な停止条
件を設定することができ、モジュール間に連携した動作
が存在する場合に対応できる。

【００７０】また、ビデオデコーダなどのＣＰＵ以外の
モジュールにおいて、一般的に備えているレジスタの後
段に待避レジスタを配設することで、停止信号が有意状
態になった時点でのデータを保存することができ、停止
信号が有意状態になった時点での各モジュールの内部状
態を知得することができる。

【００７１】また、ビデオデコーダなどのＣＰＵ以外の
モジュールにおいて、一般的に備えているレジスタの後
段に待避レジスタを配設して停止信号が有意状態になっ
た時点でのデータを保存し、ビデオデコーダを再起動す
る場合には当該データを一般的に備えているレジスタに
書き込むことで、ビデオデコーダの内部状態を停止信号
が有意状態になった時点、すなわちＣＰＵが停止した時
点での内部状態に復元できるので、ビデオデコーダを再
起動した場合に、ＣＰＵからの指示と、ビデオデコーダ
の内部状態とが一致し、ＣＰＵからのデータあるいは動
作指示を無視して誤った動作を続行したり、ハングアッ
プすることを防止できる。

【００７２】また、ＣＰＵにおいても同様の構成を付加
することで、停止信号が有意状態になった時点でのデー
タを保存するようにしても良いことは言うまでもない。

【００７３】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞以上説明した本発明に係る実施の
形態１の音声画像処理装置のデバッグ制御回路１７にお
いては、トリガ条件信号Ｓ１３はＯＲゲートＧ３に入力
され、トリガ条件信号Ｓ１３を有意状態にするモジュー
ルが１つでも存在すればＯＲゲートＧ３の出力が有意状
態になって停止信号Ｓ１が有意状態となる構成であった
が、より複雑な条件下で停止信号Ｓ１を有意状態にする
ようにしても良い。そのためのデバッグ制御回路１７Ａ
の構成を図５に示す。

【００７４】図５において、各モジュールから出力され
るトリガ条件信号Ｓ１３は論理演算回路１９（第１の回
路）に入力される構成となっている。論理演算回路１９
は、入力されたトリガ条件信号Ｓ１３に対して論理演算
を行うことで、トリガ条件信号Ｓ１３の組み合わせ、す
なわちモジュールの状態の組み合わせに応じてその出力
を変更することができる。

【００７５】＜Ｂ−２．動作＞例えば、ビデオデコーダ
１２がデータ処理の予め定めた特定のステップを実行
し、同時にオーディオデコーダ１３がデータ処理の予め
定めた特定のステップを実行したときにデバッグを行う
ように設定したい場合、ビデオデコーダ１２およびオー
ディオデコーダ１３から有意状態のトリガ条件信号Ｓ１
３が同時に出力された場合に論理演算回路１９の出力を
有意状態にするように論理演算を構成することで、停止
信号Ｓ１を有意状態にして各モジュールを停止させるこ
とができる。

【００７６】また、ＩＯプロセッサ１４がデータ入力処
理のステップを実行し、同時にＣＰＵ１１の内蔵プログ
ラムが予め定めた特定のアドレスの命令を実行したとき
にデバッグを行うように設定したい場合、ＩＯプロセッ
サ１４およびＣＰＵ１１から有意状態のトリガ条件信号
Ｓ１３が同時に出力された場合に論理演算回路１９の出
力を有意状態にするように論理演算を構成することで、
停止信号Ｓ１を有意状態にして各モジュールを停止させ
ることができる。なお、論理演算回路１９の論理演算は
外部からの指示で任意に変更できるように構成されてお
り、種々のデバッグパターンに対応することができる。

【００７７】＜Ｂ−３．論理演算回路の構成および動作
＞次に、図６を用いて論理演算回路１９の構成の一例に
ついて説明する。図６に示すように、論理演算回路１９
は演算部１９１と論理値設定レジスタ１９２に大別され
る。

【００７８】演算部１９１は４個のＥX（エクスクルー
シブ）ＮＯＲゲートＧ３１〜Ｇ３４と、それらの出力が
入力に接続されるＡＮＤゲートＧ４０とを有して構成さ
れている。そして、論理値設定レジスタ１９２としては
直列入力・並列出力のシフトレジスタが使用され、ＥX
ＮＯＲゲートＧ３１〜Ｇ３４のそれぞれの入力には、論
理値設定レジスタ１９２のデータ保持エレメント（例え
ばフリップフロップ回路）の出力が１対１で接続される
とともに、各モジュールからのトリガ条件信号Ｓ１３が
１対１で接続されている。

【００７９】このような構成において、論理値設定レジ
スタ１９２の各エレメントの設定が、図６に向かって左
側から順に「１０１０」となっている場合、ＥXＮＯＲ
ゲートＧ３１およびＧ３３の一方の入力端子Ｔ１および
Ｔ３が有意状態、すなわち「１」となり、ＥXＮＯＲゲ
ートＧ３２およびＧ３４の一方の入力端子Ｔ２およびＴ
４が非有意状態、すなわち「０」となった場合にはＡＮ
ＤゲートＧ４０の出力、すなわち論理演算回路１９の出
力が有意状態となる。

【００８０】そして、論理値設定レジスタ１９２の入力
端子Ｔ０から別のデータを入力することで論理演算を任
意に変更でき、種々のデバッグパターンに対応すること
ができる。

【００８１】なお、演算部１９１の構成は上述した構成
に限定されるものではなく、また、演算部１９１の代わ
りに、市販されているフィールドプログラマブルゲート
アレイ（ＦＰＧＡ）と同等の回路方式を採用することで
も同様の効果を得ることができる。フィールドプログラ
マブルゲートアレイは、入力データを加算する、あるい
は積算する、あるいは予め定めた特定の入力データから
別の入力データを引くなどの論理演算をレジスタの設定
値を変更することで任意に変更できる装置であるが、一
般的であるので詳細説明は省略する。

【００８２】＜Ｂ−４．変形例＞また、以上説明した論
理演算回路１９を、アーム条件信号Ｓ１１およびディス
アーム条件信号Ｓ１２を受けるＯＲゲートＧ１およびＧ
２の代わりに使用することで、より複雑なアーム条件、
ディスアーム条件を処理することが可能となる。

【００８３】なお、以上説明した本発明に係る実施の形
態１および２においては音声画像処理装置の構成を例に
採ったが、本発明の適用は音声画像処理装置に限定され
るものではなく、複数のプロセッサを有するシステムＬ
ＳＩであればあらゆるものに適用可能である。例えば、
ＣＰＵ１１を第１のプロセッサ、ＣＰＵ１１によって制
御されるその他のプロセッサを第２のプロセッサとする
ことで、本発明を普遍的に適用できる。

【００８４】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１のプロセッサおよび少なくとも１の第２
のプロセッサは、それぞれが予め定めた特定の動作を行
った場合に、デバッグ制御回路に対して停止信号の出力
を要求するトリガ信号を出力することで、デバッグ要求
を行い、当該要求によりデバッグ制御回路は停止信号を
出力する。そして、第１のプロセッサおよび少なくとも
１の第２のプロセッサは、停止信号に基づいて動作を停
止した場合には、停止したことを示す停止検知信号をデ
バッグ制御回路に対して出力し、デバッグ制御回路は停
止検知信号が第１のプロセッサおよび少なくとも１の第
２のプロセッサの全てから出力された場合に、全てが停
止したことを示す停止通知信号を出力するので、少なく
とも１の第２のプロセッサが独立して個々に動作し、停
止信号が与えられてから停止するまでの時間が個々に異
なる場合であっても、マイクロコンピュータなど、デバ
ッグ作業を行う外部の装置は第１のプロセッサおよび少
なくとも１の第２のプロセッサの全て停止していること
を確認してからデバッグ作業を行うことができ、完全に
停止していないプロセッサが存在する状態でデバッグを
行った場合に、当該プロセッサが破壊されるといった問
題を防止できる。

【００８５】本発明に係る請求項２記載の半導体装置に
よれば、第１のプロセッサおよび少なくとも１の第２の
プロセッサがトリガ排除信号およびトリガ受付け信号を
出力する機能を有しているので、トリガ信号を出力する
条件に加えて、トリガ排除信号およびトリガ受付け信号
を出力する条件を考慮することができ、より複雑な停止
条件を処理することができ、各プロセッサ間に連携した
動作が存在する場合に対応できる。

【００８６】本発明に係る請求項３記載の半導体装置に
よれば、構成が簡単でありながら、トリガ信号を出力す
る条件に加えて、トリガ排除信号およびトリガ受付け信
号を出力する条件を考慮可能なデバッグ制御回路を得る
ことができる。

【００８７】本発明に係る請求項４記載の半導体装置に
よれば、デバッグ制御回路においてトリガ信号と予め設
定した設定値とが合致するか否かの演算を行い、その結
果が設定値に合致する場合は第１の信号を有意状態にし
て出力する第１の回路を備えることにより、より複雑な
条件下で停止信号を有意状態にすることが可能となる。

【００８８】本発明に係る請求項５記載の半導体装置に
よれば、レジスタの設定値を変更することで論理演算を
任意に変更でき、種々のデバッグパターンに容易に対応
することが可能となる。

【００８９】本発明に係る請求項６記載の半導体装置に
よれば、第１のレジスタの後段に第２のレジスタを配設
することで、例えば、停止信号が有意状態になった時点
でのデータを保存することができ、停止信号が有意状態
になった時点での第２のプロセッサの内部状態を知得す
ることができる。

【００９０】本発明に係る請求項７記載の半導体装置に
よれば、第１のレジスタの後段に第２のレジスタを配設
して、例えば停止信号が有意状態になった時点でのデー
タを保存し、第２のプロセッサを再起動する場合には当
該データを第１のレジスタに書き込むことで、停止信号
が有意状態になった時点でのデータを復元できるので、
第２のプロセッサを再起動した場合に、例えば、第１の
プロセッサからの指示と、第２のプロセッサの内部状態
とが一致し、第１のプロセッサからのデータあるいは動
作指示を無視して誤った動作を続行したり、ハングアッ
プすることを防止できる。

【図面の簡単な説明】

【図１】 本発明に係る半導体装置の全体構成を説明す
るブロック図である。

【図２】 本発明に係る半導体装置の実施の形態１の部
分構成を説明する図である。

【図３】 本発明に係る半導体装置の部分構成を説明す
るブロック図である。

【図４】 本発明に係る半導体装置の部分構成を説明す
るブロック図である。

【図５】 本発明に係る半導体装置の実施の形態２の部
分構成を説明する図である。

【図６】 本発明に係る半導体装置の実施の形態２の部
分構成を説明する図である。

【図７】 従来の半導体装置の全体構成を説明するブロ
ック図である。

【符号の説明】

１９ 論理演算回路、１９１ 演算部、１９２ 論理値
設定レジスタ、１２８，１２９ セレクタ、Ｓ１ 停止
信号、Ｓ２ 停止通知信号、ＬＳ 復元信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１のプロセッサと、 前記第１のプロセッサとの間で信号の授受を行う少なく
   とも１の第２のプロセッサと、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサに対して、それぞれのシステムのデバッグ時
   に動作停止を指示する停止信号を出力するデバッグ制御
   回路とを備えた半導体装置であって、 前記少なくとも１の第２のプロセッサは、前記第１のプ
   ロセッサによって制御されるとともに、前記第１のプロ
   セッサとは独立して個々に動作し、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサは、 それぞれが予め定められた特定の動作を行った場合に、
   前記デバッグ制御回路に対して前記停止信号の出力を要
   求するトリガ信号を出力するとともに、前記停止信号に
   基づいて動作を停止した場合には、停止したことを示す
   停止検知信号を前記デバッグ制御回路に対して出力し、 前記デバッグ制御装置は、 前記トリガ信号を受けて前記停止信号を出力するととも
   に、前記停止検知信号が前記第１のプロセッサおよび前
   記少なくとも１の第２のプロセッサの全てから出力され
   た場合に、全てが停止したことを示す停止通知信号を出
   力することを特徴とする半導体装置。
2. 【請求項２】 前記第１のプロセッサおよび前記少なく
   とも１の第２のプロセッサは、 それぞれが前記特定の動作とは別の予め定められた他の
   特定の動作を行った場合に、前記デバッグ制御回路に対
   して、前記停止信号を有意状態にすることを否定させる
   トリガ排除信号および、前記停止信号を有意状態にする
   ことを許可するトリガ受付け信号のうち一方を有意にし
   て出力する機能をさらに備え、 前記デバッグ制御回路は、 前記トリガ排除信号が入力されている場合には、前記ト
   リガ信号を受けた場合であっても前記停止信号を有意状
   態にすることを否定する機能と、 前記トリガ受付け信号が入力されている場合には、前記
   トリガ信号を受けて前記停止信号を有意状態にする機能
   とをさらに備える、請求項１記載の半導体装置。
3. 【請求項３】 前記デバッグ制御回路は、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記トリガ信号を受け、前記
   トリガ信号が１つでも有意状態である場合は、第１の信
   号を有意状態にして出力する第１の回路と、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記トリガ受付け信号を受
   け、前記トリガ受付け信号が１つでも有意状態である場
   合は、第２の信号を有意状態にして出力する第２の回路
   と、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記トリガ排除信号を受け、
   前記トリガ排除信号が１つでも有意状態である場合は、
   第３の信号を有意状態にして出力する第３の回路と、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記停止検知信号を受け、前
   記停止検知信号が全て有意状態である場合は、第４の信
   号を有意状態にして出力する第４の回路と、 前記第２および第３の信号を受け、第２の信号が有意状
   態にあるときは、有意状態になり、第３の信号が有意状
   態にあるときは、非有意状態となるトリガ受付け判定信
   号を出力する第５の回路と、 前記第１の信号および前記トリガ受付け判定信号を受
   け、両者が有意状態にあるときは、前記停止信号を有意
   状態にして出力する第６の回路と、 前記停止信号および前記第４の信号を受け、両者が有意
   状態にあるときは、前記停止通知信号を有意状態にして
   出力する第７の回路とを備える、請求項２記載の半導体
   装置。
4. 【請求項４】 前記デバッグ制御回路は、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記トリガ信号を受け、前記
   トリガ信号と予め設定した設定値とが合致するか否かの
   演算を行い、その結果が前記設定値に合致する場合は第
   １の信号を有意状態にして出力する第１の回路と、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記トリガ受付け信号を受
   け、前記トリガ受付け信号が１つでも有意状態である場
   合は、第２の信号を有意状態にして出力する第２の回路
   と、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記トリガ排除信号を受け、
   前記トリガ排除信号が１つでも有意状態である場合は、
   第３の信号を有意状態にして出力する第３の回路と、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサから出力される前記停止検知信号を受け、前
   記停止検知信号が全て有意状態である場合は、第４の信
   号を有意状態にして出力する第４の回路と、 前記第２および第３の信号を受け、第２の信号が有意状
   態にあるときは、有意状態になり、第３の信号が有意状
   態にあるときは、非有意状態となるトリガ受付け判定信
   号を出力する第５の回路と、 前記第１の信号および前記トリガ受付け判定信号を受
   け、両者が有意状態にあるときは、前記停止信号を有意
   状態にして出力する第６の回路と、 前記停止信号および前記第４の信号を受け、両者が有意
   状態にあるときは、前記停止通知信号を有意状態にして
   出力する第７の回路とを備える、請求項２記載の半導体
   装置。
5. 【請求項５】 前記第１の回路は、 前記設定値が入力されるレジスタと、 前記トリガ信号と前記設定値との比較を行う演算部とを
   備え、 前記演算部は、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサに１対１で対応して設けられた複数のエクス
   クルーシブＮＯＲゲートと、 前記複数のエクスクルーシブＮＯＲゲートの出力を受け
   るＡＮＤゲートとを有し、 前記レジスタは、 前記第１のプロセッサおよび前記少なくとも１の第２の
   プロセッサに１対１で対応して設けられた複数のデータ
   保持エレメントを有し、 前記複数のエクスクルーシブＮＯＲゲートには、前記第
   １のプロセッサおよび前記少なくとも１の第２のプロセ
   ッサからの前記トリガ信号がそれぞれ１対１で入力され
   るとともに、前記レジスタの前記複数のデータ保持エレ
   メントの出力がそれぞれ１対１で入力される、請求項４
   記載の半導体装置。
6. 【請求項６】 前記少なくとも１の第２のプロセッサ
   は、 処理対象となるデータを一時的に保持する第１のレジス
   タと、前記第１のレジスタに接続され、前記データを受
   けて処理する処理回路とを少なくとも１対備え、 前記第１のレジスタの出力には前記処理回路と並列に第
   ２のレジスタが接続され、前記第１のレジスタから前記
   処理回路に移送される前記データは、前記停止信号が与
   えられるタイミングで前記第２のレジスタにも書き込ま
   れることを特徴とする、請求項１記載の半導体装置。
7. 【請求項７】 前記データを前記第１のレジスタに入力
   する経路に介挿され、前記データとともに前記第２のレ
   ジスタの出力が入力され、一方を選択して出力する出力
   選択手段をさらに備え、 前記第２のレジスタに書き込まれた前記データを、所定
   のタイミングで与えられる復元信号に基づいて前記第１
   のレジスタに復元データとして書き込む、請求項６記載
   の半導体装置。