JPH11233526A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11233526A JPH11233526A JP3439598A JP3439598A JPH11233526A JP H11233526 A JPH11233526 A JP H11233526A JP 3439598 A JP3439598 A JP 3439598A JP 3439598 A JP3439598 A JP 3439598A JP H11233526 A JPH11233526 A JP H11233526A
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- layer
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、ソース
電極とドレイン電極がキャップ層のリセス内に形成さ
れ、キャップ層を介してゲート電極と接続されることを
防止した電界効果トランジスタを簡単に、且つ、歩留り
良く製造する。 【解決手段】 キャリヤを通過させるチャネル層３及び
チャネル層３上に高抵抗のキャップ層７が形成され、キ
ャップ層７に於けるリセス７Ａ内にあってチャネル層３
にキャリヤを注入するソース電極１２Ｓ及びキャップ層
７に於けるリセス７Ａ内にあってチャネル層３を通過し
たキャリヤを回収するドレイン電極１２Ｄが形成され、
ソース電極１２Ｓとドレイン電極１２Ｄとの間のキャッ
プ層７にゲート電極１１が埋め込まれ、リセス７Ａ内に
表出されたキャップ層７の側面のうち少なくともゲート
電極１１方向に対向する面に不純物導入領域９が形成さ
れている。
電極とドレイン電極がキャップ層のリセス内に形成さ
れ、キャップ層を介してゲート電極と接続されることを
防止した電界効果トランジスタを簡単に、且つ、歩留り
良く製造する。 【解決手段】 キャリヤを通過させるチャネル層３及び
チャネル層３上に高抵抗のキャップ層７が形成され、キ
ャップ層７に於けるリセス７Ａ内にあってチャネル層３
にキャリヤを注入するソース電極１２Ｓ及びキャップ層
７に於けるリセス７Ａ内にあってチャネル層３を通過し
たキャリヤを回収するドレイン電極１２Ｄが形成され、
ソース電極１２Ｓとドレイン電極１２Ｄとの間のキャッ
プ層７にゲート電極１１が埋め込まれ、リセス７Ａ内に
表出されたキャップ層７の側面のうち少なくともゲート
電極１１方向に対向する面に不純物導入領域９が形成さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＥＳＦＥＴ（ｍ
ｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ
ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ｈ
ｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａ
ｎｓｉｓｔｏｒ）など化合物半導体電界効果トランジス
タを含む半導体装置及びその製造方法に関する。
ｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ
ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ｈ
ｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａ
ｎｓｉｓｔｏｒ）など化合物半導体電界効果トランジス
タを含む半導体装置及びその製造方法に関する。
【０００２】前記半導体装置は、高周波動作特性が良好
である為、高い周波数帯で用いられことが多いが、ゲー
ト電極がチャネルに接触していることから、ゲート電極
に対する印加電圧を大きくするとリーク電流が大きくな
る。
である為、高い周波数帯で用いられことが多いが、ゲー
ト電極がチャネルに接触していることから、ゲート電極
に対する印加電圧を大きくするとリーク電流が大きくな
る。
【０００３】従って、ゲート電極に対する印加電圧には
制限があり、その結果、この種の半導体装置から大きな
出力を取り出すことはできないとされているので、本発
明では、この問題を解消する為の一手段を開示する。
制限があり、その結果、この種の半導体装置から大きな
出力を取り出すことはできないとされているので、本発
明では、この問題を解消する為の一手段を開示する。
【０００４】
【従来の技術】図３は改良された従来例を説明する為の
電界効果トランジスタを表す要部切断側面図であり、ま
た、図４も改良された従来例を説明する為の電界効果ト
ランジスタを表す要部切断側面図である。
電界効果トランジスタを表す要部切断側面図であり、ま
た、図４も改良された従来例を説明する為の電界効果ト
ランジスタを表す要部切断側面図である。
【０００５】各図に於いて、１は基板、２はバッファ
層、３はチャネル層、４はバリヤ層、５はスペーサ層、
６はストッパ層、７はキャップ層、８はｎ+ 領域、１０
は絶縁膜、１１はゲート電極、１２Ｓはソース電極、１
２Ｄはドレイン電極をそれぞれ示している。
層、３はチャネル層、４はバリヤ層、５はスペーサ層、
６はストッパ層、７はキャップ層、８はｎ+ 領域、１０
は絶縁膜、１１はゲート電極、１２Ｓはソース電極、１
２Ｄはドレイン電極をそれぞれ示している。
【０００６】図３及び図４に見られる電界効果トランジ
スタの相違点は、図３の従来例がイオン注入に依ってｎ
+ 領域８を形成し、そのｎ+ 領域８にソース電極１２Ｓ
或いはドレイン電極１２Ｄをオーミック・コンタクトさ
せた構造であるのに対し、図３の従来例では、ソース電
極１２Ｓ及びドレイン電極１２Ｄをチャネル層３に出来
る限り近付けることでオーミック・コンタクトをとる構
造になっているところである。
スタの相違点は、図３の従来例がイオン注入に依ってｎ
+ 領域８を形成し、そのｎ+ 領域８にソース電極１２Ｓ
或いはドレイン電極１２Ｄをオーミック・コンタクトさ
せた構造であるのに対し、図３の従来例では、ソース電
極１２Ｓ及びドレイン電極１２Ｄをチャネル層３に出来
る限り近付けることでオーミック・コンタクトをとる構
造になっているところである。
【０００７】図示の各電界効果トランジスタの改良点
は、ゲート電極１１に印加する電圧の制限を解消しよう
として、チャネル層３とゲート電極１１との間にバリヤ
層４を介在させた構造になっているところである。
は、ゲート電極１１に印加する電圧の制限を解消しよう
として、チャネル層３とゲート電極１１との間にバリヤ
層４を介在させた構造になっているところである。
【０００８】ところで、この電界効果トランジスタで
は、オーミック電極であるソース電極１２Ｓ及びドレイ
ン電極１２Ｄは、イオン注入に依って形成されて表面か
らチャネル層３に達しているｎ+ 領域８にコンタクトし
ているか、或いは、ソース電極１２Ｓ及びドレイン電極
１２Ｄがチャネル層３に近接するように深く入り込んで
いる為、ソース電極１２Ｓ及びドレイン電極１２Ｄとゲ
ート電極１１とは、キャップ層７を介して接続されてい
る状態になる。
は、オーミック電極であるソース電極１２Ｓ及びドレイ
ン電極１２Ｄは、イオン注入に依って形成されて表面か
らチャネル層３に達しているｎ+ 領域８にコンタクトし
ているか、或いは、ソース電極１２Ｓ及びドレイン電極
１２Ｄがチャネル層３に近接するように深く入り込んで
いる為、ソース電極１２Ｓ及びドレイン電極１２Ｄとゲ
ート電極１１とは、キャップ層７を介して接続されてい
る状態になる。
【０００９】キャップ層７は、通常、ｉ−ＧａＡｓを材
料としているので、抵抗値は比較的高いのであるが、そ
れも程度問題であって、電極間距離が小さければ、不純
物非添加の状態にあっても電流は流れてしまう。
料としているので、抵抗値は比較的高いのであるが、そ
れも程度問題であって、電極間距離が小さければ、不純
物非添加の状態にあっても電流は流れてしまう。
【００１０】従って、ゲート電圧を高くして、チャネル
層３に多量のキャリヤを誘起しようとすると、ゲート・
ソース間の漏れ電流が大きくなってしまうので、印加し
得るゲート電圧には制限があり、大きな出力を取り出す
ことはできない。
層３に多量のキャリヤを誘起しようとすると、ゲート・
ソース間の漏れ電流が大きくなってしまうので、印加し
得るゲート電圧には制限があり、大きな出力を取り出す
ことはできない。
【００１１】そこで、ゲート・ソース間の距離を長くす
る試みがなされているが、ソース抵抗が高くなってしま
うので、これを更に改善しようとする提案がなされてい
る。
る試みがなされているが、ソース抵抗が高くなってしま
うので、これを更に改善しようとする提案がなされてい
る。
【００１２】図５は更に改良された従来例を説明する為
の電界効果トランジスタを表す要部切断側面図であり、
図３及び図４に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
の電界効果トランジスタを表す要部切断側面図であり、
図３及び図４に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
【００１３】図５に見られる電界効果トランジスタで
は、ソース電極１２Ｓ及びドレイン電極１２Ｄがキャッ
プ層７などを貫通するリセス７Ａ内に形成され、且つ、
リセス７Ａの周縁に直接接触しない構造にすることで、
ゲート・ソース間に流れる電流を低減している。
は、ソース電極１２Ｓ及びドレイン電極１２Ｄがキャッ
プ層７などを貫通するリセス７Ａ内に形成され、且つ、
リセス７Ａの周縁に直接接触しない構造にすることで、
ゲート・ソース間に流れる電流を低減している。
【００１４】図５に見られる電界効果トランジスタの構
成に依って、ゲート・ソース間の漏れ電流に起因するゲ
ート・ソース間距離の長大化の問題は解消され、両者を
近接させてソース抵抗を低減させることが可能になっ
た。
成に依って、ゲート・ソース間の漏れ電流に起因するゲ
ート・ソース間距離の長大化の問題は解消され、両者を
近接させてソース抵抗を低減させることが可能になっ
た。
【００１５】ところで、この電界効果トランジスタに於
いて、前記改良の効果を充分に発揮する為には、ｎ+ 領
域８とリセス７Ａとの位置合わせを正確に行なうことが
必要であり、若し、両者にずれを生じた場合には、ゲー
ト・ソース間の漏れ電流の増加、或いは、ソース抵抗の
増加を招来することになる。
いて、前記改良の効果を充分に発揮する為には、ｎ+ 領
域８とリセス７Ａとの位置合わせを正確に行なうことが
必要であり、若し、両者にずれを生じた場合には、ゲー
ト・ソース間の漏れ電流の増加、或いは、ソース抵抗の
増加を招来することになる。
【００１６】ｎ+ 領域８とリセス７Ａとを正確に一致さ
せる方法としては、幾つかの手段があり、例えば、ｎ+
領域８の形成後に実施するリセス工程に於けるパターニ
ングで、ｎ+ 領域８を形成する際のパターニングと厳密
に同じ領域がパターニングできるまで、繰り返してパタ
ーニングを行なうものである。
せる方法としては、幾つかの手段があり、例えば、ｎ+
領域８の形成後に実施するリセス工程に於けるパターニ
ングで、ｎ+ 領域８を形成する際のパターニングと厳密
に同じ領域がパターニングできるまで、繰り返してパタ
ーニングを行なうものである。
【００１７】然しながら、この方法では、工数が多くな
り過ぎる為、商品を生産するには不適切である。
り過ぎる為、商品を生産するには不適切である。
【００１８】また、例えば、一度のパターニングで、ｎ
+ 領域８の形成とリセス７Ａの形成とを行なう方法もあ
るが、この場合、リセス７Ａが形成された状態、即ち、
大きな凹凸が生じている状態で、活性化の為の熱処理を
行なうことになるから、ストレスに依って欠陥が増加
し、トランジスタの特性劣化や製造歩留りの低下が発生
する。
+ 領域８の形成とリセス７Ａの形成とを行なう方法もあ
るが、この場合、リセス７Ａが形成された状態、即ち、
大きな凹凸が生じている状態で、活性化の為の熱処理を
行なうことになるから、ストレスに依って欠陥が増加
し、トランジスタの特性劣化や製造歩留りの低下が発生
する。
【００１９】
【発明が解決しようとする課題】ソース電極及びドレイ
ン電極などオーミック電極がキャップ層に於けるリセス
内に形成され、キャップ層を介してゲート電極と接続さ
れることを防止した構造の電界効果トランジスタを含む
半導体装置を簡単な手段で、しかも、高い良品率で製造
できるようにする。
ン電極などオーミック電極がキャップ層に於けるリセス
内に形成され、キャップ層を介してゲート電極と接続さ
れることを防止した構造の電界効果トランジスタを含む
半導体装置を簡単な手段で、しかも、高い良品率で製造
できるようにする。
【００２０】
【課題を解決するための手段】本発明では、ソース電極
やドレイン電極などのオーミック電極を形成する為のリ
セス内に表出されたキャップ層側壁に不純物を導入する
ことで、キャリヤ・トラップの増加を防止することが基
本になっている。
やドレイン電極などのオーミック電極を形成する為のリ
セス内に表出されたキャップ層側壁に不純物を導入する
ことで、キャリヤ・トラップの増加を防止することが基
本になっている。
【００２１】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、 （１）キャリヤを通過させるチャネル層（例えばチャネ
ル層３）及びチャネル層上に形成された高抵抗のキャッ
プ層（例えばキャップ層７）と、キャップ層に形成され
たリセス（例えばリセス７Ａ）内にあってチャネル層に
キャリヤを注入するソース電極（例えばソース電極１２
Ｓ）及びキャップ層に形成されたリセス内にあってチャ
ネル層を通過したキャリヤを回収するドレイン電極（例
えばドレイン電極１２Ｄ）と、ソース電極とドレイン電
極との間においてキャップ層に埋め込まれたゲート電極
（例えばゲート電極１１）と、リセス内に表出されたキ
ャップ層の側面のうち少なくともゲート電極方向に対向
する面に形成された不純物導入領域（例えば不純物導入
領域９）とを備えてなることを特徴とするか、又は、
装置及びその製造方法に於いては、 （１）キャリヤを通過させるチャネル層（例えばチャネ
ル層３）及びチャネル層上に形成された高抵抗のキャッ
プ層（例えばキャップ層７）と、キャップ層に形成され
たリセス（例えばリセス７Ａ）内にあってチャネル層に
キャリヤを注入するソース電極（例えばソース電極１２
Ｓ）及びキャップ層に形成されたリセス内にあってチャ
ネル層を通過したキャリヤを回収するドレイン電極（例
えばドレイン電極１２Ｄ）と、ソース電極とドレイン電
極との間においてキャップ層に埋め込まれたゲート電極
（例えばゲート電極１１）と、リセス内に表出されたキ
ャップ層の側面のうち少なくともゲート電極方向に対向
する面に形成された不純物導入領域（例えば不純物導入
領域９）とを備えてなることを特徴とするか、又は、
【００２２】（２）前記（１）に於いて、チャネル層と
キャップ層との間に介在しチャネル層に比較してエネル
ギ・バンド・ギャップが大きい材料（例えばｉ−Ａｌ
0.5 Ｇａ0.5Ａｓ）からなり且つリセス内に表出された
キャップ層側面に形成された不純物導入領域の直下には
キャリヤが存在しないバリヤ層（例えばバリヤ層４）を
備えてなることを特徴とするか、又は、
キャップ層との間に介在しチャネル層に比較してエネル
ギ・バンド・ギャップが大きい材料（例えばｉ−Ａｌ
0.5 Ｇａ0.5Ａｓ）からなり且つリセス内に表出された
キャップ層側面に形成された不純物導入領域の直下には
キャリヤが存在しないバリヤ層（例えばバリヤ層４）を
備えてなることを特徴とするか、又は、
【００２３】（３）前記（１）或いは（２）に於いて、
閾値電圧を−０．５〔Ｖ〕以上にしたことを特徴とする
か、又は、
閾値電圧を−０．５〔Ｖ〕以上にしたことを特徴とする
か、又は、
【００２４】（４）前記（１）乃至（３）の何れか１に
於いて、キャップ層の最表面に不純物が導入されてなる
ことを特徴とするか、又は、
於いて、キャップ層の最表面に不純物が導入されてなる
ことを特徴とするか、又は、
【００２５】（５）前記（１）乃至（４）の何れか１に
於いて、チャネル層の材料がＧａＡｓ或いはＩｎy Ｇａ
1-y Ａｓ（０＜ｙ＜０．３）であって、且つ、キャップ
層の材料がＧａＡｓであることを特徴とするか、又は、
於いて、チャネル層の材料がＧａＡｓ或いはＩｎy Ｇａ
1-y Ａｓ（０＜ｙ＜０．３）であって、且つ、キャップ
層の材料がＧａＡｓであることを特徴とするか、又は、
【００２６】（６）前記（１）乃至（５）の何れか１に
於いて、バリヤ層の材料がＡｌＧａＡｓ或いはＩｎＧａ
Ｐであることを特徴とするか、又は、
於いて、バリヤ層の材料がＡｌＧａＡｓ或いはＩｎＧａ
Ｐであることを特徴とするか、又は、
【００２７】（７）前記（１）乃至（６）の何れか１に
於いて、リセス内に表出されたキャップ層側面に形成さ
れた不純物導入領域に於けるキャリヤがｎ型であること
を特徴とするか、又は、
於いて、リセス内に表出されたキャップ層側面に形成さ
れた不純物導入領域に於けるキャリヤがｎ型であること
を特徴とするか、又は、
【００２８】（８）前記（１）乃至（７）の何れか１に
於いて、リセス内に表出されたキャップ層側面に形成さ
れた不純物導入領域に於ける電子濃度が１×１０17〔cm
-3〕乃至５×１０17〔cm-3〕の範囲にあることを特徴と
するか、又は、
於いて、リセス内に表出されたキャップ層側面に形成さ
れた不純物導入領域に於ける電子濃度が１×１０17〔cm
-3〕乃至５×１０17〔cm-3〕の範囲にあることを特徴と
するか、又は、
【００２９】（９）前記（１）乃至（８）の何れか１に
於いて、リセス内に表出されたキャップ層側面に形成さ
れた不純物導入領域に於ける幅が３０〔ｎｍ〕乃至１０
０〔ｎｍ〕の範囲にあることを特徴とするか、又は、
於いて、リセス内に表出されたキャップ層側面に形成さ
れた不純物導入領域に於ける幅が３０〔ｎｍ〕乃至１０
０〔ｎｍ〕の範囲にあることを特徴とするか、又は、
【００３０】（１０）半導体基板（例えば半導体基板
１）上に少なくともチャネル層（例えばチャネル層３）
及びキャップ層（例えばキャップ層７）を含む半導体層
を積層形成する工程と、ソース領域形成予定部分及びド
レイン領域形成予定部分に於ける少なくともキャップ層
を除去してリセス（例えばリセス７Ａ）を形成する工程
と、リセスの底に表出されている半導体面にオーミック
・コンタクトをとる為の不純物導入領域（例えばｎ+ 領
域８）を形成する工程と、半導体基板に対して斜め方向
からイオン注入してリセス内に表出されたキャップ層側
面に不純物導入領域（例えば不純物導入領域９）を形成
する工程とが含まれてなることを特徴とするか、又は、
１）上に少なくともチャネル層（例えばチャネル層３）
及びキャップ層（例えばキャップ層７）を含む半導体層
を積層形成する工程と、ソース領域形成予定部分及びド
レイン領域形成予定部分に於ける少なくともキャップ層
を除去してリセス（例えばリセス７Ａ）を形成する工程
と、リセスの底に表出されている半導体面にオーミック
・コンタクトをとる為の不純物導入領域（例えばｎ+ 領
域８）を形成する工程と、半導体基板に対して斜め方向
からイオン注入してリセス内に表出されたキャップ層側
面に不純物導入領域（例えば不純物導入領域９）を形成
する工程とが含まれてなることを特徴とするか、又は、
【００３１】（１１）半導体基板上に少なくともチャネ
ル層及びキャップ層を含む半導体層を積層形成する工程
と、ソース領域形成予定部分及びドレイン領域形成予定
部分に於ける少なくともキャップ層を除去してリセスを
形成する工程と、リセスを形成した際のエッチング・マ
スクを利用し不純物導入を行なってリセスの底に表出さ
れている半導体面にオーミック・コンタクトをとる為の
不純物導入領域を形成する工程と、リセスの形成及びオ
ーミック・コンタクトをとる為の不純物導入領域の形成
に用いたマスクのパターンを縮小してキャップ層のエッ
ジを表出させる工程と、表出されたキャップ層のエッジ
に不純物を導入してリセス内に表出されたキャップ層側
面に不純物導入領域を形成する工程とが含まれてなるこ
とを特徴とする。
ル層及びキャップ層を含む半導体層を積層形成する工程
と、ソース領域形成予定部分及びドレイン領域形成予定
部分に於ける少なくともキャップ層を除去してリセスを
形成する工程と、リセスを形成した際のエッチング・マ
スクを利用し不純物導入を行なってリセスの底に表出さ
れている半導体面にオーミック・コンタクトをとる為の
不純物導入領域を形成する工程と、リセスの形成及びオ
ーミック・コンタクトをとる為の不純物導入領域の形成
に用いたマスクのパターンを縮小してキャップ層のエッ
ジを表出させる工程と、表出されたキャップ層のエッジ
に不純物を導入してリセス内に表出されたキャップ層側
面に不純物導入領域を形成する工程とが含まれてなるこ
とを特徴とする。
【００３２】前記（１）には、リセス内に表出されたキ
ャップ層の側壁に不純物を導入した構成について記述し
てあり、このようにすると、キャリヤ・トラップの増加
を防止することが可能となり、従って、ゲート・ソース
間の漏れ電流は低減され、また、寄生抵抗も低減され
る。
ャップ層の側壁に不純物を導入した構成について記述し
てあり、このようにすると、キャリヤ・トラップの増加
を防止することが可能となり、従って、ゲート・ソース
間の漏れ電流は低減され、また、寄生抵抗も低減され
る。
【００３３】前記（２）には、チャネル層とゲート電極
との間にバリヤ層を介在させ、しかも、キャリヤ層の側
壁に形成した不純物導入領域の直下に於けるストッパ層
やスペーサ層にはキャリヤを導入しない構成について記
述してあり、このようにすると、ゲート順方向耐圧を高
く維持できる。
との間にバリヤ層を介在させ、しかも、キャリヤ層の側
壁に形成した不純物導入領域の直下に於けるストッパ層
やスペーサ層にはキャリヤを導入しない構成について記
述してあり、このようにすると、ゲート順方向耐圧を高
く維持できる。
【００３４】前記（３）には、閾値電圧を−０．５
〔Ｖ〕以上とする構成について記述してあり、その理由
は、本発明に依る電界効果トランジスタは、高いゲート
電圧を印加できることが特徴の一つになっていて、それ
は最大ドレイン電流Ｉdmaxが増加する場合に有効な為で
ある。
〔Ｖ〕以上とする構成について記述してあり、その理由
は、本発明に依る電界効果トランジスタは、高いゲート
電圧を印加できることが特徴の一つになっていて、それ
は最大ドレイン電流Ｉdmaxが増加する場合に有効な為で
ある。
【００３５】即ち、ソース電極及びドレイン電極がキャ
ップ層などを貫通するリセス内に形成され、且つ、リセ
スの周縁に直接接触しない構造をもつ電界効果トランジ
スタに於いて、特に有効であるのは、Ｖth≧−０．５
〔Ｖ〕、の場合であって、これについてはデータが存在
する。
ップ層などを貫通するリセス内に形成され、且つ、リセ
スの周縁に直接接触しない構造をもつ電界効果トランジ
スタに於いて、特に有効であるのは、Ｖth≧−０．５
〔Ｖ〕、の場合であって、これについてはデータが存在
する。
【００３６】図２は電界効果トランジスタに於ける最大
ドレイン電流Ｉdmaxと閾値電圧Ｖthとの関係を表す線図
であって、縦軸に最大ドレイン電流Ｉdmaxを、また、横
軸に閾値電圧Ｖthをそれぞれ採ってあり、本発明と表示
してあるのは、ソース電極及びドレイン電極がキャップ
層などを貫通するリセス内に形成され、且つ、リセスの
周縁に直接接触しない構造をもつ電界効果トランジスタ
の特性線であり、従来例と表示してあるのは、ソース電
極及びドレイン電極がキャップ層上に形成されている電
界効果トランジスタの特性線であって、Ｖth＜−０．５
〔Ｖ〕では、いずれの電界効果トランジスタでも、最大
ドレイン電流Ｉdmaxは等しいが、Ｖth＞−０．５〔Ｖ〕
では差を生じていることが看取されよう。
ドレイン電流Ｉdmaxと閾値電圧Ｖthとの関係を表す線図
であって、縦軸に最大ドレイン電流Ｉdmaxを、また、横
軸に閾値電圧Ｖthをそれぞれ採ってあり、本発明と表示
してあるのは、ソース電極及びドレイン電極がキャップ
層などを貫通するリセス内に形成され、且つ、リセスの
周縁に直接接触しない構造をもつ電界効果トランジスタ
の特性線であり、従来例と表示してあるのは、ソース電
極及びドレイン電極がキャップ層上に形成されている電
界効果トランジスタの特性線であって、Ｖth＜−０．５
〔Ｖ〕では、いずれの電界効果トランジスタでも、最大
ドレイン電流Ｉdmaxは等しいが、Ｖth＞−０．５〔Ｖ〕
では差を生じていることが看取されよう。
【００３７】前記（４）には、キャップ層の最表面に不
純物を導入した構成について記述してあり、このように
すると、ソース抵抗の低減に有効である。即ち、キャッ
プ層の最表面に不純物を添加することで、ｎ+ 領域とゲ
ート電極間のシート抵抗を低減することができ、例えば
シート濃度２×１０12〔cm-2〕でドーピングした場合に
は、シート抵抗は２０００〔Ω〕／□から１２００
〔Ω〕／□に低減され、こに対応し、ソース抵抗は１．
５〔Ω／ｍｍ〕から１．１〔Ω／ｍｍ〕に低減される。
純物を導入した構成について記述してあり、このように
すると、ソース抵抗の低減に有効である。即ち、キャッ
プ層の最表面に不純物を添加することで、ｎ+ 領域とゲ
ート電極間のシート抵抗を低減することができ、例えば
シート濃度２×１０12〔cm-2〕でドーピングした場合に
は、シート抵抗は２０００〔Ω〕／□から１２００
〔Ω〕／□に低減され、こに対応し、ソース抵抗は１．
５〔Ω／ｍｍ〕から１．１〔Ω／ｍｍ〕に低減される。
【００３８】前記（５）及び（６）には、本発明に依る
半導体装置の構成材料を限定した構成について記述して
あり、その理由は、現在、多くの化合物半導体電界効果
トランジスタが容易に入手可能なＧａＡｓ基板を用いて
いること、及び、電界効果トランジスタに必要なヘテロ
構造はＧａＡｓ基板との間に大きな格子不整合があって
はならないこと等の要請に起因している。チャネル層
は、ＧａＡｓ又はＩｎＧａＡｓ（Ｉｎ組成０．３以下）
となる。バリヤ層はチャネル層よりもエネルギ・バンド
・ギャップが大きい必要があり、且つ、前記格子不整合
の制限から、ＡｌＧａＡｓ或いはＩｎＧａＰとなるが、
更に高抵抗の材料であれば望ましく、Ａｌ組成が高いと
高抵抗になり易い。キャップ層は、高抵抗となり得るこ
とと、格子不整合の制限からＧａＡｓとなる。
半導体装置の構成材料を限定した構成について記述して
あり、その理由は、現在、多くの化合物半導体電界効果
トランジスタが容易に入手可能なＧａＡｓ基板を用いて
いること、及び、電界効果トランジスタに必要なヘテロ
構造はＧａＡｓ基板との間に大きな格子不整合があって
はならないこと等の要請に起因している。チャネル層
は、ＧａＡｓ又はＩｎＧａＡｓ（Ｉｎ組成０．３以下）
となる。バリヤ層はチャネル層よりもエネルギ・バンド
・ギャップが大きい必要があり、且つ、前記格子不整合
の制限から、ＡｌＧａＡｓ或いはＩｎＧａＰとなるが、
更に高抵抗の材料であれば望ましく、Ａｌ組成が高いと
高抵抗になり易い。キャップ層は、高抵抗となり得るこ
とと、格子不整合の制限からＧａＡｓとなる。
【００３９】前記（７）には、キャリヤをｎ型に限定し
た構成について記述してあり、その理由は、通常、三族
−五族化合物半導体では、正孔に比較して電子の方が欠
陥にトラップされ易いので、本発明はｎ型キャリヤに対
して特に有効であるが、基本的には、ｎ型及びｐ型の何
れのキャリヤを用いても良い。
た構成について記述してあり、その理由は、通常、三族
−五族化合物半導体では、正孔に比較して電子の方が欠
陥にトラップされ易いので、本発明はｎ型キャリヤに対
して特に有効であるが、基本的には、ｎ型及びｐ型の何
れのキャリヤを用いても良い。
【００４０】前記（８）には、キャップ層の側壁に導入
される不純物の量を規定した構成について記述してあ
り、本発明に於いて、トラップ増加防止効果を奏する為
には、１×１０17〔cm-3〕以上の不純物が必要である
が、不純物量が多過ぎた場合、不純物を添加すべき領域
の外側にまで拡散され、ゲート順方向耐圧の低下を招来
する。このようなことから、上限を５×１０17〔cm-3〕
とする。
される不純物の量を規定した構成について記述してあ
り、本発明に於いて、トラップ増加防止効果を奏する為
には、１×１０17〔cm-3〕以上の不純物が必要である
が、不純物量が多過ぎた場合、不純物を添加すべき領域
の外側にまで拡散され、ゲート順方向耐圧の低下を招来
する。このようなことから、上限を５×１０17〔cm-3〕
とする。
【００４１】前記（９）には、キャップ層の側壁に形成
された不純物導入領域の幅を規定した構成について記述
してあり、本発明に於いて、トラップ増加防止効果を奏
する為には、３０〔ｎｍ〕の幅が必要である。ソース抵
抗低減の為には、ソース・ゲート間距離を短縮すること
が望ましいが、前記不純物導入領域の幅が広過ぎるとゲ
ート電極に接してしまう。そこで、前記不純物導入領域
の幅には、上限があって、１００〔ｎｍ〕である。
された不純物導入領域の幅を規定した構成について記述
してあり、本発明に於いて、トラップ増加防止効果を奏
する為には、３０〔ｎｍ〕の幅が必要である。ソース抵
抗低減の為には、ソース・ゲート間距離を短縮すること
が望ましいが、前記不純物導入領域の幅が広過ぎるとゲ
ート電極に接してしまう。そこで、前記不純物導入領域
の幅には、上限があって、１００〔ｎｍ〕である。
【００４２】前記（１０）には、キャップ層の側壁に不
純物を導入する方法について記述してあり、キャップ層
にリセスを形成してから、斜めイオン注入を行なうよう
にしている。
純物を導入する方法について記述してあり、キャップ層
にリセスを形成してから、斜めイオン注入を行なうよう
にしている。
【００４３】前記（１１）には、キャップ層の側壁に不
純物を導入する他の方法について記述してあり、リセス
の形成及びｎ+ 領域の形成に用いたレジスト膜マスクの
寸法を縮小して新たなマスクとしてイオン注入を行なう
ようにしている。
純物を導入する他の方法について記述してあり、リセス
の形成及びｎ+ 領域の形成に用いたレジスト膜マスクの
寸法を縮小して新たなマスクとしてイオン注入を行なう
ようにしている。
【００４４】前記手段を採ることに依って、チャネルと
ゲート電極との間に高抵抗層を介挿し、且つ、オーミッ
ク電極がキャップ層を介してゲート電極と接続されるこ
とを防止した構造をもち、キャリヤ・トラップが少な
く、ゲート漏れ電流が少なく、寄生抵抗も少ない電界効
果トランジスタを含む半導体装置を簡単に、しかも、高
い良品率で製造することができる。
ゲート電極との間に高抵抗層を介挿し、且つ、オーミッ
ク電極がキャップ層を介してゲート電極と接続されるこ
とを防止した構造をもち、キャリヤ・トラップが少な
く、ゲート漏れ電流が少なく、寄生抵抗も少ない電界効
果トランジスタを含む半導体装置を簡単に、しかも、高
い良品率で製造することができる。
【００４５】
【発明の実施の形態】図１は本発明に於ける１実施の形
態を説明する為の半導体装置を表す要部切断側面図であ
り、図５に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
態を説明する為の半導体装置を表す要部切断側面図であ
り、図５に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
【００４６】図１に見られる半導体装置が、図５につい
て説明した従来の半導体装置と相違する点は、キャップ
層７などを貫通するリセス７Ａを形成し、表出されたキ
ャップ層７の側壁にＳｉイオンなどを打ち込んで不純物
導入領域９を形成したことにあり、次に、この半導体装
置を製造する工程について説明する。
て説明した従来の半導体装置と相違する点は、キャップ
層７などを貫通するリセス７Ａを形成し、表出されたキ
ャップ層７の側壁にＳｉイオンなどを打ち込んで不純物
導入領域９を形成したことにあり、次に、この半導体装
置を製造する工程について説明する。
【００４７】（１） ＭＯＶＰＥ（ｍｅｔａｌｏｒｇａ
ｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）法
を適用することに依り、基板１上にバッファ層２、チャ
ネル層３、バリヤ層４、スペーサ層５、ストッパ層６、
キャップ層７を積層形成する。
ｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）法
を適用することに依り、基板１上にバッファ層２、チャ
ネル層３、バリヤ層４、スペーサ層５、ストッパ層６、
キャップ層７を積層形成する。
【００４８】ここで、前記各半導体部分に関する主要な
データを例示すると次の通りである。 基板１について 材料：半絶縁性ＧａＡｓ バッファ層２について 材料：アンドープＧａＡｓ 厚さ：５０００〔Å〕 チャネル層３について 材料：ｎ−Ｉｎy Ｇａ1-y Ａｓ（ｙ＝０．２） 電子濃度：７．５×１０17〔cm-3〕 厚さ：１５０〔Å〕 バリヤ層４について 材料：ｉ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．５） 厚さ：３０〔Å〕 スペーサ層５について 材料：ｉ−ＧａＡｓ 厚さ：５０〔Å〕 ストッパ層６について 材料：ｉ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．５） 厚さ：３０〔Å〕 キャップ層７について 材料：ｉ−ＧａＡｓ 厚さ：１５００〔Å〕
データを例示すると次の通りである。 基板１について 材料：半絶縁性ＧａＡｓ バッファ層２について 材料：アンドープＧａＡｓ 厚さ：５０００〔Å〕 チャネル層３について 材料：ｎ−Ｉｎy Ｇａ1-y Ａｓ（ｙ＝０．２） 電子濃度：７．５×１０17〔cm-3〕 厚さ：１５０〔Å〕 バリヤ層４について 材料：ｉ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．５） 厚さ：３０〔Å〕 スペーサ層５について 材料：ｉ−ＧａＡｓ 厚さ：５０〔Å〕 ストッパ層６について 材料：ｉ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．５） 厚さ：３０〔Å〕 キャップ層７について 材料：ｉ−ＧａＡｓ 厚さ：１５００〔Å〕
【００４９】（２） リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、オーミック領域形
成予定部分に開口をもつレジスト膜を形成する。
ト・プロセスを適用することに依り、オーミック領域形
成予定部分に開口をもつレジスト膜を形成する。
【００５０】（３） イオン注入法を適用することに依
り、前記工程（２）で形成したレジスト膜をマスクと
し、イオン加速電圧を例えば１８０〔ｋｅＶ〕、ドーズ
量を例えば４×１０13〔cm-2〕としてＳｉイオンの打ち
込みを行なってｎ+領域８を形成する。
り、前記工程（２）で形成したレジスト膜をマスクと
し、イオン加速電圧を例えば１８０〔ｋｅＶ〕、ドーズ
量を例えば４×１０13〔cm-2〕としてＳｉイオンの打ち
込みを行なってｎ+領域８を形成する。
【００５１】（４） イオン注入マスクとして用いたレ
ジスト膜を残した状態で、ＳｉＣｌ4をエッチング・ガ
スとするドライ・エッチング法、及び、アンモニアをエ
ッチャントとするウエット・エッチング法を適用するこ
とに依り、キャップ層７の表面からスペーサ層５の表面
に達するリセス７Ａを形成する。
ジスト膜を残した状態で、ＳｉＣｌ4をエッチング・ガ
スとするドライ・エッチング法、及び、アンモニアをエ
ッチャントとするウエット・エッチング法を適用するこ
とに依り、キャップ層７の表面からスペーサ層５の表面
に達するリセス７Ａを形成する。
【００５２】（５） リセス７Ａを形成した際にマスク
として用いたレジスト膜を残した状態で、イオン注入法
を適用し、イオン加速電圧を４０〔ｋｅＶ〕、ドーズ量
を２×１０12〔cm-2〕とし、基板１をイオン源に対して
約４５°傾けた状態でリセス７Ａ内に表出されている側
壁にＳｉイオンの打ち込みを行なってから、更に基板１
をイオン源に対して約１３５°傾けた状態でＳｉイオン
の打ち込みを行なって不純物導入領域９を形成する。
として用いたレジスト膜を残した状態で、イオン注入法
を適用し、イオン加速電圧を４０〔ｋｅＶ〕、ドーズ量
を２×１０12〔cm-2〕とし、基板１をイオン源に対して
約４５°傾けた状態でリセス７Ａ内に表出されている側
壁にＳｉイオンの打ち込みを行なってから、更に基板１
をイオン源に対して約１３５°傾けた状態でＳｉイオン
の打ち込みを行なって不純物導入領域９を形成する。
【００５３】（６） イオン注入マスク及びリセス形成
マスクとして用いたレジスト膜を除去してから、温度を
８５０〔℃〕、時間を１５〔秒〕として前記イオン注入
されたＳｉの活性化熱処理を行なう。
マスクとして用いたレジスト膜を除去してから、温度を
８５０〔℃〕、時間を１５〔秒〕として前記イオン注入
されたＳｉの活性化熱処理を行なう。
【００５４】（７） ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依
り、全面に厚さが例えば３０００〔Å〕のＳｉＮからな
る絶縁膜１０を形成する。
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依
り、全面に厚さが例えば３０００〔Å〕のＳｉＮからな
る絶縁膜１０を形成する。
【００５５】（８） リソグラフィ技術に於けるレジス
ト・プロセス、並びに、エッチング・ガスをＳＦ6 とす
るドライ・エッチング法を適用することに依り、絶縁膜
１０に於けるゲート電極形成予定部分のエッチングを行
なって開口を形成する。
ト・プロセス、並びに、エッチング・ガスをＳＦ6 とす
るドライ・エッチング法を適用することに依り、絶縁膜
１０に於けるゲート電極形成予定部分のエッチングを行
なって開口を形成する。
【００５６】（９） 引き続いて、エッチング・ガスを
ＳｉＣｌ4 とするドライ・エッチング法を適用すること
に依り、キャップ層７のエッチングを行なって開口を延
伸する。
ＳｉＣｌ4 とするドライ・エッチング法を適用すること
に依り、キャップ層７のエッチングを行なって開口を延
伸する。
【００５７】（１０） 引き続いて、エッチャントをア
ンモニアとするウエット・エッチング法を適用すること
により、ストッパ層６のエッチングを行ない開口を延伸
する。
ンモニアとするウエット・エッチング法を適用すること
により、ストッパ層６のエッチングを行ない開口を延伸
する。
【００５８】（１１） スパッタリング法を適用するこ
とに依り、厚さが例えば１０００〔Å〕のＷＳｉ膜を形
成してから、真空蒸着法を適用することに依り、厚さが
例えば５０００〔Å〕のＡｕ膜を積層形成する。
とに依り、厚さが例えば１０００〔Å〕のＷＳｉ膜を形
成してから、真空蒸着法を適用することに依り、厚さが
例えば５０００〔Å〕のＡｕ膜を積層形成する。
【００５９】（１２） リソグラフィ技術に於けるレジ
スト・プロセス、及び、Ａｒイオンを用いたイオン・ミ
リング法を適用することに依り、ＷＳｉ／Ａｕ膜のイオ
ン・ミリングを行なってゲート電極１１を形成する。
尚、この場合、ゲート長は１〔μｍ〕とした。
スト・プロセス、及び、Ａｒイオンを用いたイオン・ミ
リング法を適用することに依り、ＷＳｉ／Ａｕ膜のイオ
ン・ミリングを行なってゲート電極１１を形成する。
尚、この場合、ゲート長は１〔μｍ〕とした。
【００６０】（１３） リソグラフィ技術を適用するこ
とに依り、リセス７Ａ内の絶縁膜１０に於けるオーミッ
ク電極形成予定部分のエッチングを行なって、オーミッ
ク電極コンタクト用開口を形成する。
とに依り、リセス７Ａ内の絶縁膜１０に於けるオーミッ
ク電極形成予定部分のエッチングを行なって、オーミッ
ク電極コンタクト用開口を形成する。
【００６１】（１４） オーミック電極コンタクト用開
口を形成した際のマスクとして用いたレジスト膜を残し
た状態で真空蒸着法を適用することに依り、厚さが例え
ば３００〔Å〕／４０００〔Å〕のＡｕＧｅ／Ａｕ膜を
形成する。
口を形成した際のマスクとして用いたレジスト膜を残し
た状態で真空蒸着法を適用することに依り、厚さが例え
ば３００〔Å〕／４０００〔Å〕のＡｕＧｅ／Ａｕ膜を
形成する。
【００６２】（１５） リフト・オフ法を適用すること
に依り、ＡｕＧｅ／Ａｕ膜が被着されているレジスト膜
を除去し、オーミック電極であるソース電極１２Ｓ及び
ドレイン電極１２Ｄを形成する。
に依り、ＡｕＧｅ／Ａｕ膜が被着されているレジスト膜
を除去し、オーミック電極であるソース電極１２Ｓ及び
ドレイン電極１２Ｄを形成する。
【００６３】前記工程（４）の後、酸素ガスを用いたド
ライ・エッチング法を適用することに依り、ｎ+ 領域８
やリセス７Ａを形成した際のマスクとして用いたレジス
ト膜のパターンを例えば５０〔ｎｍ〕程度縮小してか
ら、Ｓｉイオンの打ち込みを行なってリセス７Ａの側壁
に不純物導入領域９を形成することもできる。
ライ・エッチング法を適用することに依り、ｎ+ 領域８
やリセス７Ａを形成した際のマスクとして用いたレジス
ト膜のパターンを例えば５０〔ｎｍ〕程度縮小してか
ら、Ｓｉイオンの打ち込みを行なってリセス７Ａの側壁
に不純物導入領域９を形成することもできる。
【００６４】そのような手段を採った場合、Ｓｉイオン
を注入する際、イオン源に対して基板を所要角度で傾け
るなどの操作は不要になるから、イオン注入装置や製造
工程を簡単化することができる。
を注入する際、イオン源に対して基板を所要角度で傾け
るなどの操作は不要になるから、イオン注入装置や製造
工程を簡単化することができる。
【００６５】前記各実施の形態では、各半導体部分の寸
法、ドーピング濃度、ドーピング条件、製造プロセスな
どを特定して説明したが、これに限定されないことは云
うまでもない。
法、ドーピング濃度、ドーピング条件、製造プロセスな
どを特定して説明したが、これに限定されないことは云
うまでもない。
【００６６】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、キャリヤを通過させるチャネル層及び高
抵抗のキャップ層が形成され、キャップ層に形成された
リセス内にあってチャネル層にキャリヤを注入するソー
ス電極及びキャップ層に形成されたリセス内にあってチ
ャネル層を通過したキャリヤを回収するドレイン電極が
それぞれ形成され、ソース電極とドレイン電極との間の
キャップ層にゲート電極が埋め込まれ、リセス内に表出
されたキャップ層の側面のうち少なくともゲート電極方
向に対向する面に不純物導入領域が形成される。
法に於いては、キャリヤを通過させるチャネル層及び高
抵抗のキャップ層が形成され、キャップ層に形成された
リセス内にあってチャネル層にキャリヤを注入するソー
ス電極及びキャップ層に形成されたリセス内にあってチ
ャネル層を通過したキャリヤを回収するドレイン電極が
それぞれ形成され、ソース電極とドレイン電極との間の
キャップ層にゲート電極が埋め込まれ、リセス内に表出
されたキャップ層の側面のうち少なくともゲート電極方
向に対向する面に不純物導入領域が形成される。
【００６７】前記構成を採ることに依って、チャネルと
ゲート電極との間に高抵抗層を介挿し、且つ、オーミッ
ク電極がキャップ層を介してゲート電極と接続されるこ
とを防止した構造をもち、キャリヤ・トラップが少な
く、ゲート漏れ電流が少なく、寄生抵抗も少ない電界効
果トランジスタを含む半導体装置を簡単に、しかも、高
い良品率で製造することができる。
ゲート電極との間に高抵抗層を介挿し、且つ、オーミッ
ク電極がキャップ層を介してゲート電極と接続されるこ
とを防止した構造をもち、キャリヤ・トラップが少な
く、ゲート漏れ電流が少なく、寄生抵抗も少ない電界効
果トランジスタを含む半導体装置を簡単に、しかも、高
い良品率で製造することができる。
【図１】本発明に於ける１実施の形態を説明する為の半
導体装置を表す要部切断側面図である。
導体装置を表す要部切断側面図である。
【図２】電界効果トランジスタに於ける最大ドレイン電
流Ｉdmaxと閾値電圧Ｖthとの関係を表す線図である。
流Ｉdmaxと閾値電圧Ｖthとの関係を表す線図である。
【図３】改良された従来例を説明する為の電界効果トラ
ンジスタを表す要部切断側面図である。
ンジスタを表す要部切断側面図である。
【図４】改良された従来例を説明する為の電界効果トラ
ンジスタを表す要部切断側面図である。
ンジスタを表す要部切断側面図である。
【図５】更に改良された従来例を説明する為の電界効果
トランジスタを表す要部切断側面図である。
トランジスタを表す要部切断側面図である。
１ 基板 ２ バッファ層 ３ チャネル層 ４ バリヤ層 ５ スペーサ層 ６ ストッパ層 ７ キャップ層 ７Ａ リセス ８ ｎ+ 領域 ９ 不純物導入領域 １０ 絶縁膜 １１ ゲート電極 １２Ｓ ソース電極 １２Ｄ ドレイン電極
Claims (11)
- 【請求項１】キャリヤを通過させるチャネル層及びチャ
ネル層上に形成された高抵抗のキャップ層と、 キャップ層に形成されたリセス内にあってチャネル層に
キャリヤを注入するソース電極及びキャップ層に形成さ
れたリセス内にあってチャネル層を通過したキャリヤを
回収するドレイン電極と、 ソース電極とドレイン電極との間においてキャップ層に
埋め込まれたゲート電極と、 リセス内に表出されたキャップ層の側面のうち少なくと
もゲート電極方向に対向する面に形成された不純物導入
領域とを備えてなることを特徴とする半導体装置。 - 【請求項２】チャネル層とキャップ層との間に介在しチ
ャネル層に比較してエネルギ・バンド・ギャップが大き
い材料からなり且つリセス内に表出されたキャップ層側
面に形成された不純物導入領域の直下にはキャリヤが存
在しないバリヤ層を備えてなることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】閾値電圧を−０．５〔Ｖ〕以上にしたこと
を特徴とする請求項１或いは２記載の半導体装置。 - 【請求項４】キャップ層の最表面に不純物が導入されて
なることを特徴とする請求項１乃至３に於ける何れか１
記載の半導体装置。 - 【請求項５】チャネル層の材料がＧａＡｓ或いはＩｎy
Ｇａ1-y Ａｓ（０＜ｙ＜０．３）であって、且つ、キャ
ップ層の材料がＧａＡｓであることを特徴とする請求項
１乃至４の何れか１記載の半導体装置。 - 【請求項６】バリヤ層の材料がＡｌＧａＡｓ或いはＩｎ
ＧａＰであることを特徴とする請求項１乃至５の何れか
１記載の半導体装置。 - 【請求項７】リセス内に表出されたキャップ層側面に形
成された不純物導入領域に於けるキャリヤがｎ型である
ことを特徴とする請求項１乃至６の何れか１記載の半導
体装置。 - 【請求項８】リセス内に表出されたキャップ層側面に形
成された不純物導入領域に於ける電子濃度が１×１０17
〔cm-3〕乃至５×１０17〔cm-3〕の範囲にあることを特
徴とする請求項１乃至７の何れか１記載の半導体装置 - 【請求項９】リセス内に表出されたキャップ層側面に形
成された不純物導入領域に於ける幅が３０〔ｎｍ〕乃至
１００〔ｎｍ〕の範囲にあることを特徴とする請求項１
乃至８の何れか１記載の半導体装置。 - 【請求項１０】半導体基板上に少なくともチャネル層及
びキャップ層を含む半導体層を積層形成する工程と、 ソース領域形成予定部分及びドレイン領域形成予定部分
に於ける少なくともキャップ層を除去してリセスを形成
する工程と、 リセスの底に表出されている半導体面にオーミック・コ
ンタクトをとる為の不純物導入領域を形成する工程と、 半導体基板に対して斜め方向からイオン注入してリセス
内に表出されたキャップ層側面に不純物導入領域を形成
する工程とが含まれてなることを特徴とする半導体装置
の製造方法。 - 【請求項１１】半導体基板上に少なくともチャネル層及
びキャップ層を含む半導体層を積層形成する工程と、 ソース領域形成予定部分及びドレイン領域形成予定部分
に於ける少なくともキャップ層を除去してリセスを形成
する工程と、 リセスを形成した際のエッチング・マスクを利用し不純
物導入を行なってリセスの底に表出されている半導体面
にオーミック・コンタクトをとる為の不純物導入領域を
形成する工程と、 リセスの形成及びオーミック・コンタクトをとる為の不
純物導入領域の形成に用いたマスクのパターンを縮小し
てキャップ層のエッジを表出させる工程と、 表出されたキャップ層のエッジに不純物を導入してリセ
ス内に表出されたキャップ層側面に不純物導入領域を形
成する工程とが含まれてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03439598A JP4120899B2 (ja) | 1998-02-17 | 1998-02-17 | 化合物半導体電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03439598A JP4120899B2 (ja) | 1998-02-17 | 1998-02-17 | 化合物半導体電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233526A true JPH11233526A (ja) | 1999-08-27 |
| JP4120899B2 JP4120899B2 (ja) | 2008-07-16 |
Family
ID=12413004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03439598A Expired - Fee Related JP4120899B2 (ja) | 1998-02-17 | 1998-02-17 | 化合物半導体電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4120899B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533051A (ja) * | 2000-05-10 | 2003-11-05 | クリー インコーポレイテッド | 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法 |
| US7910464B2 (en) | 2003-12-26 | 2011-03-22 | Panasonic Corporation | Method for manufacturing a semiconductor device having a III-V nitride semiconductor |
-
1998
- 1998-02-17 JP JP03439598A patent/JP4120899B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533051A (ja) * | 2000-05-10 | 2003-11-05 | クリー インコーポレイテッド | 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法 |
| US7910464B2 (en) | 2003-12-26 | 2011-03-22 | Panasonic Corporation | Method for manufacturing a semiconductor device having a III-V nitride semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4120899B2 (ja) | 2008-07-16 |
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