JPH11233631A - 半導体装置のコンタクト形成方法 - Google Patents

半導体装置のコンタクト形成方法

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JPH11233631A
JPH11233631A JP10333111A JP33311198A JPH11233631A JP H11233631 A JPH11233631 A JP H11233631A JP 10333111 A JP10333111 A JP 10333111A JP 33311198 A JP33311198 A JP 33311198A JP H11233631 A JPH11233631 A JP H11233631A
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glue film
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金正錫
Chuuku Boku
朴柱▲うく▼
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Abstract

(57)【要約】 【課題】バリア金属膜の特性を向上させる。 【解決手段】この半導体装置のコンタクト形成方法で
は、下部配線膜１００の一部が露出するように層間絶縁
膜１０２をエッチングして垂直なコンタクトホール１０
４を形成し、コンタクトホール１０４の内壁の他、層間
絶縁膜１０２上にバリア金属膜１０６として、ＰＶＤ法
で薄いＴｉ／ＴｉＮ膜１０６を形成する。そして、Ｔｉ
Ｎ膜上にＣＶＤ法で薄いＴｉＮ膜１０７を形成した後、
再びＰＶＤ法で薄いＴｉＮ膜１０８を形成する。このよ
うに、ＰＶＤ法とＣＶＤ法を併用して多層のバリア金属
膜を形成するにより、コンタクトホール１０４の内壁に
形成されるバリア金属膜のステップカバレッジを向上さ
せると共にバリア金属膜の拡散バリア機能を増加させる
ことができるので、信頼性の高いバリア金属膜を形成す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体装置のコン
タクト形成方法に関するものであり、より詳しくは、バ
リア金属膜拡散バリア（ｄｉｆｆｕｓｉｏｎ ｂａｒｒ
ｉｅｒ）特性及びステップカーバリジ（ｓｔｅｐ ｃｏ
ｖｅｒａｇｅ）を向上させる半導体装置のコンタクト形
成方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化に伴って最小配線
幅（ｆｅａｔｕｒｅ ｓｉｚｅ）の物理的寸法（ｐｈｙ
ｓｉｃａｌ ｄｉｍｅｎｓｉｏｎ）が減少してきてい
る。
【０００３】図１は、従来の傾斜したコンタクトプロフ
ァイル（ｓｌｏｐｅｄ ｃｏｎｔａｃｔ ｐｒｏｆｉｌ
ｅ）を示す断面図であり、図２は、従来の垂直なコンタ
クプロファイル（ｖｅｒｔｉｃａｌ ｃｏｎｔａｃｔ
ｐｒｏｆｉｌｅ）を示す断面図である。
【０００４】現在、金属コンタクト（ｍｅｔａｌ ｃｏ
ｎｔａｃｔ）の場合、コンタクトの幅が減少される一方
で、深さは殆ど変化しないか、或いは、更に深くなり、
その結果、コンタクトのアスぺクト比（ａｓｐｅｃｔ
ｒａｔｉｏ）が大きくなる傾向にある。
【０００５】また、金属コンタクト上の金属ライン（ｍ
ｅｔａｌ ｌｉｎｅ）のピッチ（ｐｉｔｃｈ）がタイト
になる傾向にあり、そのため金属コンタクトを覆う金属
オバーラップデザインルール（ｍｅｔａｌ ｏｖｅｒｌ
ａｐ ｄｅｓｉｇｎ ｒｕｌｅ）もタイトになったり、
全くオバーラップがなくなったりしている。
【０００６】従って、金属コンタクトの上部領域の大き
さも、下部領域の大きさのように、少し大きい程度に形
成しなければならい。
【０００７】このため、金属コンタクトをドライエッチ
ングする時、図１に示すような傾斜したコンタクトプロ
ファイル３ではなく、図２に示すように垂直なコンタク
トプロファイル４を形成する必要がある。
【０００８】なお、図１及び図２において、参照番号１
は半導体基板を示し、参照番号２は層間絶縁膜を示す。
【０００９】高いアスぺクト比（ｈｉｇｈ ａｓｐｅｃ
ｔ ｒａｔｉｏ）を持つ垂直なコンタクプロファイルに
おいて、最大の問題は、バリア金属膜（ｂａｒｒｉｅｒ
ｍｅｔａｌ ｌａｙｅｒ）の形成である。
【００１０】図３は、従来の方法で形成されるバリア金
属膜１６を示す断面図である。
【００１１】図３に示すような従来のバリア金属膜１６
は、一般に２つの層（ｄｏｕｂｌｅｌａｙｅｒ）で形成
される。
【００１２】まず、半導体基板１０のような下部配線膜
１０上に形成された層間絶縁膜１２をエッチングしてコ
ンタクトホール１４を形成する。
【００１３】次いで、コンタクトホール１４の内壁の
他、層間絶縁膜１２上に導電膜としてＴｉ膜を形成し、
Ｔｉ膜上にグルー膜（ｇｌｕｅ ｌａｙｅｒ）あるいは
ウェッティング膜（ｗｅｔｔｉｎｇ）としてＴｉＮ膜を
形成してバリア金属膜１６を完成させる。
【００１４】一般に、高いアスぺクト比を持つ金属コン
タクトでは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によるタングステン（Ｗ）の
ようにフィリング特性がよい金属層が使われる。
【００１５】ところで、タングステン金属層を形成する
ためのソースガス（ｓｏｕｒｃｅｇａｓ）であるＷＦ６
は、コンタクホール１４下部のＴｉ膜あるいはＴｉＳｉ
ｘ膜と反応してＴｉＦｘのような不導層を形成し得る。
【００１６】ＴｉＦｘ膜は、コンタクト抵抗を増加させ
るだけでなく、体積膨張により下部シリコン膜１０にス
トレスを加える等、欠陥（ｄｅｆｅｃｔ）及び接合リー
ク電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ ｃｕｒｒ
ｅｃｔ）の増加を誘発する。
【００１７】従って、ＴｉＮ膜のバリア特性を強化させ
る必要がある。
【００１８】しかし、現実的には、高いアスぺクト比を
持つ垂直なコンタクホール１４の場合、一般的なスパッ
タリング法によるＴｉＮ膜はステップカバレッジがよく
ない。特に、参照番号１７に示すように、コンタクトホ
ール１４の下部エッジ部位において他の部位よりＴｉＮ
膜が薄く形成される。ＴｉＮ膜を周知のスパッタリング
によるコリメーション（ｃｏｌｌｉｍａｔｉｏｎ）法で
形成する場合、ＴｉＮ膜は、円周型（ｃｏｌｕｍｎａ
ｒ）構造で成長するため、バリア特性が減少する。
【００１９】このような問題点を解決するために、最近
では、ＣＶＤ−ＴｉＮ膜形成方法が使われている。
【００２０】しかし、ＣＶＤ−ＴｉＮ膜の場合、ステッ
プカバレッジはよい反面、膜自体が緻密できないのでバ
リア特性が低い。そして、ＴｉＮ膜の形成のためのＴｉ
ソースガースとしてＴｉＣｌｘ系列のガスを使う場合、
下部シリコン膜にＣｌアタック（ａｔｔａｃｋ）を与え
るという問題がある。
【００２１】また、Ｔｉ膜は、現在のところＣＶＤ法で
は信頼性ある膜質を得られないので、スパッタリング法
のようなＰＶＤ（Ｐｈｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法で形成しなければならない、従っ
て、後続の工程でＣＶＤ法でＴｉＮ膜を形成する場合、
Ｔｉ膜が大気中に露出して、Ｔｉ膜上に望ましくないＴ
ｉＯｘ膜が形成されやすい。
【００２２】従って、ＣＶＤ−ＴｉＮ膜を採用する場
合、バリア金属膜の信頼性劣化及び抵抗増加等の問題が
ある。
【００２３】
【発明が解決しようとする課題】本発明は、例えば、上
述した問題点に鑑みてなされたものであり、バリア金属
膜のステップカバレッジを向上させると共に、バリア金
属膜の拡散バリア特性を向上させることができる半導体
装置のコンタクト形成方法を提供することを目的とす
る。
【００２４】
【課題を解決するための手段】本発明に係る半導体装置
のコンタク形成方法は、多層配線膜を持つ半導体装置の
コンタクト形成方法において、下部配線膜を含み半導体
基板上に層間絶縁膜を形成する段階と、下部配線膜の一
部が露出されるように層間絶縁膜をエッチングして垂直
なコンタクトホールを形成する段階と、コンタクトホー
ルの内壁の他、層間絶縁膜上に薄い導電膜を形成する段
階と、導電膜上にＰＶＤ法及びＣＶＤ法を併用して多層
のグルー膜を形成する段階とを含むことを特徴とする。
【００２５】本発明の好適な実施の形態によれば、前記
導電膜物質は、Ｔｉ、Ｃｏ及びＺｒのいずれかであるこ
とが好ましい。
【００２６】本発明の好適な実施の形態によれば、導電
膜物質は、ＰＶＤ法で形成されることが好ましい。
【００２７】本発明の好適な実施の形態によれば、前記
導電膜の厚さは、コンタクトホールの下部において３０
〜７０Åの範囲であることが好ましい。
【００２８】本発明の好適な実施の形態によれば、前記
グルー膜物質は、ＴｉＮ又はＷＮであることが好まし
い。
【００２９】本発明の好適な実施の形態によれば、多層
グルー膜の形成段階は、コンタクトホールの内壁にＰＶ
Ｄ法で薄い第１グルー膜を形成する段階と、第１グルー
膜上にＣＶＤ法で薄い第２グルー膜を形成する段階と、
第２バリア膜上にＰＶＤ法で薄い第３グルー膜を形成す
る段階を含むことが好ましい。
【００３０】本発明の好適な実施の形態によれば、第１
グルー膜及び第２グルー膜のグレーン境界は、自然酸化
膜によりスタフィングされることが好ましい。
【００３１】本発明の好適な実施の形態によれば、第１
グルー膜、第２グルー膜及び第３グルー膜の厚さは、コ
ンタクトホールの下部において各々２０〜１００Åの範
囲であることが好ましい。
【００３２】本発明の好適な実施の形態によれば、多層
グルー膜の形成段階は、第２グルー膜形成前に第１グル
ー膜上に第１拡散防止膜を形成する段階と、第３グルー
膜形成前に第２グルー膜上に第２拡散防止膜を形成する
段階を更に含むことが好ましい。
【００３３】本発明の好適な実施の形態によれば、第１
拡散防止膜及び第２拡散防止膜は、窒化膜であることが
好ましい。
【００３４】本発明の好適な実施の形態によれば、窒化
膜は、ＲＴＮ法でグルー膜内の過多金属成分を窒化させ
るにより形成されることが好ましい。
【００３５】本発明に係る他の半導体装置のコンタクト
形成方法は、多層配線膜を持つ半導体装置のコンタクト
形成方法において、下部配線膜を含み半導体基板上に層
間絶縁膜を形成する段階と、下部配線膜の一部が露出さ
れるように層間絶縁膜をエッチングしてコンタクトホー
ルを形成する段階と、コンタクトホールの内壁の他、層
間絶縁膜上に薄い導電膜及び薄い第１グルー膜を順次形
成する段階と、第１グルー膜上に第２グルー膜を形成す
る段階と、第２グルー膜上に第３グルー膜を形成する段
階とを含むことを特徴とする。
【００３６】本発明の好適な実施の形態によれば、導電
膜物質は、Ｔｉ、Ｃｏ及びＺｒのいずれかであることが
好ましい。
【００３７】本発明の好適な実施の形態によれば、導電
膜の厚さは、コンタクトの下部において３０〜７０Åの
範囲であることが好ましい。
【００３８】本発明の好適な実施の形態によれば、グル
ー膜物質は、ＴｉＮ又はＷＮであることが好ましい。
【００３９】本発明の好適な実施の形態によれば、導電
膜、第１グルー膜及び第３グルー膜は、ＰＶＤ法で形成
されることが好ましい。
【００４０】本発明の好適な実施の形態によれば、第２
グルー膜はＣＶＤ法で形成されることが好ましい。
【００４１】本発明の好適な実施の形態によれば、第１
グルー膜と第２グルー膜のグレーン境界は、自然酸化膜
によりスタフィングされることが好ましい。
【００４２】本発明の好適な実施の形態によれば、第１
グルー膜、第２グルー膜及び第３グルー膜の厚さは、コ
ンタクトホールの下部において各々２０〜１００Åの範
囲であることが好ましい。
【００４３】本発明の好適な実施の形態によれば、前記
半導体装置のコンタク形成方法は、第２グルー膜の形成
前に第１グルー膜上に第１拡散防止膜を形成する段階
と、第３グルー膜の形成前に第２グルー膜上に第２拡散
防止膜を形成する段階を更に含むことが好ましい。
【００４４】本発明の好適な実施の形態によれば、第１
拡散防止膜及び第２拡散防止膜は、窒化膜であることが
好ましい。
【００４５】本発明の好適な実施の形態によれば、窒化
膜はＲＴＮ法でグルー膜内の過多金属成分を窒化させる
により形成されることが好ましい。
【００４６】本発明に係る半導体装置のコンタク形成方
法によれば、ＰＶＤ法とＣＶＤ法を併用することにより
バリア金属膜のステップカバレッジを向上させ、その膜
の特性を向上させる。
【００４７】
【発明の実施の形態】図６に示すように、本発明の好適
な実施の形態に係る半導体装置のコンタクト形成方法で
は、下部配線膜の一部が露出されるように層間絶縁膜を
エッチングして垂直なコンタクトホールを形成し、該コ
ンタクトホールの内壁の他、層間絶縁膜上にバリア金属
膜を形成する（すなわち、ＰＶＤ法で薄いＴｉ／ＴｉＮ
膜を形成する）。
【００４８】そして、ＴｉＮ膜上にＣＶＤ法で薄いＴｉ
Ｎ膜を形成した後、再びＰＶＤ法で薄いＴｉＮ膜を形成
する。このような、半導体装置の製造方法により、ＰＶ
Ｄ法とＣＶＤ法を併用して多層のバリア金属膜を形成す
るにより、コンタクトホールの内壁に形成されるバリア
金属膜のステップカバレッジを向上させると共に、バリ
ア金属膜の拡散バリア機能を向上させ、信頼性の高いバ
リア金属膜を形成することができる。
【００４９】以下、図４ないし図６を参照して本発明の
好適な実施の形態に係る半導体装置のコンタクト形成方
法を詳しく説明する。
【００５０】図４ないし図６は本発明の好適な実施の形
態に係る半導体装置のコンタクト形成方法を工程順に示
す断面図である。
【００５１】まず、図４に示すように、本発明の好適な
実施の形態に係る半導体装置のコンタクト形成方法で
は、まず、半導体基板１００等の下部配線膜１００上に
層間絶縁膜１０２を形成する。
【００５２】次いで、層間絶縁膜１０２をエッチングし
て半導体基板１００の一部が露出されるようにコンタク
トホール１０４を形成する。この実施の形態では、コン
タクトホール１０４は、金属コンタクト上の金属ライン
のピッチ及び金属オバーラップデザインルールのマージ
ンを増加させるために垂直型で形成する。
【００５３】この実施の形態では、コンタクトホール１
０４に対してインサイチュー（ｉｎｓｉｔｕ）方式で乾
式洗浄工程を実施する。
【００５４】次いで、コンタクトホール１０４の内壁、
すなわち、下部及び両側壁の他、層間絶縁膜１０２上に
薄いバリア金属膜１０６であるＰＶＤ−Ｔｉ／ＴｉＮ膜
１０６を形成する。
【００５５】この実施の形態では、ＰＶＤ−Ｔｉ／Ｔｉ
Ｎ膜１０６は、インサイチュー方式で形成される。
【００５６】Ｔｉ膜は、Ｃｏ膜あるいはＺｒ膜で代替さ
れてもよい。また、その厚さは３０Å〜７０Åの範囲と
することが好ましい。
【００５７】Ｔｉ膜は、下部半導体基板１００のシリコ
ンと反応してＴｉＳｉｘシリサイド膜（不図示）を形成
する。これは金属コンタクトをオーム性コンタクト（ｏ
ｈｍｉｃ ｃｏｎｔａｃｔ）にさせる。
【００５８】グルー膜（ｇｌｕｅ ｌａｙｅｒ）である
ＴｉＮ膜は、ＷＮ膜で代替されてもよい。また、その厚
さはコンタクトホール１０４の下部において２０Å〜１
００Åの範囲であることが好ましい。
【００５９】次いで、図５に示すように、ＰＶＤ−Ｔｉ
／ＴｉＮ膜１０６上にＣＶＤ法により薄いＴｉＮ膜１０
７を形成する。
【００６０】ＣＶＤ−ＴｉＮ膜１０７は、コンタクトホ
ール１０４の下部、特に、下部エッジ部分の貧弱なステ
ップカバレッジを是正する。
【００６１】ＣＶＤ−ＴｉＮ膜１０７の厚さは、コンタ
クトホール１０４の下部において２０Å〜１００Åの範
囲とすることが好ましい。
【００６２】次いで、図６に示すように、ＣＶＤ−Ｔｉ
Ｎ膜１０７上にＰＶＤ−ＴｉＮ膜１０８を形成し、多層
バリア金属膜１１０を完成させる。
【００６３】ＰＶＤ−ＴｉＮ膜１０８の厚さも、コンタ
クトホール１０４の下部において２０Å〜１００Åの範
囲とすることが好ましい。
【００６４】ＣＶＤ−ＴｉＮ膜１０７は、ＰＶＤ−Ｔｉ
／ＴｉＮ膜１０６のＴｉＮ膜とＰＶＤ−ＴｉＮ膜１０８
との間に、ＴｉＮ膜のグレーン境界（ｇｒａｉｎ ｂｏ
ｕｎｄａｒｙ）を互いに行き違って形成させる。
【００６５】ガスは、バリア金属膜を通過する時に、主
にグレーン境界を通って拡散するため、このような多層
バリア金属膜１１０の構造は、その拡散を防止するバリ
ア機能を向上させる。
【００６６】一方、各ＴｉＮ膜の間には、大気中に露出
される時に自然酸化膜（不図示）が形成され、これによ
りＴｉＮ膜のグレーン境界がスタフィング（ｓｔｕｆｆ
ｉｎｇ）されて、ガスの拡散経路を遮断されるようにな
る。
【００６７】このようなスタフィング機能を強化するた
め、各ＴｉＮ膜の間に追加で薄い窒化膜等の拡散防止膜
を形成する工程を実施してもよい。
【００６８】これは、例えば、窒化膜ＲＴＮ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）法等で
ＴｉＮ膜内の過多金属成分、すなわちＴｉを窒化させる
ことにより形成され得る。
【００６９】更に、後続工程で、コンタクトホール１０
４を完全に埋め込むようにタングステン（Ｗ）膜あるい
はアルミニウム（Ａｌ）膜あるいは銅（Ｃｕ）膜を形成
することにより、半導体装置の信頼性あるバリア金属膜
１１０を持つ金属コンタクトが完成する。
【発明の効果】本発明によれば、例えば、従来の垂直型
の金属コンタクトで発生し得るバリア金属膜の特性不良
の問題点を解決することができる。本発明によれば、例
えば、ＰＶＤ法及びＣＶＤ法を併用して多層バリア金属
膜を形成することにより、バリア金属膜のステップカバ
レッジを向上させると共にバリア金属膜の拡散バリア機
能を増加させることができるので、信頼性の高いバリア
金属膜を形成することができる。
【図面の簡単な説明】
【図１】従来の傾斜したコンタクトプロファイルを示す
断面図である。
【図２】従来の垂直なコンタクトプロファイルを示す断
面図である。
【図３】従来の方法で形成されるバリア金属膜を示す断
面図である。
【図４】本発明の好適な実施の形態に係るバリア金属膜
の形成方法を工程順に示す断面図である。
【図５】本発明の好適な実施の形態に係るバリア金属膜
の形成方法を工程順に示す断面図である。
【図６】本発明の好適な実施の形態に係るバリア金属膜
の形成方法を工程順に示す断面図である。
【符号の説明】
１，１０，１００ 半導体基板 ２，１２，１０２ 層間絶縁膜 １４，１０４ コンタクトホール １６ Ｔｉ／ＴｉＮ膜 １０６ ＰＶＤ−Ｔｉ／ＴｉＮ膜 １０７ ＣＶＤ−ＴｉＮ膜 １０８ ＰＶＤ−ＴｉＮ膜 １１０ 多層バリア金属膜

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 多層配線膜を持つ半導体装置のコンタク
    ト形成方法において、 下部配線膜を含み半導体基板上に層間絶縁膜を形成する
    段階と、 前記下部配線膜の一部が露出されるように前記層間絶縁
    膜をエッチングして垂直なコンタクトホールを形成する
    段階と、 前記コンタクトホールの内壁の他、前記層間絶縁膜上に
    薄い導電膜を形成する段階と、 前記導電膜上に、ＰＶＤ法及びＣＶＤ法を併用して多層
    のグルー膜を形成する段階と、 を含むことを特徴とする半導体装置のコンタクト形成方
    法。
  2. 【請求項２】 前記導電膜物質は、Ｔｉ、Ｃｏ及びＺｒ
    のいずれかであることを特徴とする請求項１に記載の半
    導体装置のコンタクト形成方法。
  3. 【請求項３】 前記導電膜物質は、ＰＶＤ法で形成され
    ることを特徴とする請求項１に記載の半導体装置のコン
    タクト形成方法。
  4. 【請求項４】 前記導電膜の厚さが３０〜７０Åの範囲
    であることを特徴とする請求項１に記載の半導体装置の
    コンタクト形成方法。
  5. 【請求項５】 前記グルー膜物質は、ＴｉＮ又はＷＮで
    あることを特徴とする請求項１に記載の半導体装置のコ
    ンタクト形成方法。
  6. 【請求項６】 前記多層グルー膜形成段階は、前記コン
    タクトホールの内壁にＰＶＤ法で薄い第１グルー膜を形
    成する段階と、 前記第１グルー膜上にＣＶＤ法で薄い第２グルー膜を形
    成する段階と、 前記第２バリア膜上にＰＶＤ法で薄い第３グルー膜を形
    成する段階と、 を含むことを特徴とする請求項１に記載の半導体装置の
    コンタクト形成方法。
  7. 【請求項７】 前記第１グルー膜と第２グルー膜のグレ
    ーンの境界は、自然酸化膜によりスタフィングされるる
    ことを特徴とする請求項６に記載の半導体装置のコンタ
    クト形成方法。
  8. 【請求項８】 前記第１グルー膜、第２グルー膜及び第
    ３グルー膜の厚さは、コンタクトホールの下部において
    各々２０〜１００Åの範囲であることを特徴とする請求
    項６に記載の半導体装置のコンタクト形成方法。
  9. 【請求項９】 前記多層グルー膜形成段階は、 前記第２グルー膜の形成前に前記第１グルー膜上に第１
    拡散防止膜を形成する段階と、 前記第３グルー膜の形成前に前記第２グルー膜上に第２
    拡散防止膜を形成する段階と、 を更に含むことを特徴とする請求項６に記載の半導体装
    置のコンタクト形成方法。
  10. 【請求項１０】 前記第１拡散防止膜及び第２拡散防止
    膜は、窒化膜であることを特徴とする請求項９に記載の
    半導体装置のコンタクト形成方法。
  11. 【請求項１１】 前記窒化膜は、ＲＴＮ法でグルー膜内
    の過多金属成分を窒化させるにより形成されることを特
    徴とする請求項１０に記載の半導体装置のコンタクト形
    成方法。
  12. 【請求項１２】 多層配線膜を持つ半導体装置のコンタ
    クト形成方法において、 下部配線膜を含み半導体基板上に層間絶縁膜を形成する
    段階と、 前記下部配線膜の一部が露出するように前記層間絶縁膜
    をエッチングしてコンタクトホールを形成する段階と、 前記コンタクトホール内壁の他、前記層間絶縁膜上に薄
    い導電膜及び薄い第１グルー膜を順次形成する段階と、 前記第１グルー膜上に第２グルー膜を形成する段階と、 前記第２グルー膜上に第３グルー膜を形成する段階と、 を含むことを特徴とする半導体装置のコンタクト形成方
    法。
  13. 【請求項１３】 前記導電膜物質は、Ｔｉ、Ｃｏ及びＺ
    ｒのいずれかであることを特徴とする請求項１２に記載
    の半導体装置のコンタクト形成方法。
  14. 【請求項１４】 前記導電膜の厚さは、３０〜７０Åの
    範囲であることを特徴とする請求項１２に記載の半導体
    装置のコンタクト形成方法。
  15. 【請求項１５】 前記グルー膜物質は、ＴｉＮ又はＷＮ
    であることを特徴とする請求項１２に記載の半導体装置
    のコンタクト形成方法。
  16. 【請求項１６】 前記導電膜、第１グルー膜及び前記第
    ３グルー膜は、ＰＶＤ法で形成されることを特徴とする
    請求項１２に記載の半導体装置のコンタクト形成方法。
  17. 【請求項１７】 前記第２グルー膜は、ＣＶＤ法で形成
    されることを特徴とする請求項１２に記載の半導体装置
    のコンタクト形成方法。
  18. 【請求項１８】 前記第１グルー膜及び第２グルー膜の
    グレーン境界は、自然酸化膜によりスタフィングされる
    ことを特徴とする請求項１２に記載の半導体装置のコン
    タクト形成方法。
  19. 【請求項１９】 前記第１グルー膜、第２グルー膜及び
    第３グルー膜の厚さは、コンタクトホールの下部におい
    て各々２０〜１００Åの範囲であることを特徴とする請
    求項１２に記載の半導体装置のコンタクト形成方法。
  20. 【請求項２０】 前記第２グルー膜形成前に前記第１グ
    ルー膜上に第１拡散防止膜を形成する段階と、 前記第３グルー膜形成前に前記第２グルー膜上に第２拡
    散防止膜を形成する段階と、 を更に含むことを特徴とする請求項１２に記載の半導体
    装置のコンタクト形成方法。
  21. 【請求項２１】 前記第１拡散防止膜及び第２拡散防止
    膜は、窒化膜であることを特徴とする請求項２０に記載
    の半導体装置のコンタクト形成方法。
  22. 【請求項２２】 前記窒化膜は、ＲＴＮ法でグルー膜内
    の過多金属成分を窒化させるにより形成されることを特
    徴とする請求項２１に記載の半導体装置のコンタクト形
    成方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003511858A (ja) * 1999-10-02 2003-03-25 コーエン，ユーリ 配線用の種層、並びに、それらの製造方法および製造装置
US6838772B2 (en) 2002-05-17 2005-01-04 Renesas Technology Corp. Semiconductor device
US8123861B2 (en) 1999-10-02 2012-02-28 Seed Layers Technology, LLC Apparatus for making interconnect seed layers and products

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475912B1 (en) * 1998-06-01 2002-11-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield
KR100331545B1 (ko) * 1998-07-22 2002-04-06 윤종용 다단계 화학 기상 증착 방법에 의한 다층 질화티타늄막 형성방법및 이를 이용한 반도체 소자의 제조방법
TW426953B (en) * 1999-01-22 2001-03-21 United Microelectronics Corp Method of producing metal plug
US6316353B1 (en) * 1999-02-18 2001-11-13 Micron Technology, Inc. Method of forming conductive connections
US6569751B1 (en) * 2000-07-17 2003-05-27 Lsi Logic Corporation Low via resistance system
KR100499557B1 (ko) * 2001-06-11 2005-07-07 주식회사 하이닉스반도체 반도체소자의 배선 형성방법
US20020192948A1 (en) * 2001-06-15 2002-12-19 Applied Materials, Inc. Integrated barrier layer structure for copper contact level metallization
KR100685622B1 (ko) * 2001-12-17 2007-02-22 매그나칩 반도체 유한회사 반도체 소자의 콘택 플러그 형성 방법
KR100440261B1 (ko) * 2001-12-22 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20040038147A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 배리어 형성방법
US20040175926A1 (en) * 2003-03-07 2004-09-09 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having a barrier-lined opening
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
US6821886B1 (en) 2003-09-05 2004-11-23 Chartered Semiconductor Manufacturing Ltd. IMP TiN barrier metal process
US20050112876A1 (en) * 2003-11-26 2005-05-26 Chih-Ta Wu Method to form a robust TiCI4 based CVD TiN film
KR100642763B1 (ko) * 2005-09-06 2006-11-10 삼성전자주식회사 반도체 소자의 ＴｉＮ 막 구조, 그 제조 방법, ＴｉＮ 막구조를 채용하는 반도체 소자 및 그 제조방법
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
US7727882B1 (en) * 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
CN104538347A (zh) * 2014-12-31 2015-04-22 上海华虹宏力半导体制造有限公司 接触孔的工艺方法
JP2018107227A (ja) * 2016-12-26 2018-07-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、固体撮像素子
CN111540828A (zh) * 2020-03-23 2020-08-14 江苏时代全芯存储科技股份有限公司 相变存储器的形成方法
CN112542435A (zh) * 2020-12-04 2021-03-23 上海擎茂微电子科技有限公司 一种防止表面金属层脱焊的半导体装置及其制造方法
CN113035777B (zh) * 2021-04-28 2023-04-28 上海华虹宏力半导体制造有限公司 一种tsv孔的cvd填充方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970001883B1 (ko) * 1992-12-30 1997-02-18 삼성전자 주식회사 반도체장치 및 그 제조방법
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
KR100220935B1 (ko) * 1995-12-15 1999-09-15 김영환 메탈 콘택 형성방법
KR100225946B1 (ko) * 1996-06-27 1999-10-15 김영환 반도체 소자의 금속 배선 형성방법
US5970374A (en) * 1996-10-18 1999-10-19 Chartered Semiconductor Manufacturing Ltd. Method for forming contacts and vias with improved barrier metal step-coverage
US5994181A (en) * 1997-05-19 1999-11-30 United Microelectronics Corp. Method for forming a DRAM cell electrode
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
US5913145A (en) * 1997-08-28 1999-06-15 Texas Instruments Incorporated Method for fabricating thermally stable contacts with a diffusion barrier formed at high temperatures
US5972179A (en) * 1997-09-30 1999-10-26 Lucent Technologies Inc. Silicon IC contacts using composite TiN barrier layer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003511858A (ja) * 1999-10-02 2003-03-25 コーエン，ユーリ 配線用の種層、並びに、それらの製造方法および製造装置
US8123861B2 (en) 1999-10-02 2012-02-28 Seed Layers Technology, LLC Apparatus for making interconnect seed layers and products
US8586471B2 (en) 1999-10-02 2013-11-19 Uri Cohen Seed layers for metallic interconnects and products
US9673090B2 (en) 1999-10-02 2017-06-06 Uri Cohen Seed layers for metallic interconnects
US10096547B2 (en) 1999-10-02 2018-10-09 Uri Cohen Metallic interconnects products
US6838772B2 (en) 2002-05-17 2005-01-04 Renesas Technology Corp. Semiconductor device

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