JPH11233743A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH11233743A JPH11233743A JP3303698A JP3303698A JPH11233743A JP H11233743 A JPH11233743 A JP H11233743A JP 3303698 A JP3303698 A JP 3303698A JP 3303698 A JP3303698 A JP 3303698A JP H11233743 A JPH11233743 A JP H11233743A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- memory cell
- memory cells
- wirings
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】消去動作時にメモリセルのスレシホールド電圧
を低い値に設定しても、読出し動作時のリーク電流を小
さくできる不揮発性半導体記憶装置を提供すること。 【解決手段】Ｐ型シリコン基板１の表面にＮ型ウェル２
を形成し、このＮ型ウェル２の表面にトレンチ３により
互いに電気的に分離された複数のＰ型ウェル４を形成す
る。これらのＰウェル４に複数のメモリセルをそれぞれ
形成する。さらに各Ｐ型ウェル４の表面にバイアス回路
と接続するＰ型コンタクト層５をそれぞれ形成する。こ
のバイアス回路は、読出し動作時に、選択メモリセルの
Ｎ型ソース拡散層７が含まれていないＰ型ウェル４とＰ
型シリコン基板１との間に逆バイアス電圧を選択的に印
加できるものとする。
を低い値に設定しても、読出し動作時のリーク電流を小
さくできる不揮発性半導体記憶装置を提供すること。 【解決手段】Ｐ型シリコン基板１の表面にＮ型ウェル２
を形成し、このＮ型ウェル２の表面にトレンチ３により
互いに電気的に分離された複数のＰ型ウェル４を形成す
る。これらのＰウェル４に複数のメモリセルをそれぞれ
形成する。さらに各Ｐ型ウェル４の表面にバイアス回路
と接続するＰ型コンタクト層５をそれぞれ形成する。こ
のバイアス回路は、読出し動作時に、選択メモリセルの
Ｎ型ソース拡散層７が含まれていないＰ型ウェル４とＰ
型シリコン基板１との間に逆バイアス電圧を選択的に印
加できるものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に読出し動作の改善を図った不揮発
性半導体記憶装置に関する。
憶装置に係わり、特に読出し動作の改善を図った不揮発
性半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、情報処理装置の記憶装置とし
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記憶媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記憶媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
【０００３】そこで、近年、情報処理装置の記憶装置と
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分を有しないので、衝撃に強
く、かつ高速なアクセスが可能である。
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分を有しないので、衝撃に強
く、かつ高速なアクセスが可能である。
【０００４】半導体記憶装置の１つとして、ＮＯＲ型フ
ラッシュメモリが知られている。ＮＯＲ型フラッシュメ
モリのメモリセルアレイは、例えば複数個の２層ゲート
（浮遊ゲート／制御ゲート）構造型のトランジスタ（メ
モリセル）がマトリクス状に配列された構成になってい
る。
ラッシュメモリが知られている。ＮＯＲ型フラッシュメ
モリのメモリセルアレイは、例えば複数個の２層ゲート
（浮遊ゲート／制御ゲート）構造型のトランジスタ（メ
モリセル）がマトリクス状に配列された構成になってい
る。
【０００５】この種のフラッシュメモリでは、情報の書
込み動作時には、選択メモリセルのドレイン拡散層から
浮遊ゲート電極に電子を注入し、スレシホールド電圧を
高くする。
込み動作時には、選択メモリセルのドレイン拡散層から
浮遊ゲート電極に電子を注入し、スレシホールド電圧を
高くする。
【０００６】また、情報の消去動作時には、メモリセル
のソース拡散層にバイアス電圧を印加して、浮遊ゲート
電極から電子を引き抜くことにより、スレシホールド電
圧を低くする。あるいは制御ゲート電極に負電圧を印加
して、浮遊ゲート電極からチャネル全面に電子を引き抜
く。
のソース拡散層にバイアス電圧を印加して、浮遊ゲート
電極から電子を引き抜くことにより、スレシホールド電
圧を低くする。あるいは制御ゲート電極に負電圧を印加
して、浮遊ゲート電極からチャネル全面に電子を引き抜
く。
【０００７】ここで、メモリセルには消去速度のばらつ
きがあるので、電子の引き抜きは、通常最も消去速度の
遅いメモリセルのスレシホールド電圧が所定値以下にな
るまで行なう。その結果、消去動作後のメモリセルのス
レシホールド電圧には、ある分布幅が生じることにな
る。
きがあるので、電子の引き抜きは、通常最も消去速度の
遅いメモリセルのスレシホールド電圧が所定値以下にな
るまで行なう。その結果、消去動作後のメモリセルのス
レシホールド電圧には、ある分布幅が生じることにな
る。
【０００８】また、情報の読出し動作時には、非選択メ
モリセルのゲート電極を接地して、非選択セルをオフ状
態にするとともに、選択メモリセルのゲート電極に所定
レベルのゲート電圧を印加する。情報（１，０）の判断
は、選択メモリセルがオンするかオフするかで行なう。
モリセルのゲート電極を接地して、非選択セルをオフ状
態にするとともに、選択メモリセルのゲート電極に所定
レベルのゲート電圧を印加する。情報（１，０）の判断
は、選択メモリセルがオンするかオフするかで行なう。
【０００９】オンするメモリセルは、消去後に書込みが
行なわれていないスレシホールド電圧の低いメモリであ
り、オフするメモリセルは、消去後に書き込みが行なわ
れ、スレシホールド電圧の高いメモリセルである。
行なわれていないスレシホールド電圧の低いメモリであ
り、オフするメモリセルは、消去後に書き込みが行なわ
れ、スレシホールド電圧の高いメモリセルである。
【００１０】ところで、メモリセルの読出し速度を上げ
るには、オンするメモリセルの電流（オン電流）を多
く、オフするメモリセルおよび非選択メモリセルのリー
ク電流を少なくすることが必要である。
るには、オンするメモリセルの電流（オン電流）を多
く、オフするメモリセルおよび非選択メモリセルのリー
ク電流を少なくすることが必要である。
【００１１】ここで、オン電流を多くするには、消去時
にメモリセルのスレシホールド電圧をできるだけ低い値
まで下げる必要がある。しかし、スレシホールド電圧を
下げすぎると、読出し時に選択されたビット線に繋がっ
た非選択メモリセルは、そのゲート電圧が接地電位にあ
ってもリーク電流が流れるようになる。
にメモリセルのスレシホールド電圧をできるだけ低い値
まで下げる必要がある。しかし、スレシホールド電圧を
下げすぎると、読出し時に選択されたビット線に繋がっ
た非選択メモリセルは、そのゲート電圧が接地電位にあ
ってもリーク電流が流れるようになる。
【００１２】特に、前に述べたようにメモリセルの消去
速度にはばらつきがあるので、最も消去速度の遅いメモ
リセルが十分低いスレシホールド電圧となるように消去
を行なうと、消去速度の速いメモリセルのスレシホール
ド電圧は０Ｖ以下となり（過消去）、読出し時に選択さ
れたビット線に繋がった消去速度の速い非選択メモリセ
ルには大きなリーク電流が流れてしまう。
速度にはばらつきがあるので、最も消去速度の遅いメモ
リセルが十分低いスレシホールド電圧となるように消去
を行なうと、消去速度の速いメモリセルのスレシホール
ド電圧は０Ｖ以下となり（過消去）、読出し時に選択さ
れたビット線に繋がった消去速度の速い非選択メモリセ
ルには大きなリーク電流が流れてしまう。
【００１３】図１１に、１本のビット線に接続されてい
るメモリセルの消去後のスレシホールド電圧の分布例を
示す。図中、Ｖthmax は消去速度の最も遅いメモリセル
のスレシホールド電圧、Ｖthmin は消去速度の最も速い
メモリセルのスレシホールド電圧を示している。
るメモリセルの消去後のスレシホールド電圧の分布例を
示す。図中、Ｖthmax は消去速度の最も遅いメモリセル
のスレシホールド電圧、Ｖthmin は消去速度の最も速い
メモリセルのスレシホールド電圧を示している。
【００１４】通常、１本のビットには１０００から２０
００個のメモリセルが接続されている。近年、不揮発性
メモリは携帯情報端末器のような機器に用いられてい
る。この種の機器に用いられる不揮発性メモリには、低
電圧、低消費電力動作が強く求められる。
００個のメモリセルが接続されている。近年、不揮発性
メモリは携帯情報端末器のような機器に用いられてい
る。この種の機器に用いられる不揮発性メモリには、低
電圧、低消費電力動作が強く求められる。
【００１５】電圧動作を低くするには、読出し時のゲー
ト電圧（図１１のＶG ）を極力下げる必要がある。その
場合でも、十分な読出し電流を得るためには、消去後の
メモリセルのスレシホールド電圧を低くなるようにし、
ＶG とＶthmax との差を一定値以上にすることが必要と
なる。すなわち、ＶG を下げるのと連動させてＶthmax
を下げる必要がある。
ト電圧（図１１のＶG ）を極力下げる必要がある。その
場合でも、十分な読出し電流を得るためには、消去後の
メモリセルのスレシホールド電圧を低くなるようにし、
ＶG とＶthmax との差を一定値以上にすることが必要と
なる。すなわち、ＶG を下げるのと連動させてＶthmax
を下げる必要がある。
【００１６】しかし、Ｖthmax を下げると、それに伴っ
てＶthmin も下がり、過消去が起こる。その結果、前述
したように、読出し時に選択されたビット線に繋がった
消去速度の速い非選択メモリセルのリーク電流が大きく
なるという問題が生じる。
てＶthmin も下がり、過消去が起こる。その結果、前述
したように、読出し時に選択されたビット線に繋がった
消去速度の速い非選択メモリセルのリーク電流が大きく
なるという問題が生じる。
【００１７】このような問題を解決する方法としては、
消去速度のメモリセル間のばらつきを小さくし、Ｖ
thmax とＶthmin との差を小さくすることが考えられ
る。しかし、加工精度や酸化膜の電流特性のばらつきに
より、ある程度のばらつきを持つことは避けられず、根
本的な解決策とはなり得ない。
消去速度のメモリセル間のばらつきを小さくし、Ｖ
thmax とＶthmin との差を小さくすることが考えられ
る。しかし、加工精度や酸化膜の電流特性のばらつきに
より、ある程度のばらつきを持つことは避けられず、根
本的な解決策とはなり得ない。
【００１８】さらに最近ではメモリセルの微細化の進展
に伴い、メモリセルの拡散層の耐圧を確保するため、ド
レイン拡散層の少なくともソース拡散層側にこれら拡散
層とは逆導電型の不純物を注入してポケット領域を形成
することが行われている。
に伴い、メモリセルの拡散層の耐圧を確保するため、ド
レイン拡散層の少なくともソース拡散層側にこれら拡散
層とは逆導電型の不純物を注入してポケット領域を形成
することが行われている。
【００１９】しかしながら、こうして基板より高濃度の
ポケット領域を形成すると、ドレイン拡散層の寄生接合
容量が増加する結果、読み出し動作時などにアクセスタ
イムが増加するという問題を招いてしまう。
ポケット領域を形成すると、ドレイン拡散層の寄生接合
容量が増加する結果、読み出し動作時などにアクセスタ
イムが増加するという問題を招いてしまう。
【００２０】
【発明が解決しようとする課題】本発明は上記事情を考
慮してなされたもので、その目的とするところは、消去
動作時にメモリセルのスレシホールド電圧を低い値に設
定しても、情報を読み出すべきメモリセルの制御ゲート
電極と同じ配線に繋がっている他のメモリセルを介して
流れるリーク電流を小さくできる不揮発性半導体記憶装
置を提供することにある。
慮してなされたもので、その目的とするところは、消去
動作時にメモリセルのスレシホールド電圧を低い値に設
定しても、情報を読み出すべきメモリセルの制御ゲート
電極と同じ配線に繋がっている他のメモリセルを介して
流れるリーク電流を小さくできる不揮発性半導体記憶装
置を提供することにある。
【００２１】さらに本願発明の別の目的は、読み出し動
作時に情報を読み出すべきメモリセルと同じ配線に繋が
っているメモリセルを介して流れるリーク電流を小さで
き、かつアクセスタイムを高速化できる不揮発性半導体
装置を提供することにある。
作時に情報を読み出すべきメモリセルと同じ配線に繋が
っているメモリセルを介して流れるリーク電流を小さで
き、かつアクセスタイムを高速化できる不揮発性半導体
装置を提供することにある。
【００２２】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る不揮発性半導体記憶装置（請
求項１）は、半導体基板と、この半導体基板にアレイ状
に形成され、ソースおよびドレイン電極と制御ゲート電
極を有する電気的消去可能な複数のメモリセルと、前記
複数のメモリセルの制御ゲート電極のうちの一部が共通
に接続された第１の配線を複数有し、かつ前記複数のメ
モリセルの制御ゲート電極が前記複数の第１の配線のう
ちのいずれか１つに接続されてなる第１の配線群と、前
記複数のメモリセルのドレイン電極のうちの一部が共通
に接続された第２の配線を複数有し、かつ前記複数のメ
モリセルの前記ドレイン電極が前記複数の第２の配線の
うちのいずれか１つに接続されてなる第２の配線群と、
前記複数のメモリセルのソース電極のうちの一部が形成
されるとともに、互いに電気的に分離された前記ソース
およびドレイン電極と逆導電型のウェルを複数有し、か
つ前記複数のメモリセルの前記ソース電極が前記複数の
ウェルのいずれか１つに形成されてなるウェル群とを備
え、前記複数の第１の配線のうち、情報を読み出すべき
メモリセルの制御ゲート電極が接続された第１の配線に
所定レベルのゲート電圧を印加することにより、前記情
報を読み出すべきメモリセルを選択状態にして情報の読
出しを行なう読出し動作時に、前記複数のウェルのう
ち、前記情報を読み出すべきメモリセルのソース電極が
形成されず、かつ前記情報を読み出すメモリセルと前記
第２の配線を共有するメモリセルのソース電極が形成さ
れているウェルと前記半導体基板との間に逆バイアス電
圧が選択的に印加されることを特徴とする。
するために、本発明に係る不揮発性半導体記憶装置（請
求項１）は、半導体基板と、この半導体基板にアレイ状
に形成され、ソースおよびドレイン電極と制御ゲート電
極を有する電気的消去可能な複数のメモリセルと、前記
複数のメモリセルの制御ゲート電極のうちの一部が共通
に接続された第１の配線を複数有し、かつ前記複数のメ
モリセルの制御ゲート電極が前記複数の第１の配線のう
ちのいずれか１つに接続されてなる第１の配線群と、前
記複数のメモリセルのドレイン電極のうちの一部が共通
に接続された第２の配線を複数有し、かつ前記複数のメ
モリセルの前記ドレイン電極が前記複数の第２の配線の
うちのいずれか１つに接続されてなる第２の配線群と、
前記複数のメモリセルのソース電極のうちの一部が形成
されるとともに、互いに電気的に分離された前記ソース
およびドレイン電極と逆導電型のウェルを複数有し、か
つ前記複数のメモリセルの前記ソース電極が前記複数の
ウェルのいずれか１つに形成されてなるウェル群とを備
え、前記複数の第１の配線のうち、情報を読み出すべき
メモリセルの制御ゲート電極が接続された第１の配線に
所定レベルのゲート電圧を印加することにより、前記情
報を読み出すべきメモリセルを選択状態にして情報の読
出しを行なう読出し動作時に、前記複数のウェルのう
ち、前記情報を読み出すべきメモリセルのソース電極が
形成されず、かつ前記情報を読み出すメモリセルと前記
第２の配線を共有するメモリセルのソース電極が形成さ
れているウェルと前記半導体基板との間に逆バイアス電
圧が選択的に印加されることを特徴とする。
【００２３】本発明においてソースおよびドレイン電極
は、導電性膜で形成されたものの他にソースおよびドレ
イン拡散層の拡散層も意味する。また、複数のウェル
は、例えば半導体基板に形成された溝により、互いに電
気的に分離されたものである（請求項２）。また、上記
溝は、例えば第２の配線の長手方向と略直交して形成さ
れているものである（請求項３）。
は、導電性膜で形成されたものの他にソースおよびドレ
イン拡散層の拡散層も意味する。また、複数のウェル
は、例えば半導体基板に形成された溝により、互いに電
気的に分離されたものである（請求項２）。また、上記
溝は、例えば第２の配線の長手方向と略直交して形成さ
れているものである（請求項３）。
【００２４】また、複数のウェルは、その電位を制御す
るための配線に接続しているものである（請求項４）。
上記配線は、例えば第２の配線の長手方向と略平行な第
１層配線と、この第１層配線の上方に形成され、第１の
配線の長手方向と略平行な第２層配線とからなる多層配
線である（請求項５）。
るための配線に接続しているものである（請求項４）。
上記配線は、例えば第２の配線の長手方向と略平行な第
１層配線と、この第１層配線の上方に形成され、第１の
配線の長手方向と略平行な第２層配線とからなる多層配
線である（請求項５）。
【００２５】また、本発明に係る他の不揮発性半導体記
憶装置（請求項６）は、半導体基板と、この半導体基板
にアレイ状に形成され、ソースおよびドレイン電極と制
御ゲート電極を有する電気的消去可能な複数のメモリセ
ルと、前記複数のメモリセルの制御ゲート電極のうちの
一部が共通に接続された第１の配線を複数有し、かつ前
記複数のメモリセルの制御ゲート電極が前記複数の第１
の配線のうちのいずれか１つに接続されてなる第１の配
線群と、前記複数のメモリセルのドレイン電極のうちの
一部が共通に接続された第２の配線を複数有し、かつ前
記複数のメモリセルの前記ドレイン電極が前記複数の第
２の配線のうちのいずれか１つに接続されてなる第２の
配線群と、前記複数のメモリセルのソース電極のうちの
一部が共通に接続された第３の配線を複数有し、かつ前
記複数のメモリセルの前記ソース電極が前記複数の第３
の配線のうちのいずれか１つに接続されてなる第３の配
線群とを備え、前記複数の第１の配線のうち、情報を読
み出すべきメモリセルの制御ゲート電極が接続された第
１の配線に所定レベルのゲート電圧を印加することによ
り、前記情報を読み出すべきメモリセルを選択状態にし
て情報の読出しを行なう読出し動作時に、前記複数の第
３の配線のうち、前記情報を読み出すべきメモリセルの
ソース電極が接続されておらず、かつ前記情報を読み出
すべきメモリセルと前記第２の配線を共有するメモリセ
ルのソース電極が接続されている第３の配線を通じて、
前記第３の配線と接続される前記半導体基板との間に逆
バイアス電圧が選択的に印加されることを特徴とする。
憶装置（請求項６）は、半導体基板と、この半導体基板
にアレイ状に形成され、ソースおよびドレイン電極と制
御ゲート電極を有する電気的消去可能な複数のメモリセ
ルと、前記複数のメモリセルの制御ゲート電極のうちの
一部が共通に接続された第１の配線を複数有し、かつ前
記複数のメモリセルの制御ゲート電極が前記複数の第１
の配線のうちのいずれか１つに接続されてなる第１の配
線群と、前記複数のメモリセルのドレイン電極のうちの
一部が共通に接続された第２の配線を複数有し、かつ前
記複数のメモリセルの前記ドレイン電極が前記複数の第
２の配線のうちのいずれか１つに接続されてなる第２の
配線群と、前記複数のメモリセルのソース電極のうちの
一部が共通に接続された第３の配線を複数有し、かつ前
記複数のメモリセルの前記ソース電極が前記複数の第３
の配線のうちのいずれか１つに接続されてなる第３の配
線群とを備え、前記複数の第１の配線のうち、情報を読
み出すべきメモリセルの制御ゲート電極が接続された第
１の配線に所定レベルのゲート電圧を印加することによ
り、前記情報を読み出すべきメモリセルを選択状態にし
て情報の読出しを行なう読出し動作時に、前記複数の第
３の配線のうち、前記情報を読み出すべきメモリセルの
ソース電極が接続されておらず、かつ前記情報を読み出
すべきメモリセルと前記第２の配線を共有するメモリセ
ルのソース電極が接続されている第３の配線を通じて、
前記第３の配線と接続される前記半導体基板との間に逆
バイアス電圧が選択的に印加されることを特徴とする。
【００２６】ここで、ソース電極は、例えば前記第１の
配線の長手方向と略平行な方向に延在するように形成さ
れたソース拡散層からなり、前記第３の配線は前記ソー
ス拡散層ごとに独立して形成されているものである（請
求項７）。
配線の長手方向と略平行な方向に延在するように形成さ
れたソース拡散層からなり、前記第３の配線は前記ソー
ス拡散層ごとに独立して形成されているものである（請
求項７）。
【００２７】また、本発明に係る他の不揮発性半導体記
憶装置（請求項８）は、半導体基板と、この半導体基板
にアレイ状に形成され、ソースおよびドレイン電極と制
御ゲート電極を有する電気的消去可能な複数のメモリセ
ルと、前記複数のメモリセルの制御ゲート電極のうちの
一部が共通に接続された第１の配線を複数有し、かつ前
記複数のメモリセルの制御ゲート電極が前記複数の第１
の配線のうちのいずれか１つに接続されてなる第１の配
線群と、前記複数のメモリセルのドレイン電極のうちの
一部が共通に接続された第２の配線を複数有し、かつ前
記複数のメモリセルの前記ドレイン電極が前記複数の第
２の配線のうちのいずれか１つに接続されてなる第２の
配線群とを備え、前記複数の第１の配線のうち、情報を
読み出すべきメモリセルの制御ゲート電極が接続された
第１の配線に所定レベルのゲート電圧を印加することに
より、前記情報を読み出すべきメモリセルを選択状態に
して情報の読出しを行なう読出し動作時に、前記複数の
メモリセルのソース電極のうち、前記情報を読み出すべ
きメモリセルのソース電極に前記半導体基板と同じ電圧
が印加され、前記情報を読み出すべきメモリセルと前記
第２の配線を有する残りのメモリセルのソース電極に該
ソース電極と前記半導体基板とが逆バイアスされる電圧
が印加されることを特徴とする。
憶装置（請求項８）は、半導体基板と、この半導体基板
にアレイ状に形成され、ソースおよびドレイン電極と制
御ゲート電極を有する電気的消去可能な複数のメモリセ
ルと、前記複数のメモリセルの制御ゲート電極のうちの
一部が共通に接続された第１の配線を複数有し、かつ前
記複数のメモリセルの制御ゲート電極が前記複数の第１
の配線のうちのいずれか１つに接続されてなる第１の配
線群と、前記複数のメモリセルのドレイン電極のうちの
一部が共通に接続された第２の配線を複数有し、かつ前
記複数のメモリセルの前記ドレイン電極が前記複数の第
２の配線のうちのいずれか１つに接続されてなる第２の
配線群とを備え、前記複数の第１の配線のうち、情報を
読み出すべきメモリセルの制御ゲート電極が接続された
第１の配線に所定レベルのゲート電圧を印加することに
より、前記情報を読み出すべきメモリセルを選択状態に
して情報の読出しを行なう読出し動作時に、前記複数の
メモリセルのソース電極のうち、前記情報を読み出すべ
きメモリセルのソース電極に前記半導体基板と同じ電圧
が印加され、前記情報を読み出すべきメモリセルと前記
第２の配線を有する残りのメモリセルのソース電極に該
ソース電極と前記半導体基板とが逆バイアスされる電圧
が印加されることを特徴とする。
【００２８】ここで、ソース電極は、例えば第１の配線
の長手方向とほぼ平行な方向に延在するように形成され
たソース拡散層からなり、ソース拡散層は前記半導体基
板内で第２の配線を共有するメモリセル毎に互いに分離
されているものである（請求項９）。上記第２の配線の
長手方向に隣り合う２つのメモリセルのソース拡散層
は、例えば溝により互いに分離されているものである
（請求項１０）。
の長手方向とほぼ平行な方向に延在するように形成され
たソース拡散層からなり、ソース拡散層は前記半導体基
板内で第２の配線を共有するメモリセル毎に互いに分離
されているものである（請求項９）。上記第２の配線の
長手方向に隣り合う２つのメモリセルのソース拡散層
は、例えば溝により互いに分離されているものである
（請求項１０）。
【００２９】［作用］本発明（請求項１〜５）では、読
出し動作時に、情報を読み出すべきメモリセル（選択メ
モリセル）が含まれていないウェルと半導体基板との間
に逆バイアスが印加されるので、上記ウェルに形成され
たメモリセル、つまり非選択メモリセルは、そのスレシ
ホールド電圧が基板バイアス効果によって上昇する。
出し動作時に、情報を読み出すべきメモリセル（選択メ
モリセル）が含まれていないウェルと半導体基板との間
に逆バイアスが印加されるので、上記ウェルに形成され
たメモリセル、つまり非選択メモリセルは、そのスレシ
ホールド電圧が基板バイアス効果によって上昇する。
【００３０】したがって、本発明によれば、消去動作時
にメモリセルのスレシホールド電圧を低い値に設定して
も、非選択メモリセルのスレシホールド電圧は読出し動
作時には上昇するので、選択メモリセルと同じ第２の配
線に繋がっている非選択メモリセルを介して流れるリー
ク電流を小さくできる。
にメモリセルのスレシホールド電圧を低い値に設定して
も、非選択メモリセルのスレシホールド電圧は読出し動
作時には上昇するので、選択メモリセルと同じ第２の配
線に繋がっている非選択メモリセルを介して流れるリー
ク電流を小さくできる。
【００３１】さらに、非選択メモリセルにおいて、ドレ
イン電極とウェルとの間の逆バイアスが大きくなって、
これらの接合容量が低減するので、第２の配線の寄生容
量が小さくなることで読み出し時のアクセスタイムが高
速化される。
イン電極とウェルとの間の逆バイアスが大きくなって、
これらの接合容量が低減するので、第２の配線の寄生容
量が小さくなることで読み出し時のアクセスタイムが高
速化される。
【００３２】本発明（請求項６〜１０）では、読出し動
作時に、選択メモリセルのソース電極は半導体基板と同
じ電圧に設定され、選択メモリセルと同じ第１の配線に
繋がっている非選択メモリセルのソース電極の少なくと
も一部は該ソース電極と半導体基板とが逆バイアスされ
る電圧に設定されるので、これらのソース電極を有する
非選択メモリセルは、そのスレシホールド電圧が基板バ
イアス効果によって上昇する。
作時に、選択メモリセルのソース電極は半導体基板と同
じ電圧に設定され、選択メモリセルと同じ第１の配線に
繋がっている非選択メモリセルのソース電極の少なくと
も一部は該ソース電極と半導体基板とが逆バイアスされ
る電圧に設定されるので、これらのソース電極を有する
非選択メモリセルは、そのスレシホールド電圧が基板バ
イアス効果によって上昇する。
【００３３】したがって、本発明によれば、消去動作時
にメモリセルのスレシホールド電圧を低い値に設定して
も、大部分の非選択メモリセルのスレシホールド電圧は
読出し動作時には上昇するので、選択メモリセルと同じ
第２の配線に繋がっている非選択メモリセルを介して流
れるリーク電流を小さくできる。
にメモリセルのスレシホールド電圧を低い値に設定して
も、大部分の非選択メモリセルのスレシホールド電圧は
読出し動作時には上昇するので、選択メモリセルと同じ
第２の配線に繋がっている非選択メモリセルを介して流
れるリーク電流を小さくできる。
【００３４】また、本発明（請求項８〜１０）によれ
ば、選択メモリセルと同じ第２の配線に繋がっている非
選択メモリセルのソース電極全てと半導体基板とが逆バ
イアスされる電圧を印加して、全ての非選択メモリセル
のスレシホールド電圧を読出し動作時に上昇させること
が可能であるので、さらにリーク電流を小さくできる。
ば、選択メモリセルと同じ第２の配線に繋がっている非
選択メモリセルのソース電極全てと半導体基板とが逆バ
イアスされる電圧を印加して、全ての非選択メモリセル
のスレシホールド電圧を読出し動作時に上昇させること
が可能であるので、さらにリーク電流を小さくできる。
【００３５】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイのカラム方向に沿った断面図である。ま
た、図２は、同不揮発性半導体記憶装置のメモリセルの
一構成例を示す概略断面図である。
明の第１の実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイのカラム方向に沿った断面図である。ま
た、図２は、同不揮発性半導体記憶装置のメモリセルの
一構成例を示す概略断面図である。
【００３６】図中、１はＰ型シリコン基板を示してお
り、このＰ型シリコン基板１の表面にはＮ型ウェル２が
形成されている。このＮ型ウェル２の表面にはトレンチ
（溝）３により互いに電気的に分離された複数のＰ型ウ
ェル４（ウェル群）が形成されている。各Ｐ型ウェル４
の表面には、バイアス回路に繋がった高不純物濃度のＰ
型コンタクト層５が選択的に形成されている。
り、このＰ型シリコン基板１の表面にはＮ型ウェル２が
形成されている。このＮ型ウェル２の表面にはトレンチ
（溝）３により互いに電気的に分離された複数のＰ型ウ
ェル４（ウェル群）が形成されている。各Ｐ型ウェル４
の表面には、バイアス回路に繋がった高不純物濃度のＰ
型コンタクト層５が選択的に形成されている。
【００３７】このようなＰ型ウェル４は、例えば１つの
大きなＰ型ウェルを形成した後に、このＰ型ウェルをト
レンチ３により複数の領域に電気的に分離することによ
り得られる。本発明の効果を十分に発揮するためには、
分離の数は１０以上であることが好ましい。トレンチ３
は絶縁膜で埋め込まれている。
大きなＰ型ウェルを形成した後に、このＰ型ウェルをト
レンチ３により複数の領域に電気的に分離することによ
り得られる。本発明の効果を十分に発揮するためには、
分離の数は１０以上であることが好ましい。トレンチ３
は絶縁膜で埋め込まれている。
【００３８】各Ｐ型ウェル４中にはそれぞれメモリセル
としての２層ゲート構造のトランジスタが複数形成され
ている。図には、簡単のために、１つのＰ型ウェル４に
２個のメモリセルしか示していないが、実際には通常例
えば６４個、１６個といった数のメモリセルが存在す
る。
としての２層ゲート構造のトランジスタが複数形成され
ている。図には、簡単のために、１つのＰ型ウェル４に
２個のメモリセルしか示していないが、実際には通常例
えば６４個、１６個といった数のメモリセルが存在す
る。
【００３９】メモリセルは、Ｐ型ウェル４の表面に選択
的に形成された高不純物濃度のＮ型ドレイン拡散層（ド
レイン電極）６と、Ｐ型ウェル４の表面にＮ型ドレイン
拡散層６とは別に選択的に形成された高不純物濃度のＮ
型ソース拡散層（ソース電極）７と、Ｎ型ドレイン拡散
層６とＮ型ソース拡散層７とで挟まれたＰ型ウェル４上
に形成された２層ゲート構造とから構成されている。
的に形成された高不純物濃度のＮ型ドレイン拡散層（ド
レイン電極）６と、Ｐ型ウェル４の表面にＮ型ドレイン
拡散層６とは別に選択的に形成された高不純物濃度のＮ
型ソース拡散層（ソース電極）７と、Ｎ型ドレイン拡散
層６とＮ型ソース拡散層７とで挟まれたＰ型ウェル４上
に形成された２層ゲート構造とから構成されている。
【００４０】２層ゲート構造は、図示しないゲート絶縁
膜（トンネル酸化膜）、浮遊ゲート電極８、図示しない
ゲート電極間絶縁膜、制御ゲート電極９がこの順で積層
された構造になっている。また、同一Ｐ型ウェル内の隣
り合う２つのメモリセルは、１つのＮ型ソース拡散層７
を共有し、かつＮ型ソース拡散層７はカラム方向と直交
するロウ方向に延在して、ロウ方向に沿ったメモリセル
全てで共有される。
膜（トンネル酸化膜）、浮遊ゲート電極８、図示しない
ゲート電極間絶縁膜、制御ゲート電極９がこの順で積層
された構造になっている。また、同一Ｐ型ウェル内の隣
り合う２つのメモリセルは、１つのＮ型ソース拡散層７
を共有し、かつＮ型ソース拡散層７はカラム方向と直交
するロウ方向に延在して、ロウ方向に沿ったメモリセル
全てで共有される。
【００４１】Ｎ型ドレイン拡散層６は全て同一の金属配
線層（以下、ビット線という）に接続されている。ま
た、同一Ｐ型ウェル内の複数の制御ゲート電極９を単位
とした制御ゲート電極群は、ビット線９と直交する他の
配線層（以下、ワード線という）に接続されている。同
一Ｐ型ウェル内には複数の制御ゲート電極群が存在し、
異なる制御ゲート電極群は異なるワード線に接続されて
いる。
線層（以下、ビット線という）に接続されている。ま
た、同一Ｐ型ウェル内の複数の制御ゲート電極９を単位
とした制御ゲート電極群は、ビット線９と直交する他の
配線層（以下、ワード線という）に接続されている。同
一Ｐ型ウェル内には複数の制御ゲート電極群が存在し、
異なる制御ゲート電極群は異なるワード線に接続されて
いる。
【００４２】図３に、このような２層ゲート構造のトラ
ンジスタ（メモリセル）で構成されたメモリセルアレイ
の回路図を示す。図には、４本のビット線Ｂi （ｉ＝１
〜４；第２の配線群）と１０２４本のワード線Ｗj （ｊ
＝１〜１０２４；第１の配線群）を有し、ビット線Ｂi
とワード線Ｗj との各交差点毎にメモリセルＭＣが設け
られ、かつ１６個のＰ型ウェル（P-wellk （ｋ＝１〜１
６）；ウェル群）で規定される１６個のセルブロックか
らなるメモリセルアレイが示されている。
ンジスタ（メモリセル）で構成されたメモリセルアレイ
の回路図を示す。図には、４本のビット線Ｂi （ｉ＝１
〜４；第２の配線群）と１０２４本のワード線Ｗj （ｊ
＝１〜１０２４；第１の配線群）を有し、ビット線Ｂi
とワード線Ｗj との各交差点毎にメモリセルＭＣが設け
られ、かつ１６個のＰ型ウェル（P-wellk （ｋ＝１〜１
６）；ウェル群）で規定される１６個のセルブロックか
らなるメモリセルアレイが示されている。
【００４３】各セルブロックはそれぞれ６４×４個のメ
モリセルＭＣで構成され、かつ各セルブロック毎にバイ
アス電圧を図示しないバイアス回路により独立に制御で
きるようになっている。また、各ビット線Ｂi には、１
０２４個のメモリセルＭＣのＮ型ドレイン拡散層が接続
されている。また、各ワード線Ｗｉには、４個のメモリ
セルＭＣの制御ゲート電極が接続されている。
モリセルＭＣで構成され、かつ各セルブロック毎にバイ
アス電圧を図示しないバイアス回路により独立に制御で
きるようになっている。また、各ビット線Ｂi には、１
０２４個のメモリセルＭＣのＮ型ドレイン拡散層が接続
されている。また、各ワード線Ｗｉには、４個のメモリ
セルＭＣの制御ゲート電極が接続されている。
【００４４】メモリセルＭＣの総数が同じであれば、セ
ルブロック数を多くし、単位セルブロック当たりのメモ
リセル数を小さくしたほうが本発明の効果は高くなる。
しかし、反面メモリセルアレイに占める素子分離領域の
割合が高くなり集積度が低下する。したがって、分割の
数は１０以上が好ましいと先に述べたが、実際には適切
な分割の数というのが存在する。
ルブロック数を多くし、単位セルブロック当たりのメモ
リセル数を小さくしたほうが本発明の効果は高くなる。
しかし、反面メモリセルアレイに占める素子分離領域の
割合が高くなり集積度が低下する。したがって、分割の
数は１０以上が好ましいと先に述べたが、実際には適切
な分割の数というのが存在する。
【００４５】次に上記の如きに構成されたメモリセルア
レイの読出し動作について説明する。まず、読出しメモ
リセル（選択メモリセル）の制御ゲート電極（図３のワ
ード線Ｗ６５）に例えば３Ｖを印加し、それ以外のメモ
リセルの制御ゲート電極（図３のワード線Ｗ１〜Ｗ６
４，Ｗ６６〜Ｗ１０２４）の電圧を接地電圧（０Ｖ）に
設定する。
レイの読出し動作について説明する。まず、読出しメモ
リセル（選択メモリセル）の制御ゲート電極（図３のワ
ード線Ｗ６５）に例えば３Ｖを印加し、それ以外のメモ
リセルの制御ゲート電極（図３のワード線Ｗ１〜Ｗ６
４，Ｗ６６〜Ｗ１０２４）の電圧を接地電圧（０Ｖ）に
設定する。
【００４６】また、選択メモリセルのＮ型ドレイン拡散
層６（図３のビット線Ｂ2 ）には例えば１Ｖの電圧を印
加する。さらに、全メモリセルのＮ型ソース拡散層７
（図３のソース線Ｓ）を０Ｖに設定する。
層６（図３のビット線Ｂ2 ）には例えば１Ｖの電圧を印
加する。さらに、全メモリセルのＮ型ソース拡散層７
（図３のソース線Ｓ）を０Ｖに設定する。
【００４７】また、選択メモリセルが存在するＰ型ウェ
ル（図３のP-well2 ）の電圧を０Ｖに設定する。Ｐ型ウ
ェルの電圧は上記バイアス回路により制御する。一方、
非選択メモリセルが存在するＰ型ウェルのうち、選択メ
モリセルが存在しないもの、つまり非選択メモリセルし
か存在しないＰ型ウェル（図３のP-wellk （ｋ≠２））
には例えば−２Ｖの電圧を印加する。
ル（図３のP-well2 ）の電圧を０Ｖに設定する。Ｐ型ウ
ェルの電圧は上記バイアス回路により制御する。一方、
非選択メモリセルが存在するＰ型ウェルのうち、選択メ
モリセルが存在しないもの、つまり非選択メモリセルし
か存在しないＰ型ウェル（図３のP-wellk （ｋ≠２））
には例えば−２Ｖの電圧を印加する。
【００４８】これにより、非選択メモリセルしか存在し
ないＰ型ウェル（図３のP-wellk （ｋ≠２））には−２
Ｖの基板バイアス電圧が印加され、このＰ型ウェル（図
３のP-wellk （ｋ≠２））上の非選択メモリセルのスレ
シホールド電圧は上昇する。
ないＰ型ウェル（図３のP-wellk （ｋ≠２））には−２
Ｖの基板バイアス電圧が印加され、このＰ型ウェル（図
３のP-wellk （ｋ≠２））上の非選択メモリセルのスレ
シホールド電圧は上昇する。
【００４９】この結果、ビット線Ｂ2 に繋がった１０２
４個のメモリセルから、印加電圧が０Ｖに設定されたＰ
型ウェル（図３のP-well2 ）に形成された６４個のメモ
リセルを除いた９６０個の非選択メモリセルのスレシホ
ールド電圧は上昇する。こうして非選択メモリセルのス
レシホールド電圧を上昇させることにより、選択メモリ
セルのサブスレシホールドリーク電流（制御ゲート電極
９に印加される電圧が０ＶでもＮ型ドレイン拡散層６か
らＮ型ソース拡散層７に流れる電流）を無視できる程度
まで小さくできる。
４個のメモリセルから、印加電圧が０Ｖに設定されたＰ
型ウェル（図３のP-well2 ）に形成された６４個のメモ
リセルを除いた９６０個の非選択メモリセルのスレシホ
ールド電圧は上昇する。こうして非選択メモリセルのス
レシホールド電圧を上昇させることにより、選択メモリ
セルのサブスレシホールドリーク電流（制御ゲート電極
９に印加される電圧が０ＶでもＮ型ドレイン拡散層６か
らＮ型ソース拡散層７に流れる電流）を無視できる程度
まで小さくできる。
【００５０】したがって、ビット線Ｂ2 に繋がった１０
２４個のメモリセルのうち、９６０個のメモリセルはス
レシホール電圧が上昇した非選択メモリセルであるの
で、消去動作時に上記１０２４個のメモリセルのスレシ
ホールド電圧を低い値に設定しても、読出し時に９６０
個の非選択メモリセルを介して流れるサブスレシホール
ドリーク電流は無視できる程度に小さくできる。
２４個のメモリセルのうち、９６０個のメモリセルはス
レシホール電圧が上昇した非選択メモリセルであるの
で、消去動作時に上記１０２４個のメモリセルのスレシ
ホールド電圧を低い値に設定しても、読出し時に９６０
個の非選択メモリセルを介して流れるサブスレシホール
ドリーク電流は無視できる程度に小さくできる。
【００５１】すなわち、本実施形態によれば、ビット線
Ｂ2 に繋がった１０２４個のメモリセルに流れるサブス
レシホールドリーク電流を、従来のそれの６４／１０２
４以下程度にできる。
Ｂ2 に繋がった１０２４個のメモリセルに流れるサブス
レシホールドリーク電流を、従来のそれの６４／１０２
４以下程度にできる。
【００５２】また、１本のビット線当たりのメモリセル
のスレシホールド電圧分布は、従来のメモリセルアレイ
だと、図１１の実線のようになる。この実線で示された
スレシホールド電圧分布がメモリセル数＝１０２４のメ
モリセルアレイのものであるとすると、例えばメモリセ
ル数＝６４セルのメモリセルアレイのスレシホールド電
圧分布は点線で示したものとなる。
のスレシホールド電圧分布は、従来のメモリセルアレイ
だと、図１１の実線のようになる。この実線で示された
スレシホールド電圧分布がメモリセル数＝１０２４のメ
モリセルアレイのものであるとすると、例えばメモリセ
ル数＝６４セルのメモリセルアレイのスレシホールド電
圧分布は点線で示したものとなる。
【００５３】すなわち、１本のビット線当たりのメモリ
セルの総数が減ると、Ｖthmax とＶthmin との差が小さ
くなり、ＶG とＶthmax との差は大きくなる。ＶG とＶ
thmax との差が大きくなれば、ＶG を下げても十分な読
出し電流が得られるようになる。
セルの総数が減ると、Ｖthmax とＶthmin との差が小さ
くなり、ＶG とＶthmax との差は大きくなる。ＶG とＶ
thmax との差が大きくなれば、ＶG を下げても十分な読
出し電流が得られるようになる。
【００５４】本実施形態の場合、ビット線Ｂ2 には１０
２４個のメモリセルが繋がっているが、そのうちの９６
０個のメモリセルは、読出し時にスレシホールド電圧が
上昇しているので、ビット線Ｂ2 には６４個のメモリセ
ルしか実質的に繋がってないことになる。したがって、
本実施形態によれば、ＶG とＶthmax との差が大きくな
るので、ＶG を下げても十分な読出し電流が得られるよ
うになる。
２４個のメモリセルが繋がっているが、そのうちの９６
０個のメモリセルは、読出し時にスレシホールド電圧が
上昇しているので、ビット線Ｂ2 には６４個のメモリセ
ルしか実質的に繋がってないことになる。したがって、
本実施形態によれば、ＶG とＶthmax との差が大きくな
るので、ＶG を下げても十分な読出し電流が得られるよ
うになる。
【００５５】さらに図２に示した一例のように、Ｎ型ド
レイン拡散層の耐圧を改善するため、Ｎ型ドレイン拡散
層６をＮ+ 型層６1 とＮ+ 型層６1 の少なくともＮ型ソ
ース拡散層７側にＮ+ 型層６1 を取り囲むように形成さ
れたＰ- 型層（ポケット領域）６2 で構成した場合、Ｐ
- 型層６2 を設けたことでＮ型ドレイン拡散層６の接合
容量が増大しても、本実施形態によれば読み出し時のア
クセルタイムがそほど増加することがない。
レイン拡散層の耐圧を改善するため、Ｎ型ドレイン拡散
層６をＮ+ 型層６1 とＮ+ 型層６1 の少なくともＮ型ソ
ース拡散層７側にＮ+ 型層６1 を取り囲むように形成さ
れたＰ- 型層（ポケット領域）６2 で構成した場合、Ｐ
- 型層６2 を設けたことでＮ型ドレイン拡散層６の接合
容量が増大しても、本実施形態によれば読み出し時のア
クセルタイムがそほど増加することがない。
【００５６】すなわち、非選択メモリセルの存在するＰ
型ウェル４に基板バイアス電圧が印可されることで、非
選択メモリセルにおけるＮ型ドレイン拡散層６とＰ型ウ
ェル４との間の逆バイアスが大きくなり、これらの接合
容量が実効的に低減されるので、結果的にＮ型ドレイン
拡散層６に接続するビット線の寄生容量を小さくするこ
とができ、読み出し時のアクセルタイムを高速化するこ
とが可能となる。
型ウェル４に基板バイアス電圧が印可されることで、非
選択メモリセルにおけるＮ型ドレイン拡散層６とＰ型ウ
ェル４との間の逆バイアスが大きくなり、これらの接合
容量が実効的に低減されるので、結果的にＮ型ドレイン
拡散層６に接続するビット線の寄生容量を小さくするこ
とができ、読み出し時のアクセルタイムを高速化するこ
とが可能となる。
【００５７】なお、Ｎ型ドレイン拡散層６にＰ- 型層６
2 が形成されていない場合でも同様の効果は得られる
が、図２に示したようなＰ- 型層６2 を有するＮ型ドレ
イン拡散層６の構造に対し、Ｐ型ウェルへの基板バイア
ス電圧の印加を適用すると、特に有効に読み出し時のア
クセスタイムの高速化を図ることができる。
2 が形成されていない場合でも同様の効果は得られる
が、図２に示したようなＰ- 型層６2 を有するＮ型ドレ
イン拡散層６の構造に対し、Ｐ型ウェルへの基板バイア
ス電圧の印加を適用すると、特に有効に読み出し時のア
クセスタイムの高速化を図ることができる。
【００５８】ところで、Ｐ型ウェルにメモリセルを形成
した場合、チャネルホットエレクトロンによる書込みの
際に大きな電流が流れるので、書込みメモリセルが形成
されたＰ型ウェルの電位が０Ｖより上昇する。このよう
なＰ型ウェルの電位上昇が起こると、書込み速度の低下
やブレイクダウン電圧の低下といった問題が起こる可能
性がある。
した場合、チャネルホットエレクトロンによる書込みの
際に大きな電流が流れるので、書込みメモリセルが形成
されたＰ型ウェルの電位が０Ｖより上昇する。このよう
なＰ型ウェルの電位上昇が起こると、書込み速度の低下
やブレイクダウン電圧の低下といった問題が起こる可能
性がある。
【００５９】このような問題は、例えばＰ型ウェルと複
数箇所でコンタクトする一定電位の配線層を形成し、こ
の配線層の電位でＰ型ウェルの電位を制御・固定するこ
とにより、解決することができる。
数箇所でコンタクトする一定電位の配線層を形成し、こ
の配線層の電位でＰ型ウェルの電位を制御・固定するこ
とにより、解決することができる。
【００６０】具体的には、図４、図５に示すように、例
えばＰ型ウェル４内のＮ型ドレイン拡散層となるべきと
ころの一部にＰ型不純物イオンを注入した後、アニール
を行なって高不純物濃度のＰ型拡散層１０を複数形成
し、これらのＰ型拡散層１０にコンタクトする電位が一
定に保たれた金属配線層１１，１２を形成すれば良い。
金属配線層１１，１２の電位は図示しないデコーダ回路
によって制御される。金属配線層１１，１２としては、
例えばＡｌ配線層等の低抵抗配線層を使用する。
えばＰ型ウェル４内のＮ型ドレイン拡散層となるべきと
ころの一部にＰ型不純物イオンを注入した後、アニール
を行なって高不純物濃度のＰ型拡散層１０を複数形成
し、これらのＰ型拡散層１０にコンタクトする電位が一
定に保たれた金属配線層１１，１２を形成すれば良い。
金属配線層１１，１２の電位は図示しないデコーダ回路
によって制御される。金属配線層１１，１２としては、
例えばＡｌ配線層等の低抵抗配線層を使用する。
【００６１】ここで、金属配線層（第１層配線）１１
は、本来、ソース線Ｓに隣接するビット線となるもので
あり、金属配線層１１の長手方向はビット線のそれと略
平行である。ソース線Ｓが複数本ある場合は、金属配線
層１１も各ソース線Ｓに隣接して複数本設けられても良
い。また、金属配線層１１は、その上方に形成された、
ワード線の長手方向に略平行な金属配線層（第２層配
線）１２を介して、図示しないデコーダ回路に接続され
ている。
は、本来、ソース線Ｓに隣接するビット線となるもので
あり、金属配線層１１の長手方向はビット線のそれと略
平行である。ソース線Ｓが複数本ある場合は、金属配線
層１１も各ソース線Ｓに隣接して複数本設けられても良
い。また、金属配線層１１は、その上方に形成された、
ワード線の長手方向に略平行な金属配線層（第２層配
線）１２を介して、図示しないデコーダ回路に接続され
ている。
【００６２】このようなパターンの金属配線層１１，１
２（多層配線層）であれば、各Ｐ型ウェル４毎に容易に
配設することができ、各Ｐ型ウェル４の電位をそれぞれ
独立にかつＰ型ウェル４内で大きな電位勾配が生じるこ
となく制御できる。なお、図中、１３はコンタクトホー
ル、１４はヴィアホールをそれぞれ示している。
２（多層配線層）であれば、各Ｐ型ウェル４毎に容易に
配設することができ、各Ｐ型ウェル４の電位をそれぞれ
独立にかつＰ型ウェル４内で大きな電位勾配が生じるこ
となく制御できる。なお、図中、１３はコンタクトホー
ル、１４はヴィアホールをそれぞれ示している。
【００６３】さらに、本実施形態では、１つの大きなＰ
型ウェルをトレンチで分離することにより複数のＰ型ウ
ェル４を形成したが、複数のＰ型ウェル４に対応した複
数の開口部を有するマスクを用いたＰ型不純物の拡散に
より形成しても良い。ただし、トレンチによる分離のほ
うが素子分離領域の面積を小さくでき、高集積化には向
いている。 （第２の実施形態）図５は、本発明の第２の実施形態に
係る不揮発性半導体記憶装置のメモリセルアレイのカラ
ム方向に沿った断面図である。なお、図１のメモリセル
アレイと対応する部分には図１と同一符号を付してあ
り、詳細な説明は省略する。
型ウェルをトレンチで分離することにより複数のＰ型ウ
ェル４を形成したが、複数のＰ型ウェル４に対応した複
数の開口部を有するマスクを用いたＰ型不純物の拡散に
より形成しても良い。ただし、トレンチによる分離のほ
うが素子分離領域の面積を小さくでき、高集積化には向
いている。 （第２の実施形態）図５は、本発明の第２の実施形態に
係る不揮発性半導体記憶装置のメモリセルアレイのカラ
ム方向に沿った断面図である。なお、図１のメモリセル
アレイと対応する部分には図１と同一符号を付してあ
り、詳細な説明は省略する。
【００６４】第１の実施形態では、Ｎ型ドレイン拡散層
６、Ｎ型ソース拡散層７をＰ型ウェル４の表面に形成
し、かつ全てのＮ型ソース拡散層７に共通のソース配線
を形成したが、本実施形態では、Ｎ型ドレイン拡散層
６、Ｎ型ソース拡散層７をＰ型シリコン基板１の表面に
形成し、かつ各Ｎ型ソース拡散層７毎にそれぞれ独立の
ソース配線を形成してある。
６、Ｎ型ソース拡散層７をＰ型ウェル４の表面に形成
し、かつ全てのＮ型ソース拡散層７に共通のソース配線
を形成したが、本実施形態では、Ｎ型ドレイン拡散層
６、Ｎ型ソース拡散層７をＰ型シリコン基板１の表面に
形成し、かつ各Ｎ型ソース拡散層７毎にそれぞれ独立の
ソース配線を形成してある。
【００６５】このような複数のソース配線（第３の配線
群）は多層配線構造により実現できる。すなわち、ビッ
ト線上に層間絶縁膜を介して該ビット線と実質的に直交
する方向に各ソース配線を形成すれば良い。具体的に
は、例えばＳＡＳ（ＳｅｌｆＡｌｉｇｎｅｄ Ｓｏｕｒ
ｃｅ）プロセスで形成され、ワード線方向に延在するＮ
型ソース拡散層７の上方に、Ｎ型ソース拡散層７と実質
的に平行な２層目の金属配線層をソース配線として形成
し、このソース配線とＮ型ソース拡散層７とをコンタク
トおよびビット線と同一レベルの１層目の金属配線層で
接続すれば良い。
群）は多層配線構造により実現できる。すなわち、ビッ
ト線上に層間絶縁膜を介して該ビット線と実質的に直交
する方向に各ソース配線を形成すれば良い。具体的に
は、例えばＳＡＳ（ＳｅｌｆＡｌｉｇｎｅｄ Ｓｏｕｒ
ｃｅ）プロセスで形成され、ワード線方向に延在するＮ
型ソース拡散層７の上方に、Ｎ型ソース拡散層７と実質
的に平行な２層目の金属配線層をソース配線として形成
し、このソース配線とＮ型ソース拡散層７とをコンタク
トおよびビット線と同一レベルの１層目の金属配線層で
接続すれば良い。
【００６６】第１の本実施形態は、Ｐ型ウェル４を単位
にして基板バイアスを制御する構成であったが、本実施
形態は、各Ｎ型ソース拡散層７毎に独立のソース配線を
形成しているので、Ｎ型ソース拡散層７を単位にして基
板バイアスを制御する構成になっている。
にして基板バイアスを制御する構成であったが、本実施
形態は、各Ｎ型ソース拡散層７毎に独立のソース配線を
形成しているので、Ｎ型ソース拡散層７を単位にして基
板バイアスを制御する構成になっている。
【００６７】このような構成であれば、読出し時には、
図示しないバイアス回路により、選択メモリセルのＮ型
ソース拡散層７の電圧のみをＰ型シリコン基板１と同様
に接地電圧（０Ｖ）に設定し、他のＮ型ソース拡散層７
の電圧を例えば０．８Ｖに設定することにより、選択メ
モリセルと該選択メモリセルとＮ型ソース拡散層７を共
有する非選択メモリセルを除いた他の全ての非選択メモ
リセルのＮ型ソース拡散層７とＰ型シリコン基板１とを
逆バイアスできる。
図示しないバイアス回路により、選択メモリセルのＮ型
ソース拡散層７の電圧のみをＰ型シリコン基板１と同様
に接地電圧（０Ｖ）に設定し、他のＮ型ソース拡散層７
の電圧を例えば０．８Ｖに設定することにより、選択メ
モリセルと該選択メモリセルとＮ型ソース拡散層７を共
有する非選択メモリセルを除いた他の全ての非選択メモ
リセルのＮ型ソース拡散層７とＰ型シリコン基板１とを
逆バイアスできる。
【００６８】これにより、選択メモリセルとＮ型ソース
拡散層７を共有する非選択メモリセルを除いた他の全て
の非選択メモリセルのスレシホールド電圧を上昇させる
ことができる。
拡散層７を共有する非選択メモリセルを除いた他の全て
の非選択メモリセルのスレシホールド電圧を上昇させる
ことができる。
【００６９】したがって、本実施形態によれば、選択メ
モリセルと該選択メモリセルとＮ型ソース拡散層７を共
有する非選択メモリセルを除いた他の全ての非選択メモ
リセルのリーク電流を無視できる程度に小さくでき、第
１の実施形態の効果をより高くした効果が得られる。 （第３の実施形態）図７は、本発明の第３の実施形態に
係る不揮発性半導体記憶装置のメモリセルアレイのカラ
ム方向に沿った断面図である。なお、図１のメモリセル
アレイと対応する部分には図１と同一符号を付してあ
り、詳細な説明は省略する。
モリセルと該選択メモリセルとＮ型ソース拡散層７を共
有する非選択メモリセルを除いた他の全ての非選択メモ
リセルのリーク電流を無視できる程度に小さくでき、第
１の実施形態の効果をより高くした効果が得られる。 （第３の実施形態）図７は、本発明の第３の実施形態に
係る不揮発性半導体記憶装置のメモリセルアレイのカラ
ム方向に沿った断面図である。なお、図１のメモリセル
アレイと対応する部分には図１と同一符号を付してあ
り、詳細な説明は省略する。
【００７０】本実施形態のメモリセルアレイは、第２の
実施形態のそれを改良したものである。すなわち、本実
施形態は、図５のＮ型ソース拡散層７をトレンチにより
２つのＮ型ソース拡散層７1 ，７2 に分離し、これら
のＮ型ソース拡散層７1 ，７2 の電圧を独立に制御で
きるようにしたことにある。
実施形態のそれを改良したものである。すなわち、本実
施形態は、図５のＮ型ソース拡散層７をトレンチにより
２つのＮ型ソース拡散層７1 ，７2 に分離し、これら
のＮ型ソース拡散層７1 ，７2 の電圧を独立に制御で
きるようにしたことにある。
【００７１】より具体的には、Ｎ型ソース拡散層７1
，７2 のそれぞれにソース配線を形成し、これらのソ
ース配線の電圧を図示しないソースデコーダ回路でそれ
ぞれ独立に制御することにより、Ｎ型ソース拡散層７1
，７2 の電圧を独立に制御する。
，７2 のそれぞれにソース配線を形成し、これらのソ
ース配線の電圧を図示しないソースデコーダ回路でそれ
ぞれ独立に制御することにより、Ｎ型ソース拡散層７1
，７2 の電圧を独立に制御する。
【００７２】これにより、選択メモリセルを除いた他の
全ての非選択メモリセルのスレシホールド電圧を上昇さ
せることができる。したがって、本実施形態によれば、
選択メモリセルを除いた他の全ての非選択メモリセルの
リーク電流を無視できる程度に小さくでき、第２の実施
形態の効果をより高くした効果が得られる。
全ての非選択メモリセルのスレシホールド電圧を上昇さ
せることができる。したがって、本実施形態によれば、
選択メモリセルを除いた他の全ての非選択メモリセルの
リーク電流を無視できる程度に小さくでき、第２の実施
形態の効果をより高くした効果が得られる。
【００７３】次にＮ型ソース拡散層がトレンチにより２
つに分断された構造を有するメモリセルアレイの形成方
法について説明する。図８、図１０にその工程の断面図
および平面図を示す。
つに分断された構造を有するメモリセルアレイの形成方
法について説明する。図８、図１０にその工程の断面図
および平面図を示す。
【００７４】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板２１上に、ゲート絶縁膜（トンネル酸化膜）２
２、浮遊ゲート電極２３、ゲート電極間絶縁膜２４、制
御ゲート電極２５およびキャップ絶縁膜２６からなる２
層ゲート構造を形成する。
コン基板２１上に、ゲート絶縁膜（トンネル酸化膜）２
２、浮遊ゲート電極２３、ゲート電極間絶縁膜２４、制
御ゲート電極２５およびキャップ絶縁膜２６からなる２
層ゲート構造を形成する。
【００７５】次に同図（ａ）に示すように、２層ゲート
構造をマスクにしてＮ型不純物イオンを基板表面に注入
した後、アニールを行なうことにより、高不純物濃度の
Ｎ型ドレイン拡散層２７およびＮ型ソース拡散層２８を
自己整合的に形成する。ここまでは、通常のフラッシュ
メモリのプロセスと同じである。
構造をマスクにしてＮ型不純物イオンを基板表面に注入
した後、アニールを行なうことにより、高不純物濃度の
Ｎ型ドレイン拡散層２７およびＮ型ソース拡散層２８を
自己整合的に形成する。ここまでは、通常のフラッシュ
メモリのプロセスと同じである。
【００７６】次に図８（ｂ）に示すように、全面にゲー
ト側壁絶縁膜２９となる絶縁膜を堆積した後、ＲＩＥ法
にて上記絶縁膜をエッチングするという、いわゆる側壁
残しにより、２層ゲート構造の側壁にゲート側壁絶縁膜
２９を形成する。
ト側壁絶縁膜２９となる絶縁膜を堆積した後、ＲＩＥ法
にて上記絶縁膜をエッチングするという、いわゆる側壁
残しにより、２層ゲート構造の側壁にゲート側壁絶縁膜
２９を形成する。
【００７７】次に図８（ｃ）に示すように、Ｎ型ソース
拡散層２８およびその上のゲート側壁絶縁膜２９が露出
し、かつＮ型ドレイン拡散層２７およびその上のゲート
側壁絶縁膜２９が被覆されるレジストパターン３０を形
成する。このレジストパターン３０を形成したときの平
面図を図１０（ａ）に示す。
拡散層２８およびその上のゲート側壁絶縁膜２９が露出
し、かつＮ型ドレイン拡散層２７およびその上のゲート
側壁絶縁膜２９が被覆されるレジストパターン３０を形
成する。このレジストパターン３０を形成したときの平
面図を図１０（ａ）に示す。
【００７８】次に同図（ｃ）、図１０（ｂ）に示すよう
に、レジストパターン３０およびＮ型ソース拡散層２８
上の露出したゲート側壁絶縁膜２９とキャップ絶縁膜２
６をマスクにして、Ｎ型ソース拡散層２８およびＰ型シ
リコン基板２１をエッチングすることにより、Ｎ型ソー
ス拡散層２８の中央部に溝（トレンチ）２０を形成し
て、Ｎ型ソース拡散層２８を２つのＮ型ソース拡散層２
８1 ，２８2 に分離する。
に、レジストパターン３０およびＮ型ソース拡散層２８
上の露出したゲート側壁絶縁膜２９とキャップ絶縁膜２
６をマスクにして、Ｎ型ソース拡散層２８およびＰ型シ
リコン基板２１をエッチングすることにより、Ｎ型ソー
ス拡散層２８の中央部に溝（トレンチ）２０を形成し
て、Ｎ型ソース拡散層２８を２つのＮ型ソース拡散層２
８1 ，２８2 に分離する。
【００７９】次に分断されたＮ型ソース拡散層２８1 ，
２８2 のそれぞれにソース配線を形成する方法について
説明する。図９にその工程断面図を示す。図１０に示す
ように、通常ソースコンタクト部を形成する領域のＮ型
ソース拡散層２８は広くなっている。この広い領域のＮ
型ソース拡散層２８は先に説明した方法に従って、図９
（ｂ）に示すように、２つに分離されている。
２８2 のそれぞれにソース配線を形成する方法について
説明する。図９にその工程断面図を示す。図１０に示す
ように、通常ソースコンタクト部を形成する領域のＮ型
ソース拡散層２８は広くなっている。この広い領域のＮ
型ソース拡散層２８は先に説明した方法に従って、図９
（ｂ）に示すように、２つに分離されている。
【００８０】このとき、ソースコンタクト部を形成する
領域では、Ｎ型ソース拡散層２８を中央で分離するので
はなく、図９（ｂ）、図１０（ａ）に示すように、Ｎ型
ソース拡散層２８上にもレジストパターン３０を形成
し、Ｎ型ソース拡散層２８の一方のゲート側壁絶縁膜２
９よりで分離して、Ｎ型ソース拡散層２８2 の幅をＮ型
ソース拡散層２８1 の幅より広く設定している。
領域では、Ｎ型ソース拡散層２８を中央で分離するので
はなく、図９（ｂ）、図１０（ａ）に示すように、Ｎ型
ソース拡散層２８上にもレジストパターン３０を形成
し、Ｎ型ソース拡散層２８の一方のゲート側壁絶縁膜２
９よりで分離して、Ｎ型ソース拡散層２８2 の幅をＮ型
ソース拡散層２８1 の幅より広く設定している。
【００８１】次に図９（ｃ）に示すように、第１の層間
絶縁膜３１を形成し、次いで層間絶縁膜３１にＮ型ソー
ス拡散層２８2 に接続するコンタクトホールを形成し、
次いでコンタクトホール内に第１のプラグ３２を形成
し、次いで第１のプラグ３２と接続する第１のソース配
線３３を形成する。
絶縁膜３１を形成し、次いで層間絶縁膜３１にＮ型ソー
ス拡散層２８2 に接続するコンタクトホールを形成し、
次いでコンタクトホール内に第１のプラグ３２を形成
し、次いで第１のプラグ３２と接続する第１のソース配
線３３を形成する。
【００８２】次に同図（ｃ）に示すように、第２の層間
絶縁膜３４を形成し、次いで層間絶縁膜３４に第１のソ
ース配線３３に接続するヴィアホールを形成し、次いで
ヴィアホール内に第２のプラグ３５を形成し、次いで第
２のプラグ３５と接続する第２のソース配線３６を形成
する。この第２のソース配線３６はワード線の長手方向
と略平行に形成され、図示しないソースデコーダ回路に
接続される。
絶縁膜３４を形成し、次いで層間絶縁膜３４に第１のソ
ース配線３３に接続するヴィアホールを形成し、次いで
ヴィアホール内に第２のプラグ３５を形成し、次いで第
２のプラグ３５と接続する第２のソース配線３６を形成
する。この第２のソース配線３６はワード線の長手方向
と略平行に形成され、図示しないソースデコーダ回路に
接続される。
【００８３】一方、Ｎ型ソース拡散層２８1 に対するソ
ースコンタクト部については、Ｎ型ソース拡散層２８の
他方のゲート側壁絶縁膜２９よりでＮ型ソース拡散層２
８を分離し、Ｎ型ソース拡散層２８1 の幅をＮ型ソース
拡散層２８2 の幅より広く設定したうえで、上述した方
法に従って同様の第２のソース配線３７を形成する。こ
のとき、Ｎ型ソース拡散層２８1 に対するコンタクト部
とＮ型ソース拡散層２８2 に対するコンタクト部を、ロ
ウ方向（ワード線の長手方向）で交互に形成すれば良
い。
ースコンタクト部については、Ｎ型ソース拡散層２８の
他方のゲート側壁絶縁膜２９よりでＮ型ソース拡散層２
８を分離し、Ｎ型ソース拡散層２８1 の幅をＮ型ソース
拡散層２８2 の幅より広く設定したうえで、上述した方
法に従って同様の第２のソース配線３７を形成する。こ
のとき、Ｎ型ソース拡散層２８1 に対するコンタクト部
とＮ型ソース拡散層２８2 に対するコンタクト部を、ロ
ウ方向（ワード線の長手方向）で交互に形成すれば良
い。
【００８４】なお、上記実施形態において、書き込み時
にも非選択メモリセルを介して流れるリーク電流を小さ
くする観点から、読出し時および書込み時に同じ基板バ
イアスを与えても良いし、あるいは必要に応じて例えば
書込み時にはより高い基板バイアスを与えても良い。
にも非選択メモリセルを介して流れるリーク電流を小さ
くする観点から、読出し時および書込み時に同じ基板バ
イアスを与えても良いし、あるいは必要に応じて例えば
書込み時にはより高い基板バイアスを与えても良い。
【００８５】また、Ｎチャネルのメモリセルの代わりに
Ｐチャネルのメモリセルを用いても良い。その場合は、
上記実施形態の導電型およびバイアス極性を逆転させれ
ば良い。
Ｐチャネルのメモリセルを用いても良い。その場合は、
上記実施形態の導電型およびバイアス極性を逆転させれ
ば良い。
【００８６】
【発明の効果】以上詳述したように本発明によれば、消
去動作時にメモリセルのスレシホールド電圧を低い値に
設定しても、読出し動作時には一部または全ての非選択
メモリセルはスレシホール電圧が上昇するので、選択メ
モリセルと同じ配線に繋がっている非選択メモリセルを
介して流れるリーク電流を小さくできる不揮発性半導体
記憶装置を実現できるようになる。
去動作時にメモリセルのスレシホールド電圧を低い値に
設定しても、読出し動作時には一部または全ての非選択
メモリセルはスレシホール電圧が上昇するので、選択メ
モリセルと同じ配線に繋がっている非選択メモリセルを
介して流れるリーク電流を小さくできる不揮発性半導体
記憶装置を実現できるようになる。
【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置のメモリセルアレイのビット線に沿った断面図
記憶装置のメモリセルアレイのビット線に沿った断面図
【図２】図１のメモリセルの一構成例を示す断面図
【図３】図１のメモリセルアレイの回路図
【図４】Ｐ型ウェルの電位を固定する金属配線層を説明
するための平面図
するための平面図
【図５】図４のＡ−Ａ´断面図
【図６】本発明の第２の実施形態に係る不揮発性半導体
記憶装置のメモリセルアレイのカラム方向に沿った断面
図
記憶装置のメモリセルアレイのカラム方向に沿った断面
図
【図７】本発明の第３の実施形態に係る不揮発性半導体
記憶装置のメモリセルアレイのカラム方向に沿った断面
図
記憶装置のメモリセルアレイのカラム方向に沿った断面
図
【図８】ソース拡散層がトレンチにより分離された構造
を有するメモリセルアレイの形成方法を示す工程図（図
１０（ａ）のＡ−Ａ’断面図）
を有するメモリセルアレイの形成方法を示す工程図（図
１０（ａ）のＡ−Ａ’断面図）
【図９】図８のソース拡散層に接続するソース配線の形
成方法を示す工程図（図１０（ｂ）のＢ−Ｂ’断面図）
成方法を示す工程図（図１０（ｂ）のＢ−Ｂ’断面図）
【図１０】ソース拡散層がトレンチにより分離された構
造を有するメモリセルアレイの形成方法を示す平面図
造を有するメモリセルアレイの形成方法を示す平面図
【図１１】１本のビット線に接続されているメモリセル
の消去後のスレシホールド電圧の分布を示す図
の消去後のスレシホールド電圧の分布を示す図
１…Ｐ型シリコン基板 ２…Ｎ型ウェル ３…トレンチ ４…Ｐ型ウェル ５…Ｐ型コンタクト層 ６ …Ｎ型ドレイン拡散層（ドレイン電極） ７，７1 ，７2 …Ｎ型ソース拡散層（ソース電極） ８…浮遊ゲート電極 ９…制御ゲート電極 １０…Ｐ型拡散層 １１…金属配線層（第１層配線） １２…金属配線層（第２層配線） １３…コンタクトホール １４…ヴィアホール ２０…溝 ２１…Ｐ型シリコン基板 ２２…ゲート絶縁膜（トンネル酸化膜） ２３…浮遊ゲート電極 ２４…ゲート電極間絶縁膜 ２５…制御ゲート電極 ２６…キャップ絶縁膜 ２７…Ｎ型ドレイン拡散層 ２８，２８1 ，２８2 …Ｎ型ソース拡散層 ２９…ゲート側壁絶縁膜 ３０…レジストパターン ３１…第１の層間絶縁膜 ３２…第１のプラグ ３３…第１のソース配線 ３４…第２の層間絶縁膜 ３５…第２のプラグ ３６…第２のソース配線 Ｂi (i=1~4) …ビット線（第２の配線） Ｗj (j=1~1024)…ワード線（第１の配線） P-wellk (k=1~16)…Ｐ型ウェル ＭＣ…メモリセル
Claims (10)
- 【請求項１】半導体基板と、 この半導体基板にアレイ状に形成され、ソースおよびド
レイン電極と制御ゲート電極を有する電気的消去可能な
複数のメモリセルと、 前記複数のメモリセルの制御ゲート電極のうちの一部が
共通に接続された第１の配線を複数有し、かつ前記複数
のメモリセルの制御ゲート電極が前記複数の第１の配線
のうちのいずれか１つに接続されてなる第１の配線群
と、 前記複数のメモリセルのドレイン電極のうちの一部が共
通に接続された第２の配線を複数有し、かつ前記複数の
メモリセルの前記ドレイン電極が前記複数の第２の配線
のうちのいずれか１つに接続されてなる第２の配線群
と、 前記複数のメモリセルのソース電極のうちの一部が形成
されるとともに、互いに電気的に分離された前記ソース
およびドレイン電極と逆導電型のウェルを複数有し、か
つ前記複数のメモリセルの前記ソース電極が前記複数の
ウェルのいずれか１つに形成されてなるウェル群とを具
備してなり、 前記複数の第１の配線のうち、情報を読み出すべきメモ
リセルの制御ゲート電極が接続された第１の配線に所定
レベルのゲート電圧を印加することにより、前記情報を
読み出すべきメモリセルを選択状態にして情報の読出し
を行なう読出し動作時に、前記複数のウェルのうち、前
記情報を読み出すべきメモリセルのソース電極が形成さ
れず、かつ前記情報を読み出すメモリセルと前記第２の
配線を共有するメモリセルのソース電極が形成されてい
るウェルと前記半導体基板との間に逆バイアス電圧が選
択的に印加されることを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】前記複数のウェルは、前記半導体基板に形
成された溝により、互いに電気的に分離されていること
を特徴とする請求項２に記載の不揮発性半導体記憶装
置。 - 【請求項３】前記溝は、前記第２の配線の長手方向と略
直交して形成されていることを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項４】前記複数のウェルは、その電位を制御する
ための配線に接続していることを特徴とする請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項５】前記配線は、前記第２の配線の長手方向と
略平行な第１層配線と、この第１層配線の上方に形成さ
れ、前記第１の配線の長手方向と略平行な第２層配線と
からなる多層配線であることを特徴とする請求項４に記
載の不揮発性半導体記憶装置。 - 【請求項６】半導体基板と、 この半導体基板にアレイ状に形成され、ソースおよびド
レイン電極と制御ゲート電極を有する電気的消去可能な
複数のメモリセルと、 前記複数のメモリセルの制御ゲート電極のうちの一部が
共通に接続された第１の配線を複数有し、かつ前記複数
のメモリセルの制御ゲート電極が前記複数の第１の配線
のうちのいずれか１つに接続されてなる第１の配線群
と、 前記複数のメモリセルのドレイン電極のうちの一部が共
通に接続された第２の配線を複数有し、かつ前記複数の
メモリセルの前記ドレイン電極が前記複数の第２の配線
のうちのいずれか１つに接続されてなる第２の配線群
と、 前記複数のメモリセルのソース電極のうちの一部が共通
に接続された第３の配線を複数有し、かつ前記複数のメ
モリセルの前記ソース電極が前記複数の第３の配線のう
ちのいずれか１つに接続されてなる第３の配線群とを具
備してなり、 前記複数の第１の配線のうち、情報を読み出すべきメモ
リセルの制御ゲート電極が接続された第１の配線に所定
レベルのゲート電圧を印加することにより、前記情報を
読み出すべきメモリセルを選択状態にして情報の読出し
を行なう読出し動作時に、前記複数の第３の配線のう
ち、前記情報を読み出すべきメモリセルのソース電極が
接続されておらず、かつ前記情報を読み出すべきメモリ
セルと前記第２の配線を共有するメモリセルのソース電
極が接続されている第３の配線を通じて、前記第３の配
線と接続される前記半導体基板との間に逆バイアス電圧
が選択的に印加されることを特徴とする不揮発性半導体
記憶装置。 - 【請求項７】前記ソース電極は、前記第１の配線の長手
方向と略平行な方向に延在するように形成されたソース
拡散層からなり、前記第３の配線は前記ソース拡散層ご
とに独立して形成されていることを特徴とする請求項６
に記載の不揮発性半導体記憶装置。 - 【請求項８】半導体基板と、 この半導体基板にアレイ状に形成され、ソースおよびド
レイン電極と制御ゲート電極を有する電気的消去可能な
複数のメモリセルと、 前記複数のメモリセルの制御ゲート電極のうちの一部が
共通に接続された第１の配線を複数有し、かつ前記複数
のメモリセルの制御ゲート電極が前記複数の第１の配線
のうちのいずれか１つに接続されてなる第１の配線群
と、 前記複数のメモリセルのドレイン電極のうちの一部が共
通に接続された第２の配線を複数有し、かつ前記複数の
メモリセルの前記ドレイン電極が前記複数の第２の配線
のうちのいずれか１つに接続されてなる第２の配線群と
を具備してなり、 前記複数の第１の配線のうち、情報を読み出すべきメモ
リセルの制御ゲート電極が接続された第１の配線に所定
レベルのゲート電圧を印加することにより、前記情報を
読み出すべきメモリセルを選択状態にして情報の読出し
を行なう読出し動作時に、前記複数のメモリセルのソー
ス電極のうち、前記情報を読み出すべきメモリセルのソ
ース電極に前記半導体基板と同じ電圧が印加され、前記
情報を読み出すべきメモリセルと前記第２の配線を有す
る残りのメモリセルのソース電極に該ソース電極と前記
半導体基板とが逆バイアスされる電圧が印加されること
を特徴とする不揮発性半導体記憶装置。 - 【請求項９】前記ソース電極は、前記第１の配線の長手
方向とほぼ平行な方向に延在するように形成されたソー
ス拡散層からなり、前記ソース拡散層は前記半導体基板
内で前記第２の配線を共有するメモリセル毎に互いに分
離されていることを特徴とする請求項８に記載の不揮発
性半導体記憶装置。 - 【請求項１０】前記第２の配線の長手方向に隣り合う２
つのメモリセルのソース拡散層は、溝により互いに分離
されていることを特徴とする請求項９に記載の不揮発性
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03303698A JP3474758B2 (ja) | 1998-02-16 | 1998-02-16 | 不揮発性半導体記憶装置 |
| US09/249,668 US6240021B1 (en) | 1998-02-16 | 1999-02-12 | Nonvolatile semiconductor memory device improved in readout operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03303698A JP3474758B2 (ja) | 1998-02-16 | 1998-02-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233743A true JPH11233743A (ja) | 1999-08-27 |
| JP3474758B2 JP3474758B2 (ja) | 2003-12-08 |
Family
ID=12375576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03303698A Expired - Fee Related JP3474758B2 (ja) | 1998-02-16 | 1998-02-16 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6240021B1 (ja) |
| JP (1) | JP3474758B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196481A (ja) * | 1999-12-28 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
| KR100792737B1 (ko) | 2002-03-05 | 2008-01-08 | 하이닉스 세미컨덕터 아메리카 인코포레이티드 | 칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조 |
| JP2010016297A (ja) * | 2008-07-07 | 2010-01-21 | Denso Corp | 不揮発性半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100689A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6522584B1 (en) * | 2001-08-02 | 2003-02-18 | Micron Technology, Inc. | Programming methods for multi-level flash EEPROMs |
| JP3708912B2 (ja) * | 2001-09-12 | 2005-10-19 | 株式会社東芝 | 半導体集積回路装置 |
| TW527726B (en) * | 2002-04-09 | 2003-04-11 | Powerchip Semiconductor Corp | Flash memory structure, its manufacturing method and operation method |
| US6919242B2 (en) * | 2003-04-25 | 2005-07-19 | Atmel Corporation | Mirror image memory cell transistor pairs featuring poly floating spacers |
| US6998670B2 (en) * | 2003-04-25 | 2006-02-14 | Atmel Corporation | Twin EEPROM memory transistors with subsurface stepped floating gates |
| US6888192B2 (en) * | 2003-04-25 | 2005-05-03 | Atmel Corporation | Mirror image non-volatile memory cell transistor pairs with single poly layer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388199A (ja) | 1989-08-31 | 1991-04-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5293331A (en) * | 1992-06-01 | 1994-03-08 | National Semiconductor Corporation | High density EEPROM cell with tunnel oxide stripe |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| JP3204602B2 (ja) | 1995-07-13 | 2001-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1998
- 1998-02-16 JP JP03303698A patent/JP3474758B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-12 US US09/249,668 patent/US6240021B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196481A (ja) * | 1999-12-28 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
| KR100792737B1 (ko) | 2002-03-05 | 2008-01-08 | 하이닉스 세미컨덕터 아메리카 인코포레이티드 | 칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조 |
| JP2010016297A (ja) * | 2008-07-07 | 2010-01-21 | Denso Corp | 不揮発性半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474758B2 (ja) | 2003-12-08 |
| US6240021B1 (en) | 2001-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3378879B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| JP3452465B2 (ja) | Ｅｅｐｒｏｍ及びこれのプログラミング方法 | |
| JPH11330426A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR19990029125A (ko) | 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치 | |
| JP2008192254A (ja) | 不揮発性半導体記憶装置 | |
| JP3231437B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3474758B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000174241A (ja) | 不揮発性半導体記憶装置 | |
| JPH113595A (ja) | 不揮発性半導体記憶装置 | |
| JP2005236139A (ja) | 不揮発性半導体記憶装置およびその駆動方法並びに不揮発性半導体記憶装置の製造方法 | |
| JP2006060030A (ja) | 半導体記憶装置 | |
| KR100851546B1 (ko) | 비휘발성 기억 장치 및 그 동작 방법 | |
| US7671399B2 (en) | Semiconductor storage device | |
| JPH03290960A (ja) | 不揮発性半導体記憶装置 | |
| US8013378B2 (en) | Memory device having additional selection transistors and main bit lines | |
| JP2637127B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3408531B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| JP2003086720A (ja) | 不揮発性半導体メモリ | |
| JPH10144807A (ja) | 不揮発性半導体記憶装置 | |
| JP3467479B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3383429B2 (ja) | 不揮発性半導体記憶装置およびデータ書き込み方法 | |
| JP2001308209A (ja) | 不揮発性半導体記憶装置 | |
| JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
| JPH1093057A (ja) | メモリセルアレー | |
| JP2725086B2 (ja) | 不揮発性半導体記憶装置の消去方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |