JPH11239057A - Ｐｌｌ周波数シンセサイザ及び電子チューナ - Google Patents

Abstract

(57)【要約】 【課題】 電源投入後の時間応答が早くなると共に、分
周データにノイズ等が混入することのない高性能なＰＬ
Ｌ周波数シンセサイザを提供する。 【解決手段】 電圧制御発振器５と、その発振周波数を
分周比データに応じて分周するプログラマブルディバイ
ダ１５と、基準信号を発生する基準信号発信器１７と、
基準信号とディバイダ１５にて分周された信号との位相
差に応じた制御電圧を出力する位相比較器１６とを備
え、予め設定した１つあるいは複数個の分周比データを
格納するデータ格納手段２０と、任意の分周比データを
出力可能なデータ発生手段１３と、データ格納手段２０
に格納されている分周比データの中の所望の分周比デー
タをディバイダ１５へと入力させる固定モードと、デー
タ発生手段によって発生させた分周比データをディバイ
ダへと入力させる可変モードのうち、いずれか一方のモ
ードを選択するモード選択手段２２を備えたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ周波数シン
セサイザ、特にプログラマブルディバイダの分周比の設
定を簡単な構成にて実現し得るＰＬＬ周波数シンセサイ
ザ及びこれを用いた電子チューナに関する。

【０００２】

【従来の技術】従来のＰＬＬ周波数シンセサイザの構成
を図５に示す。同図において、５は入力される制御電圧
に応じて周波数を可変とする電圧制御発振器（以下、Ｖ
ＣＯと称す）、１５は前記ＶＣＯ５から出力される信号
を分周データに応じた分周比にて分周するプログラマブ
ルディバイダ、１７は基準信号を発生する基準発振器、
１６は前記プログラマブルディバイダ１５から出力され
る信号と前記基準発振器１７から出力される基準信号の
位相とを比較し、両信号の位相差に応じた直流電圧を発
生する位相比較器、１８はループフィルタ、１３は図外
の入力装置によって分周データを出力するデータ発生手
段としてのマイクロコンピュータ、１４はシフトレジス
タである。

【０００３】上記構成を有するＰＬＬ周波数シンセサイ
ザにおいて、基準発振器１７から出力される周波数ｆｒ
の信号は位相比較器１６に入力され、ＶＣＯ５の出力周
波数ｆｖｃｏをプログラマブルディバイダ１５で１／Ｎ
に分周した信号と比較され、ループフィルタ１８で直流
成分を取り出し、これを制御電圧としてＶＣＯ５に入力
する。ＶＣＯ５では入力される制御電圧に応じて周波数
を変化させ、基準発振器１７からの信号の位相を一致さ
せるべく作用し、ＶＣＯ５の出力周波数ｆｖｃｏは一定
値に安定する。すなわち、上記ＰＬＬ周波数シンセサイ
ザにおいてＶＣＯの出力周波数ｆｖｃｏは ｆｖｃｏ＝Ｎ×ｆｒ ……（１） となる。このとき、プログラマブルディバイダ１５にお
ける分周比１／Ｎの設定は、図外の入力手段による設定
操作に基づきマイクロコンピュータ１３から出力される
分周データに従って行われる。従って、分周器１５の分
周比１／Ｎを変化させることによりＶＣＯ５の出力周波
数ｆｖｃｏを設定することができる。

【０００４】また、図６に上記ＰＬＬ周波数シンセサイ
ザＳを用いた従来のスーパーヘテロダイン方式チューナ
ＴＵを示す。このチューナＴＵは、例えば、ディジタル
ＣＡＴＶなどのディジタル変調された受信信号の受信に
使用されており、入力端子１からフィルタ７を介して入
力された受信信号を、高周波増幅器８で増幅した後、第
１の周波数変換部Ａへ送り、ここで入力された高周波信
号を第１の周波数混合器３にて第１の局部発振器５ａの
発振周波数と混合させることにより第１の中間周波数に
変換し、さらに、第１の中間周波数信号をフィルタ９及
び中間周波増幅器１０を介して増幅した後、第２の周波
数変換部Ｂの第２の混合部４へと送り、ここで第２の局
部発振器５ｂの発振周波数と混合して第２の中間周波数
に変換し、この第２の中間周波数信号からフィルタ１１
を介して希望信号を抽出し、増幅器１２を介して出力端
子２から出力するようになっている。このように、上記
チューナＴＵは、第１，第２の周波数変換部Ａ，Ｂによ
り２段にて周波数変換を行う、いわゆるダブルスーパー
テヘロダイン方式チューナとなっている。

【０００５】ここで、前記第１の周波数変換部Ａにおけ
る第１のＰＬＬ回路Ａ１（前記５及び１５ないし１８に
より構成される）及び第２の周波数変換部Ｂにおける第
２のＰＬＬ回路Ｂ１は、いずれも前記ＰＬＬ周波数シン
セサイザＳにおけるＰＬＬ回路ａと同一の構成を有する
ものとなっている。すなわち、図６に示すＰＬＬ回路Ａ
１，Ｂ１の１５ａ，１５ｂは、図５に示すＰＬＬ回路ａ
の１５と同一構成を有すると共に、１６ａ，１６ｂは１
６と、１７ａ，１７ｂは１７と、１８ａ，１８ｂは１７
とぞれぞれ同一構成を有するものとなっている。さら
に、図６に示す各プログラマブルディバイダ１５ａ，１
５ｂには、図５と同様にシフトレジスタ１４ａ，１４ｂ
を介してマイクロコンピュータ１３からの分周比データ
が入力され、その分周比データに従ってプログラマブル
ディバイダ１５ａ，１５ｂが局部発振器５ａ，５ｂから
の出力信号を分周するようになっている。但し、プログ
ラマブルディバイダ１５ａ，１５ｂに入力される分周デ
ータは異なるものであり、第１の周波数変換部Ａにおけ
るプログラマブルディバイダ１５ａには、選局すべきチ
ャンネル周波数を作成すべき分周比データが入力され、
第２の周波数変換部Ｂにおけるプログラマブルディバイ
ダ１５ｂには、復調に必要な第２の中間周波数を得るた
めの分周比データが設定される。

【０００６】

【発明が解決しようとする課題】上記のように、従来の
ＰＬＬ周波数シンセサイザＳにあっては、マイクロコン
ピュータ１３からのデータに従ってプログラマブルディ
バイダ１５の分周比を制御するようになっているため、
マイクロコンピュータ１３から分周比データを伝送する
ためのデータバスが必要であるが、このデータバスには
ディジタルデータが伝送されるため、ディジタルノイズ
が含まれる可能性があり、そのノイズによってこのＰＬ
Ｌ周波数シンセサイザＳを用いた装置、例えば電子チュ
ーナ等の性能に障害を与える可能性がある。

【０００７】特に、上記のようなダブルスーパーヘテロ
ダイン方式チューナの各局部発振器に、前記ＰＬＬシン
セサイザを用いた場合には、電源投入から受信動作開始
までに時間がかかるという問題がある。すなわち、図６
に示す電子チューナＴＵでは、装置の電源投入後、第２
の周波数変換部Ｂのプログラマブルディバイダ１５ｂに
分周比データを送り、第２のＰＬＬ回路Ｂ１を規定の周
波数にロックさせた後、第１の周波数変換部Ａの第１の
ＰＬＬ回路Ａ１に、選局周波数を受信するための分周比
データを送るようになっており、受信動作に時間がかか
るという問題がある。また、第２のＰＬＬ回路に分周比
データをその都度送る必要があるため、そのデータを作
成するプログラムが必要となり、その分メモリが必要と
なるという問題もある。

【０００８】本発明は、上記従来技術の課題に着目して
なされたもので、分周回路に対する固定分周比の設定に
おいてマイクロコンピュータなどのデータ発生手段から
分周データを送る必要がなく、電源投入後の時間応答が
早くなると共に、制御データバスを廃止できるＰＬＬ周
波数シンセサイザ、及びこれを用いた電子チューナの提
供を目的とする。

【０００９】

【課題を解決するための手段】本発明は、上記従来の技
術の課題を解決するため、次のような構成を有する。す
なわち、本願請求項１記載の発明は、入力される制御電
圧に応じて発振周波数を変化させる電圧制御発振器と、
この電圧制御発振器から出力される発振周波数を分周比
データに応じて分周するプログラマブルディバイダと、
基準信号を発生する基準発振器と、この基準発振器から
出力される基準信号と前記プログラマブルディバイダに
て分周された信号との位相比較を行い、両信号の位相差
に応じた誤差信号を前記電圧制御発振器の制御電圧とし
て出力する位相比較器と、を備えたＰＬＬ周波数シンセ
サイザにおいて、予め設定した１つ以上の分周比データ
を格納するデータ格納手段と、任意の分周比データを出
力可能なデータ発生手段と、前記データ格納手段に格納
されている分周比データの中の所望の分周比データをプ
ログラマブルディバイダへと入力させる固定モードと前
記データ発生手段から出力される分周比データをプログ
ラマブルディバイダへと入力させる可変モードのうち、
いずれか一方のモードを選択するモード選択手段と、を
備えたものである。

【００１０】上記構成を有する本願請求項１記載のＰＬ
Ｌ周波数シンセサイザにおいて、予め設定していない任
意の周波数を電圧制御発振器から出力させる場合には、
モード選択手段によって可変モードを選択し、データ発
生手段に対し必要とする周波数を得るための分周比を入
力する。するとデータ発生手段からは入力された分周比
に応じた分周比データが出力され、これを受けたプログ
ラマブルディバイダがその分周比データに基づき、電圧
制御発振器から出力される信号の分周を行う。また、固
定モードをモード選択手段によって選択すると、データ
格納手段に格納されている固定データがプログラマブル
ディバイダへと出力され、プログラマブルディバイダは
入力された分周比に従って電圧制御発振器から出力され
る信号の分周を行う。

【００１１】また、上記モード選択手段としては、本願
請求項２記載の発明のように、所定の分周比を格納して
なる単一のメモリと、データ発生手段とを選択的にプロ
グラマブルディバイダに接続させる切替スイッチによっ
て構成することが考えられる。さらに、本願請求項３記
載の発明のように、固定モードにおいて、異なる分周比
データを格納してなる複数のメモリを選択的にプログラ
マブルディバイダに接続させるメモリ選択手段を設ける
ことも可能であり、このように構成すれば、必要とする
複数の周波数を迅速に設定することができる。また、モ
ード選択手段及び信号発生手段を除く各部分は、請求項
５記載のように集積化することが考えられる。

【００１２】また、本願請求項７記載の発明は、受信し
た高周波信号と第１の局部発振回路から出力した信号と
を第１のミキサ回路にて混合して第１の中間周波信号を
得るようにした第１の周波数変換部を有すると共に、第
１の中間周波信号と第２の局部発振回路から出力した信
号とを第２の混合回路で混合して第２の中間周波信号を
得るようにした第２の周波数変換部を有するスーパーヘ
テロダイン方式チューナにおいて、第２の周波数変換部
の制御に請求項１ないし３いずれか記載のＰＬＬ周波数
シンセサイザを用いたものである。

【００１３】そして、上記構成を有する本願請求項７記
載の発明によれば、第２の局部発振回路において、これ
を構成するＰＬＬ周波数シンセサイザの第２のモードを
選択すれば、データ発生手段との間でデータ送信を行う
ことなくプログラマブルディバイダの固定分周比の設定
を行うことができ、電源投入後に自動的に所定の発振周
波数で発振させることが可能となる。また、第２の周波
数変換部に用いるＰＬＬ周波数シンセサイザのプログラ
マブルディバイダの分周比の設定は、固定モードと可変
モードを適宜選択して行うようにすることも可能である
が、本願請求項８記載の発明のように、固定モードのみ
で設定するようにすることも可能であり、これによれ
ば、構成をより簡略化することができる。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、図１は本願発明に係
るＰＬＬ周波数シンセサイザＳ１の一実施形態を示すブ
ロック図、図２は本願発明に係る電子チューナの第１の
実施形態を示すブロック図、図３は本願発明に係る電子
チューナの第２の実施形態を示すブロック図、図４は本
願発明の第３の実施形態を示すブロック図であり、各図
中、上記従来技術と同一もしくは相当部分には同一符号
を付し、その説明の詳細は省く。

【００１５】図１に示すように、本願発明の第１の実施
形態に示すＰＬＬ周波数シンセサイザＳ１は、図５に示
す従来のＰＬＬ周波数シンセサイザと同様に、ＶＣＯ
５、プログラマブルディバイダ１５、位相比較器１６、
基準周波数発振器１７、及びループフィルタ１８からな
るＰＬＬ回路ａ１を備えると共に、マイクロコンピュー
タ１３及びシフトレジスタ１４からなるデータ発生手段
を備えるものとなっている。但し、この実施形態におい
ては、シフトレジスタ１４とプログラマブルディバイダ
１５を接続するラインに切替スイッチ（データ選択手
段）２２を挿入し、この切替スイッチ２２によってシフ
トレジスタ１４とプログラマブルディバイダ１５との接
続、遮断を行い得るようになっており、この点が前述の
従来技術に示したものと異なる。また、この実施形態に
おいて、前記マイクロコンピュータ１３などのデータ発
生手段を除くその他の部分は集積化されたものとなって
いる。

【００１６】さらに、この第１の実施形態においては固
定分周比を格納してなるメモリ２０が設けられ、このメ
モリ２０が前記切替スイッチ２２によって前記プログラ
マブルディバイダ１５との接続、遮断を行い得るように
なっており、このメモリ２０とシフトレジスタ１４とは
前記切替スイッチ２２によって選択的にプログラマブル
ディバイダ１５に接続されるようになっており、この点
も前述の従来技術に示したものと相違する。

【００１７】上記構成を有するＰＬＬ周波数シンセサイ
ザＳ１において、ＰＬＬ回路ａ１では、ＶＣＯ５から出
力された信号がプログラマブルディバイダ１５により設
定された分周比によって分周され、その分周された信号
と基準発振器１７から出力される信号周波数との位相比
較が位相比較器１６で行われ、その位相差に応じた直流
電圧がループフィルタ１８を介してＶＣＯ５に制御電圧
として入力され、ＶＣＯ５は直流電圧に応じて位相差を
減少すべく周波数を変化させる。この際、プログラマブ
ルディバイダ１５の分周比を設定するための分周データ
としては、メモリ２０に格納された固定分周比データ
と、マイクロコンピュータ１３から送信される可変分周
比データの２種類があり、各データは前記切替スイッチ
２２を切り替えることによって選択的にプログラマブル
ディバイダ１５に入力される。ここでマイクロコンピュ
ータ１３からのデータは一般に分周比Ｎに相当する２進
数のシリアルデータとクロックとからなり、シリアルデ
ータはシフトレジスタ１４により、パラレルデータに変
換される。

【００１８】仮に固定分周比が１５００の場合でプログ
ラマブルディバイダ１５が１４ｂｉｔで構成される場合
を想定すると１５００を表す２進数データは、０００１
０１１１０１１１００となる。このデータはメモリ２０
に格納されており、固定モードで用いる場合には図外の
操作部を操作して入力端子２１に切替信号を入力し、モ
ード切替スイッチ２２を固定モード側に設定することに
より、メモリ２０からデータが出力されてプログラマブ
ルディバイダ１５の分周比が１５００に設定され、分周
比１５００に相当する発振周波数がＶＣＯ５から得られ
る。

【００１９】次にＶＣＯ５の発振周波数を自由に設定し
たい場合は、入力端子２１に切替信号を入力してモード
切替スイッチ２１を第２のモード側に設定する。例え
ば、分周比を１０００とする場合、マイクロコンピュー
タからは次のデータが送られる。００００１１１１１０
１０００このデータはシフトレジスタ１４によってパラ
レルデータに変換されてプログラマブルディバイダ１５
に入力され、プログラマブルディバイダ１５では分周比
１０００を設定し、この分周比に相当する発振周波数が
ＶＣＯ５から得られる。

【００２０】このように、上記実施形態におけるＰＬＬ
周波数シンセサイザＳ１では、ＶＣＯ５から特定の周波
数信号を発生させる場合に、メモリ２０から読み出した
分周比データに基づき分周比の設定を行うようになって
おり、従来のように、マイクロコンピュータ１３からプ
ログラマブルディバイダ１５へとデータバスを介して分
周比データを伝送する必要がない。このため、分周比デ
ータにディジタルノイズが含まれる可能性が従来に比べ
て大幅に低減し、これを用いるチューナなどの装置の性
能も著しく向上する。なお、上記実施形態においては、
所定の分周比データを格納してなる単一のメモリ２０を
設け、固定モードにおいては、常に一定の分周比が設定
されるものとなっているが、複数のメモリにそれぞれ異
なる分周比データを格納し、固定モードにおいて、それ
らメモリに格納されている分周比データを適宜選択的に
読み出すようにすることも可能である。この場合、モー
ドの選択手段に加え、固定モードにおけるメモリ選択手
段を設けることが必要となる。

【００２１】図２は本発明に係る電子チューナＴＵ１の
第１の実施形態を示すブロック図である。なお、図２に
おいて、前述の従来技術と同一もしくは相当部分には同
一符合を付し、その説明の詳細は省く。この実施形態に
おける電子チューナＴＵ１は、前述の従来技術にて示し
た電子チューナＴＵと同様に、入力端子１と出力端子２
との間に、フィルタ７、高周波増幅器８、第１の周波数
変換部Ａ、フィルタ９、中間周波増幅器１０、第２の周
波数変換部Ｂ、フィルタ１１及び増幅器１３などを順次
設けたものとなっている。

【００２２】そして、前記第１の周波数変換部Ａは、そ
のプログラマブルディバイダ１５ａがマイクロコンピュ
ータ１３にシフトレジスタ１４ａを介して接続されてお
り、この点も上記従来技術と同様であるが、この実施の
形態における第２の周波数変換部Ｂのプログラマブルデ
ィバイダ１５ｂには、メモリ２０と、マイクロコンピュ
ータ１３に接続されたシフトレジスタ１４ｂとを切替ス
イッチ（モード選択手段）２２によって選択的に接続し
得るようになっており、この点が従来技術と顕著に相違
するものとなっている。すなわち、前記切替スイッチ２
２は、操作者によって図外の操作部から所定の切替信号
が入力端子２１に入力されると、プログラマブルディバ
イダ１５ｂのデータ入力端子が、シフトレジスタ１４ｂ
の出力端子またはメモリ２０の出力端子に選択的に接続
されるようになっている。なお、その他の構成は、図６
に示した従来の技術と同様である。

【００２３】以上の構成を有する電子チューナＴＵ１に
おいて、入力端子１から入力された高周波信号はフィル
タ７、及び増幅器８を介して第１の周波数変換部Ａの第
１のミキサ回路３に入力される。第１の局部発振器５ａ
からは選局したい高周波信号に相当する周波数の信号が
出力され、ミキサ回路３にて高周波信号と混合されて第
１の中間周波信号が得られる。この時、第１の周波数変
換部Ａのプログラマブルディバイダ１５ａには、操作者
が図外の入力装置によって設定した選局周波数に対応す
る分周比データがマイクロコンピュータ１３からレジス
タ１４ａを介して送出され、この分周データに基づきプ
ログラマブルディバイダ１５ａが局部発振器５ａからの
信号を分周するようになっている。そして、第１の局部
発振器５ａの出力信号と混合されて変換された第１の中
間周波信号は、フィルタ９及び中間周波増幅器１０を介
して第２の周波数変換部Ｂの第２のミキサ回路４へと送
られる。この第２のミキサ回路４では、入力されてきた
第１の中間周波信号と第２の局部発信器５ｂからの出力
信号とを混合して第２の中間周波信号に変換される。

【００２４】この時、第２の周波数変換部Ｂのプログラ
マブルディバイダ１５ｂは、シフトレジスタ１４ｂまた
はメモリ２０のいずれか一方の出力端子に接続されてお
り、その一方の出力端子から送出される分周比データに
従って分周を行う。メモリ２０には、正常動作時におい
て復調に最適な分周比が設定されているため、操作者
は、モード選択指令を切替スイッチ２２の入力端子に入
力し、メモリ２０の出力端子をプログラマブルディバイ
ダ１５ｂに接続しておく。これにより、メモリ２０に格
納されている分周比データはプログラマブルディバイダ
１５ｂへと入力され、第２の局部発振器５ｂからは一定
の周波数が出力される。そして、この第２の周波数変換
部Ｂから出力される第２の中間周波信号はフィルタ１１
及び増幅器１２を介して出力端子２から出力される。

【００２５】このように、この実施の形態では、プログ
ラマブルディバイダ１５ｂに対して固定の分周比データ
が入力されており、マイクロコンピュータ１３からのデ
ータ伝送が行われないため、プログラマブルディバイダ
１５ｂに対しデータの伝送誤差が発生する可能性は極め
て低く、電源投入後の応答時間を大幅に短縮することが
でき、チューナとして優れた性能を得ることができる。
また、第２のＰＬＬ回路Ｂ１に分周比データを伝送する
ためのプログラムも不要であり、メモリの容量を削減す
ることができる。

【００２６】ところで、上記第２の局部発振器５ｂの周
波数は、式（１）からも分かるように、基準周波数に比
例しているため、基準周波数の精度によっては、第２の
局部発振器５ｂに誤差を発生する場合がある。アプリケ
ーションによってはこの誤差が無視できないことがあ
り、その時の周波数補正には、第２の局部発振周波数を
変化させることがある。これは、切替スイッチ２１を可
変モードに設定し、シフトレジスタ１４ｂとプログラマ
ブルディバイダ１５ｂとを接続してマイクロコンピュー
タ１３から補正周波数に相当する分周比データをプロバ
イダ１５ｂへと送り、第２の局部発振器５ｂでの周波数
設定を行う。

【００２７】なお、上記実施の形態における電子チュー
ナＴＵ１では、第２の周波数変換部Ｂにおいて固定モー
ドと可変モードとを選択可能としたが、一般には、上記
のような周波数の誤差は無視できる範囲に抑えられ、周
波数の補正を必要としない場合が多いため、このような
場合には、図３に示す本発明の第２の実施形態における
電子チューナＴＵ２のように、一定の分周比にて分周を
行う固定ディバイダ２７を設けるようにしても良い。な
お、図３中、前記第１の実施形態と同一もしくは相当部
分には、同一符号を付してある。この第２の実施形態に
よれば、前記第１の実施形態におけるシフトレジスタ１
４ｂやマイクロコンピュータ１３との接続、及びメモリ
２０などを削除でき、かつディバイダとしてもプログラ
マブルディバイダ１５ｂに比して簡略化された安価な回
路構成のディバイダを用いることができるため、大幅な
コスト低減が可能となる。

【００２８】また、図４は本発明の第３の実施形態にお
ける電子チューナＴＵ３を示すブロック図であり、同図
において、上記各実施形態と同一もしくは相当部分には
同一符号を付し、その説明の詳細は省く。ここに示す第
３の実施形態では、上記第１の実施形態におけるシフト
レジスタ１４ｂを削除する一方、プログラマブルディバ
イダ１５ｂに接続されるメモリを複数個（ここでは２
個）設け、各メモリ２８，２９には異なる分周比データ
を格納し、かつプログラマブルディバイダ１５ｂと各メ
モリ２８，２９との接続を、入力端子２１に切替信号を
入力して切替スイッチ２２を切り替えることにより、選
択的に行い得るようになっている。従って、この第３の
実施形態においても、分周比の設定モードは第２の実施
形態と同様に固定モードのみとなっているが、固定モー
ドにおいて切替スイッチ２２により複数の分周比の中の
いずれか一つを選択し得るものとなっている。

【００２９】そして、この第３の実施形態によれば、シ
ステムによって第２の局部発振周波数が異なる場合に
も、対応することができ高汎用性を得ることができるも
のとなっている。例えば、ＣＡＴＶのアプリケーション
において、受信周波数帯５４ＭＨｚ〜５５０ＭＨｚのシ
ステムでは５００ＭＨｚ帯の周波数が用いられ、５４Ｍ
Ｈｚ〜７５０ＭＨｚのシステムでは９００ＭＨｚ帯の周
波数が用いられるようになっており、こうした異なるシ
ステムにおいて、第２のＰＬＬ回路Ｂ１を共通設計する
場合には、上記の第２の実施形態のように一つの分周比
のみでは対応できず、また、上記第１の実施形態のよう
に可変モードを持たせるとコスト高になってしまう。こ
のため、この第３の実施形態では、固定モードにおいて
複数のメモリ２８，２９に異なる分周比データを格納し
ておき、これらを選択的に使用するようにし、いわば、
第１の実施形態と第２の実施形態との中間的構成を持た
せて複数のシステムに安価に対応させ得るものとなって
いる。

【００３０】なお、以上の説明では、本発明のＰＬＬ周
波数シンセサイザを電子チューナに用いた場合を例にと
り説明したが、本発明に係るＰＬＬ周波数シンセサイザ
は、電子チューナ以外のものにも適用可能である。ま
た、電子チューナの第１の実施形態ないし第３の実施形
態における第１の周波数変換部Ａには、マイクロコンピ
ュータ１３によって分周比を任意の値に変化させ得るよ
うにした、いわば可変モードのみで制御されるＰＬＬ回
路Ａ１を備えるものを用いたが、第１の周波数変換部に
も第２の周波数変換部と同様に、可変モードと固定モー
ドを選択し得るように構成とすることも可能であり、さ
らに、適用する受信装置によっては、第１の周波数変換
部に１つ以上の分周比を設定し得る周波数変換部を用い
ることも可能であり、本発明に係る電子チューナは特に
上記実施形態に限定されるものではない。また、電子チ
ューナの第１の実施形態ないし第３の実施形態における
局部発振回路５ｂとミキサ回路４のうち少なくとも１つ
の回路と、本発明を構成するＰＬＬ周波数シンセサイザ
とを集積化してこれらの回路占有面積を小さくすること
により高周波信号の輻射を抑え、第１の局部発振信号と
第２の局部発振信号との干渉による不要信号の発生を抑
え、あるいはチューナからの不要輻射を低減することが
できる。

【００３１】

【発明の効果】以上説明した通り本発明に係るＰＬＬ周
波数シンセサイザによれば、デバイダに対する固定分周
比の設定においてマイクロコンピュータなどのデータ発
生手段から分周比データを送る必要がないため、電源投
入後の時間応答が早くなると共に、制御データバスを廃
止できるため分周比データなどにバスノイズが混入する
可能性も低減される。このため、本発明に係るＰＬＬ周
波数シンセサイザを用いた電子チューナによれば、安価
な構成で高性能を実現することができると共に、制御プ
ログラムを簡略化でき、メモリを削減することができる
という効果がある。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ周波数シンセサイザの一実
施形態を示すブロック図である。

【図２】本発明に係る電子チューナの第１の実施形態を
示すブロック図である。

【図３】本発明に係る電子チューナの第２の実施形態を
示すブロック図である。

【図４】本発明に係る電子チューナの第３の実施形態を
示すブロック図である。

【図５】従来のＰＬＬ周波数シンセサイザのブロック図
である。

【図６】従来の電子チューナのブロック図である。

【符号の説明】

１ 入力端子 ２ 出力端子 ３ 第１のミキサ回路 ４ 第２のミキサ回路 ５，５ａ，５ｂ ＶＣＯ ７，９，１１ フィルタ ８，１０，１２ 増幅器 １３ マイクロコンピュータ １４，１４ａ，１４ｂ シフトレジスタ １５，１５ａ，１５ｂ プログラマブルディバイダ １６，１６ａ，１６ｂ 位相比較器 １７，１７ａ，１７ｂ 基準信号発振器 １８，１８ａ，１８ｂ ループフィルタ ２０，２８，２９ メモリ ２１ 入力端子 ２２ 切替スイッチ ２７ 固定ディバイダ Ａ 第１の周波数変換部 Ａ１ ＰＬＬ回路 Ｂ 第２の周波数変換部 Ｂ１ ＰＬＬ回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力される制御電圧に応じて発振周波数
   を変化させる電圧制御発振器と、 この電圧制御発振器から出力される発振周波数を分周比
   データに応じて分周するプログラマブルディバイダと、 基準信号を発生する基準発振器と、 この基準発振器から出力される基準信号と前記プログラ
   マブルディバイダにて分周された信号との位相比較を行
   い、両信号の位相差に応じた誤差信号を前記電圧制御発
   振器の制御電圧として出力する位相比較器と、を備えた
   ＰＬＬ周波数シンセサイザにおいて、 予め設定した１つ以上の分周比データを格納するデータ
   格納手段と、 任意の分周比データを出力可能なデータ発生手段と、 前記データ格納手段に格納されている分周比データの中
   の所望の分周比データをプログラマブルディバイダへと
   入力させる固定モードと前記データ発生手段から出力さ
   れる分周比データをプログラマブルディバイダへと入力
   させる可変モードのうち、いずれか一方のモードを選択
   するモード選択手段と、を備えたことを特徴とするＰＬ
   Ｌ周波数シンセサイザ。
2. 【請求項２】 モード選択手段は、所定の分周比を格納
   してなる単一のメモリと、データ発生手段とを選択的に
   プログラマブルディバイダに接続させる切替スイッチに
   よって構成されることを特徴とする請求項１記載のＰＬ
   Ｌ周波数シンセサイザ。
3. 【請求項３】 固定モードにおいて、異なる分周比デー
   タを格納してなる複数のメモリを選択的にプログラマブ
   ルディバイダに接続させるメモリ選択手段を設けたこと
   を特徴とする請求項１または２いずれか記載のＰＬＬ周
   波数シンセサイザ。
4. 【請求項４】 データ発生手段を除く各部分を集積化し
   たことを特徴とする請求項１ないし３いずれか記載のＰ
   ＬＬ周波数シンセサイザ。
5. 【請求項５】 受信した高周波信号と局部発振回路から
   出力した信号とをミキサ回路にて混合させることにより
   中間周波信号を得るようにした周波数変換部を有するス
   ーパーヘテロダイン方式チューナにおいて、前記局部発
   振回路に請求項１ないし４いずれか記載のＰＬＬ周波数
   シンセサイザを用いたことを特徴とする電子チューナ。
6. 【請求項６】 局部発振回路とミキサ回路のうち、少な
   くとも１つの回路と請求項４記載のＰＬＬ周波数シンセ
   サイザとを集積化したことを特徴とする請求項５記載の
   電子チューナ。
7. 【請求項７】 受信した高周波信号と第１の局部発振回
   路から出力した信号とを第１のミキサ回路にて混合して
   第１の中間周波信号を得るようにした第１の周波数変換
   部を有すると共に、第１の中間周波信号と第２の局部発
   振回路から出力した信号とを第２の混合回路で混合して
   第２の中間周波信号を得るようにした第２の周波数変換
   部を有するスーパーヘテロダイン方式チューナにおい
   て、 第２の周波数変換部の制御に請求項１ないし４いずれか
   記載のＰＬＬ周波数シンセサイザを用いたことを特徴と
   する電子チューナ。
8. 【請求項８】 第２の周波数変換部に用いるＰＬＬ周波
   数シンセサイザのプログラマブルディバイダの分周比
   は、固定モードのみで設定されることを特徴とする請求
   項７記載の電子チューナ。