JPH11243014A - インダクタ - Google Patents
インダクタInfo
- Publication number
- JPH11243014A JPH11243014A JP4398798A JP4398798A JPH11243014A JP H11243014 A JPH11243014 A JP H11243014A JP 4398798 A JP4398798 A JP 4398798A JP 4398798 A JP4398798 A JP 4398798A JP H11243014 A JPH11243014 A JP H11243014A
- Authority
- JP
- Japan
- Prior art keywords
- closed curve
- frame
- inductor
- conductor
- closed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
- H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed inductors
Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【課題】 従来の２次元形状のインダクタでは、小型化
を図りつつ十分大きなインダクタンス値を得ることが困
難であった。 【解決手段】 誘電体基板22に形成され、所定の条件
（１）〜（３）の少なくとも１つを満たす閉曲線の形状
を有するインダクタンス形成用の導体線23と、その一部
を切断してその両端に接続された外部導出用の端子導体
24ａ・24ｂとから成るインダクタである。（１）正方形
の枠内に配置され、枠の２つの対角線に対して線対称な
閉曲線。（２）４つの閉曲線を所定の手順で接続した、
正方形の大枠内に配置され、大枠の２つの対角線に対し
て線対称な閉曲線。（３）枠内または大枠内の少なくと
も一部を縮小または拡大し、（１）の閉曲線または
（２）の閉曲線を平面上または曲面上に変形させて配置
した閉曲線。
を図りつつ十分大きなインダクタンス値を得ることが困
難であった。 【解決手段】 誘電体基板22に形成され、所定の条件
（１）〜（３）の少なくとも１つを満たす閉曲線の形状
を有するインダクタンス形成用の導体線23と、その一部
を切断してその両端に接続された外部導出用の端子導体
24ａ・24ｂとから成るインダクタである。（１）正方形
の枠内に配置され、枠の２つの対角線に対して線対称な
閉曲線。（２）４つの閉曲線を所定の手順で接続した、
正方形の大枠内に配置され、大枠の２つの対角線に対し
て線対称な閉曲線。（３）枠内または大枠内の少なくと
も一部を縮小または拡大し、（１）の閉曲線または
（２）の閉曲線を平面上または曲面上に変形させて配置
した閉曲線。
Description
【０００１】
【発明の属する技術分野】本発明は、多層回路基板やマ
ルチチップモジュール・ハイブリット回路等の印刷回路
に好適な、２次元的な形状で大きなインダクタンスを得
ることができるインダクタに関するものである。
ルチチップモジュール・ハイブリット回路等の印刷回路
に好適な、２次元的な形状で大きなインダクタンスを得
ることができるインダクタに関するものである。
【０００２】
【従来の技術】インダクタは、通常、図３に概略の原理
図で示すように、１枚の面を張るように構成された電流
Ｉの流れている閉じた環状の導体線１と、そのように張
られた面と交差する磁束Φとで形成される。
図で示すように、１枚の面を張るように構成された電流
Ｉの流れている閉じた環状の導体線１と、そのように張
られた面と交差する磁束Φとで形成される。
【０００３】また、インダクタは、図４に図３と同様の
概略の原理図で示すように、直径がＤである環状の導体
線１の周囲に理想的には無限の大きさの空間、実用的に
はその張られた面と同程度の寸法である約Ｄの厚みと約
２Ｄの直径の大きさの周りの空間を必要とすることか
ら、通常は３次元的な形状の構成となる。
概略の原理図で示すように、直径がＤである環状の導体
線１の周囲に理想的には無限の大きさの空間、実用的に
はその張られた面と同程度の寸法である約Ｄの厚みと約
２Ｄの直径の大きさの周りの空間を必要とすることか
ら、通常は３次元的な形状の構成となる。
【０００４】
【発明が解決しようとする問題点】前述のようにインダ
クタは、環状の導体線１およびその導体線１の張られる
面の面積に対して交差磁束Φを確保するためにこの面積
と同じ程度の大きさの周りの空間を必要とすることか
ら、通常は３次元的な形状を必要とする。これに対し、
インダクタの小型化を図るべくより次元の低い形の構
造、例えば２次元的な形状のインダクタを実現するため
に、従来より多層回路基板等において電子回路の一部を
構成するインダクタを厚膜印刷技術や薄膜技術により２
次元的な形状で形成することが行なわれている。
クタは、環状の導体線１およびその導体線１の張られる
面の面積に対して交差磁束Φを確保するためにこの面積
と同じ程度の大きさの周りの空間を必要とすることか
ら、通常は３次元的な形状を必要とする。これに対し、
インダクタの小型化を図るべくより次元の低い形の構
造、例えば２次元的な形状のインダクタを実現するため
に、従来より多層回路基板等において電子回路の一部を
構成するインダクタを厚膜印刷技術や薄膜技術により２
次元的な形状で形成することが行なわれている。
【０００５】しかし、この場合、単純な環状の導体線を
形成するだけでは、環状の導体線の上下の空間が制限さ
れることにより交差磁束が減少したり損失が増大したり
してインダクタンス値が小さくなってしまうという欠点
があるため、小型化を図りつつ十分なインダクタンス値
を確保することは困難であった。
形成するだけでは、環状の導体線の上下の空間が制限さ
れることにより交差磁束が減少したり損失が増大したり
してインダクタンス値が小さくなってしまうという欠点
があるため、小型化を図りつつ十分なインダクタンス値
を確保することは困難であった。
【０００６】これは、環状の導体線の張られる面に対し
て無理に小さな厚みとした２次元的な形状とすると、張
られる面を交差する交差磁束が減少してインダクタンス
値が減少し、また損失によりＱ値も悪化するためであ
る。
て無理に小さな厚みとした２次元的な形状とすると、張
られる面を交差する交差磁束が減少してインダクタンス
値が減少し、また損失によりＱ値も悪化するためであ
る。
【０００７】これに対し、従来より、上記の欠点をある
程度容認した上でその欠点を補いつつ２次元的な形状で
所望のインダクタンスを得るためのインダクタとして、
例えば図５に斜視図で概略構成を示すスパイラルインダ
クタや図６に同じく斜視図で概略構成を示すミアンダ型
インダクタ、あるいは図７に斜視図で概略構成を示すマ
イクロストリップ線路の一端を短縮したもの等が知られ
ている。
程度容認した上でその欠点を補いつつ２次元的な形状で
所望のインダクタンスを得るためのインダクタとして、
例えば図５に斜視図で概略構成を示すスパイラルインダ
クタや図６に同じく斜視図で概略構成を示すミアンダ型
インダクタ、あるいは図７に斜視図で概略構成を示すマ
イクロストリップ線路の一端を短縮したもの等が知られ
ている。
【０００８】図５に示すスパイラルインダクタは、基板
２上に導体線３をスパイラル状に配設し、相互インダク
タンスを利用して少しでもイングクタンス値をあげよう
とするものである。しかし、インダクタとしての厚みを
制限したことによる交差磁束の減少に関しては何ら改善
は無く、導体線３を複数巻きにすることによる改善効果
も僅かであるという問題点があった。
２上に導体線３をスパイラル状に配設し、相互インダク
タンスを利用して少しでもイングクタンス値をあげよう
とするものである。しかし、インダクタとしての厚みを
制限したことによる交差磁束の減少に関しては何ら改善
は無く、導体線３を複数巻きにすることによる改善効果
も僅かであるという問題点があった。
【０００９】図６に示すミアンダ型インダクタは、基板
４上に導体線５をジグザク的なパターンにして配設し、
少しでも導体線５の長さを確保しようとしたものであ
る。しかし、このような構成とすることは何ら本質的な
改善では無く、経験的に僅かにインダクタンス値が増え
ることが知られているのみであり、十分なインダクタ値
が得られないという問題点があった。
４上に導体線５をジグザク的なパターンにして配設し、
少しでも導体線５の長さを確保しようとしたものであ
る。しかし、このような構成とすることは何ら本質的な
改善では無く、経験的に僅かにインダクタンス値が増え
ることが知られているのみであり、十分なインダクタ値
が得られないという問題点があった。
【００１０】また、図７に示すように基板６上に形成さ
れたマイクロストリップ線路７の一端をビア導体８等に
より短絡してインダクタとする場合は、スパイラルイン
ダクタやミアンダ型インダクタと比較して、ビア導体８
の寸法を確保するための基板６の厚みやマイクロストリ
ップ線路７の長さ方向の寸法が必要であり、しかも実用
的な特性インピーダンスとの関係でインダクタンス値が
小さい等、使用するスペースの効率がさらに良くないと
いう問題点があった。
れたマイクロストリップ線路７の一端をビア導体８等に
より短絡してインダクタとする場合は、スパイラルイン
ダクタやミアンダ型インダクタと比較して、ビア導体８
の寸法を確保するための基板６の厚みやマイクロストリ
ップ線路７の長さ方向の寸法が必要であり、しかも実用
的な特性インピーダンスとの関係でインダクタンス値が
小さい等、使用するスペースの効率がさらに良くないと
いう問題点があった。
【００１１】本発明は上記事情に鑑みて本発明者が鋭意
研究に努めた結果完成されたものであり、その目的は、
厚膜印刷技術や薄膜形成技術といった多層回路基板の製
造に容易に適用できる技術でもって形成でき、各種の回
路基板に対して高集積化や高密度実装化に対応して形成
するのに適した２次元的な形状でありながら、従来の２
次元な形状のインダクタよりも大きなインダクタンスを
得ることができるインダクタを提供することにある。
研究に努めた結果完成されたものであり、その目的は、
厚膜印刷技術や薄膜形成技術といった多層回路基板の製
造に容易に適用できる技術でもって形成でき、各種の回
路基板に対して高集積化や高密度実装化に対応して形成
するのに適した２次元的な形状でありながら、従来の２
次元な形状のインダクタよりも大きなインダクタンスを
得ることができるインダクタを提供することにある。
【００１２】
【問題点を解決するための手段】本発明は上記の問題点
を解決するため、３次元形状のインダクタと同程度のイ
ンダクタンス値を、より次元を低く、すなわちほぼ２次
元の形状とした厚みの薄い形状のインダクタにより実現
する手段を提案するものである。
を解決するため、３次元形状のインダクタと同程度のイ
ンダクタンス値を、より次元を低く、すなわちほぼ２次
元の形状とした厚みの薄い形状のインダクタにより実現
する手段を提案するものである。
【００１３】例えば、ある直径の環状の導体線から成る
インダクタがあり、それと同様の形状のインダククが複
数個互いに影響が少なくなるほどに離されて配置され、
かつそれぞれが直列に接続されているものとする。その
場合の全体のインダクタンス値はそれぞれのインダクタ
のインダクタンス値の和となる。
インダクタがあり、それと同様の形状のインダククが複
数個互いに影響が少なくなるほどに離されて配置され、
かつそれぞれが直列に接続されているものとする。その
場合の全体のインダクタンス値はそれぞれのインダクタ
のインダクタンス値の和となる。
【００１４】一方、個々のこれら環状のインダクタが必
要とする空間は、前述のようにほぼその直径の２倍程度
の直径および同程度の厚みを有する空間であることか
ら、個々のこれらインダクタがある同じ平面上に載って
いれば、全体のインダクタの必要とする空間は、この平
面の大きさおよび個々のインダククの直径と同程度の厚
みを有する空間となる。従って、この場合には個々のイ
ングクタンス値の和のインダクタを個々のインダクタの
直径程度の厚みの寸法を有するインダクタンス素子で実
現できることとなり、これにより薄い形状、すなわち２
次元形状のインダクタが実現できることとなる。
要とする空間は、前述のようにほぼその直径の２倍程度
の直径および同程度の厚みを有する空間であることか
ら、個々のこれらインダクタがある同じ平面上に載って
いれば、全体のインダクタの必要とする空間は、この平
面の大きさおよび個々のインダククの直径と同程度の厚
みを有する空間となる。従って、この場合には個々のイ
ングクタンス値の和のインダクタを個々のインダクタの
直径程度の厚みの寸法を有するインダクタンス素子で実
現できることとなり、これにより薄い形状、すなわち２
次元形状のインダクタが実現できることとなる。
【００１５】本発明者は、このような個々の環状のイン
ダクタを相互に接続した２次元形状のインダクタとし
て、誘電体基板に以下に示す条件を満たす閉曲線の形状
を有するインダクタ形成用の導体線を形成し、その一部
を切断して端子導体により外部に導出することによっ
て、小さい寸法で所望の大きなインダクタンス値を有す
るインダクタを得ることができることを見出した。
ダクタを相互に接続した２次元形状のインダクタとし
て、誘電体基板に以下に示す条件を満たす閉曲線の形状
を有するインダクタ形成用の導体線を形成し、その一部
を切断して端子導体により外部に導出することによっ
て、小さい寸法で所望の大きなインダクタンス値を有す
るインダクタを得ることができることを見出した。
【００１６】すなわち、本発明のインダクタは、誘電体
基板に形成され、下記条件（１）〜（３）の少なくとも
１つを満たす閉曲線の形状を有するインダクタンス形成
用の導体線と、この導体線の一部を切断してその両端に
接続された外部導出用の端子導体とから成ることを特徴
とするものである。 （１）正方形の枠内に配置され、該枠の２つの対角線に
対して線対称な閉曲線である。 （２）前記枠を４つ正方形状に並べた大枠内に配置さ
れ、各々の枠内に配置した前記閉曲線の前記大枠の対角
線と前記大枠の中心点側で交わる部位に開口部を形成す
るとともに互いに隣接する前記閉曲線の前記開口部同士
を前記大枠の２つの対角線に対して線対称な補助曲線で
接続して成り、前記大枠の２つの対角線に対して線対称
な閉曲線である。 （３）前記枠内または前記大枠内の少なくとも一部を縮
小または拡大し、前記（１）の閉曲線または前記（２）
の閉曲線を平面上または曲面上に変形させて配置した閉
曲線である。 本発明のインダクタは、誘電体基板の表面または内部の
ある同一面上で、上記の条件のいずれかを満たす閉曲線
の形状を有するインダクタ形成用の導体線が形成され、
その一部が切断されてその両端に外部導出用の端子導体
が接続されており、その導体線の環状部分によりインダ
クタンスを形成しているものであり、このような閉曲線
形状の導体線は、所望の厚みおよび線幅で誘電体基板の
所定の同一面上に厚膜印刷技術や薄膜形成技術等の適当
な技術を用いて容易に形成して配設することができる。
基板に形成され、下記条件（１）〜（３）の少なくとも
１つを満たす閉曲線の形状を有するインダクタンス形成
用の導体線と、この導体線の一部を切断してその両端に
接続された外部導出用の端子導体とから成ることを特徴
とするものである。 （１）正方形の枠内に配置され、該枠の２つの対角線に
対して線対称な閉曲線である。 （２）前記枠を４つ正方形状に並べた大枠内に配置さ
れ、各々の枠内に配置した前記閉曲線の前記大枠の対角
線と前記大枠の中心点側で交わる部位に開口部を形成す
るとともに互いに隣接する前記閉曲線の前記開口部同士
を前記大枠の２つの対角線に対して線対称な補助曲線で
接続して成り、前記大枠の２つの対角線に対して線対称
な閉曲線である。 （３）前記枠内または前記大枠内の少なくとも一部を縮
小または拡大し、前記（１）の閉曲線または前記（２）
の閉曲線を平面上または曲面上に変形させて配置した閉
曲線である。 本発明のインダクタは、誘電体基板の表面または内部の
ある同一面上で、上記の条件のいずれかを満たす閉曲線
の形状を有するインダクタ形成用の導体線が形成され、
その一部が切断されてその両端に外部導出用の端子導体
が接続されており、その導体線の環状部分によりインダ
クタンスを形成しているものであり、このような閉曲線
形状の導体線は、所望の厚みおよび線幅で誘電体基板の
所定の同一面上に厚膜印刷技術や薄膜形成技術等の適当
な技術を用いて容易に形成して配設することができる。
【００１７】そして、インダクタンス形成用の導体線を
上記の各条件を満たす閉曲線の形状とすると、この閉曲
線は誘電体基板の同一面上に上記の条件に示された規則
に従って交差することなく任意に長くすることのできる
閉曲線であることから、その閉曲線の長さを極めて長く
かつ任意に設定しつつインダクタンスに寄与する環状部
分を効率良く配置させることができ、それによって所望
の高いインダクタンス値を容易に実現することができ
る。
上記の各条件を満たす閉曲線の形状とすると、この閉曲
線は誘電体基板の同一面上に上記の条件に示された規則
に従って交差することなく任意に長くすることのできる
閉曲線であることから、その閉曲線の長さを極めて長く
かつ任意に設定しつつインダクタンスに寄与する環状部
分を効率良く配置させることができ、それによって所望
の高いインダクタンス値を容易に実現することができ
る。
【００１８】このように、本発明のインダクタンスによ
れば、誘電体基板に上記（１）〜（３）の少なくとも１
つの条件を満たす閉曲線の形状を有するインダクタンス
形成用の導体線を形成して構成されることから、限られ
た面積の正方形の平面上あるいはその正方形を変形させ
た平面上または曲面上に、インダクタンス形成用の導体
線の長さを上記の各閉曲線の形状として極めて長くかつ
任意に設定しつつインダクタンスに寄与する環状部分を
効率よく配置することができ、２次元の形状でありなが
ら３次元形状のインダクタと同等以上のインダクタンス
値を得ることができる。
れば、誘電体基板に上記（１）〜（３）の少なくとも１
つの条件を満たす閉曲線の形状を有するインダクタンス
形成用の導体線を形成して構成されることから、限られ
た面積の正方形の平面上あるいはその正方形を変形させ
た平面上または曲面上に、インダクタンス形成用の導体
線の長さを上記の各閉曲線の形状として極めて長くかつ
任意に設定しつつインダクタンスに寄与する環状部分を
効率よく配置することができ、２次元の形状でありなが
ら３次元形状のインダクタと同等以上のインダクタンス
値を得ることができる。
【００１９】また、本発明のインダクタによれば、上記
の条件（１）を基本として条件（２）を適用することに
より、正方形の枠と大枠との面積を同じとした場合にほ
ぼ２倍の長さでインダクタンス形成用の導体線を配設す
ることができて、その導体線の環状部分により形成され
るインダクタンスにより高いインダクタンス値のインダ
クタを容易に実現することができる。さらに、条件
（３）を適用することにより誘電体基板の表面または内
部の平坦面上のみならず凹凸等の種々の曲面上にも所望
のインダクタンス値のインダクタを容易に実現すること
ができる。
の条件（１）を基本として条件（２）を適用することに
より、正方形の枠と大枠との面積を同じとした場合にほ
ぼ２倍の長さでインダクタンス形成用の導体線を配設す
ることができて、その導体線の環状部分により形成され
るインダクタンスにより高いインダクタンス値のインダ
クタを容易に実現することができる。さらに、条件
（３）を適用することにより誘電体基板の表面または内
部の平坦面上のみならず凹凸等の種々の曲面上にも所望
のインダクタンス値のインダクタを容易に実現すること
ができる。
【００２０】さらに、本発明のインダクタによれば、誘
電体基板の表面または内部の同一面上でインダクタンス
形成用の導体線を形成し、その一部を切断してその両端
に外部導出用の端子導体を接続することにより構成され
ていることから、これら導体線および端子導体を厚膜印
刷技術や薄膜形成技術といった回路基板の製造に容易に
適用できる技術でもって形成することができるので、各
種の回路基板に対してその表面や内部の誘電体層上に高
集積化や高密度実装化に対応して形成することができ、
しかもほぼ２次元形状で、より次元の高い形状のインダ
クタと同等以上の高いインダクタンス値を実現すること
ができる。
電体基板の表面または内部の同一面上でインダクタンス
形成用の導体線を形成し、その一部を切断してその両端
に外部導出用の端子導体を接続することにより構成され
ていることから、これら導体線および端子導体を厚膜印
刷技術や薄膜形成技術といった回路基板の製造に容易に
適用できる技術でもって形成することができるので、各
種の回路基板に対してその表面や内部の誘電体層上に高
集積化や高密度実装化に対応して形成することができ、
しかもほぼ２次元形状で、より次元の高い形状のインダ
クタと同等以上の高いインダクタンス値を実現すること
ができる。
【００２１】
【発明の実施の形態】以下、本発明のインダクタについ
て図面に基づき説明する。図１（ａ）〜（ｄ）は、それ
ぞれ本発明のインダクタの実施の形態の一例を説明する
ための平面図である。まず、図１（ａ）に示すように、
正方形の枠11（実線で示す）内に、この枠11の２つの対
角線12（破線で示す）に対して線対称な閉曲線13を配置
する。ここでは閉曲線13として円を例示しており、この
場合にはさらに枠の中心点を原点として相対向する２辺
に平行にｘ軸を、このｘ軸に垂直にｙ軸を配置した場合
（それぞれ一点鎖線で示す）に、閉曲線13はこれらｘ軸
およびｙ軸に対しても線対称となっている。
て図面に基づき説明する。図１（ａ）〜（ｄ）は、それ
ぞれ本発明のインダクタの実施の形態の一例を説明する
ための平面図である。まず、図１（ａ）に示すように、
正方形の枠11（実線で示す）内に、この枠11の２つの対
角線12（破線で示す）に対して線対称な閉曲線13を配置
する。ここでは閉曲線13として円を例示しており、この
場合にはさらに枠の中心点を原点として相対向する２辺
に平行にｘ軸を、このｘ軸に垂直にｙ軸を配置した場合
（それぞれ一点鎖線で示す）に、閉曲線13はこれらｘ軸
およびｙ軸に対しても線対称となっている。
【００２２】ここで、このような単純な閉曲線13では、
その環状部分によっては本発明のインダクタにより実現
しようとする大きなインダクタンス値は得られないの
で、この閉曲線13を仮に０次の閉曲線とする。
その環状部分によっては本発明のインダクタにより実現
しようとする大きなインダクタンス値は得られないの
で、この閉曲線13を仮に０次の閉曲線とする。
【００２３】すなわち、０次の閉曲線として１辺の長さ
が１の正方形の枠11の中心に半径ｒ＝１／３の円を描い
た場合であれば、この状態での閉曲線13（円周）の長さ
は、２πｒ×２＊＊ｉ＝２πｒ×２＊＊０＝２πｒであ
る。
が１の正方形の枠11の中心に半径ｒ＝１／３の円を描い
た場合であれば、この状態での閉曲線13（円周）の長さ
は、２πｒ×２＊＊ｉ＝２πｒ×２＊＊０＝２πｒであ
る。
【００２４】そこで、図１（ｂ）に示すように、この枠
11を４つ正方形状に隙間なく並べて正方形の枠14とする
と、この新たな正方形の枠14内には、その中央を原点に
ｘ軸およびｙ軸を配置した場合にそれぞれ第１・第２・
第３・第４象限に図１（ａ）の閉曲線13が配置されるこ
ととなる。
11を４つ正方形状に隙間なく並べて正方形の枠14とする
と、この新たな正方形の枠14内には、その中央を原点に
ｘ軸およびｙ軸を配置した場合にそれぞれ第１・第２・
第３・第４象限に図１（ａ）の閉曲線13が配置されるこ
ととなる。
【００２５】このように、０次の閉曲線13が配置された
正方形の枠11を４つ正方形状に隙間なく並べて正方形の
枠14とすると、その状態では４つの円の円周の長さの合
計は０次の閉曲線13の４倍となり、２πｒ×４となる。
正方形の枠11を４つ正方形状に隙間なく並べて正方形の
枠14とすると、その状態では４つの円の円周の長さの合
計は０次の閉曲線13の４倍となり、２πｒ×４となる。
【００２６】次いで、図１（ｃ）に示すように、各々の
閉曲線13の新たな正方形の枠14の２つの対角線15（破線
で示す）と原点側で交わる部位に、その交点の周りを対
角線15に対して線対称にくり抜いて開口部を形成すると
ともに、互いに隣接する閉曲線13の開口部のそれぞれの
端部同士を対角線15に対して線対称である４つの補助曲
線16、例えば閉曲線13の開口部の端部同士をほぼ直線状
の平行導体線等で接続して新たな閉曲線17を形成する。
これを仮に１次の閉曲線とすると、この閉曲線17の長さ
は、４箇所の環状部分を構成する閉曲線13の長さの和と
ほぼ等しくなる。
閉曲線13の新たな正方形の枠14の２つの対角線15（破線
で示す）と原点側で交わる部位に、その交点の周りを対
角線15に対して線対称にくり抜いて開口部を形成すると
ともに、互いに隣接する閉曲線13の開口部のそれぞれの
端部同士を対角線15に対して線対称である４つの補助曲
線16、例えば閉曲線13の開口部の端部同士をほぼ直線状
の平行導体線等で接続して新たな閉曲線17を形成する。
これを仮に１次の閉曲線とすると、この閉曲線17の長さ
は、４箇所の環状部分を構成する閉曲線13の長さの和と
ほぼ等しくなる。
【００２７】これにより、正方形の枠14内に配置され、
この枠14の２つの対角線15に対して線対称な閉曲線17が
得られる。本発明のインダクタに対しては、例えばこの
閉曲線17が条件（１）を満たす閉曲線となり、その一部
を切断してその両端に端子導体を接続することにより、
４つの環状部分によりインダクタンスが形成されること
となる。
この枠14の２つの対角線15に対して線対称な閉曲線17が
得られる。本発明のインダクタに対しては、例えばこの
閉曲線17が条件（１）を満たす閉曲線となり、その一部
を切断してその両端に端子導体を接続することにより、
４つの環状部分によりインダクタンスが形成されること
となる。
【００２８】この状態では、全体のインダクタンスに寄
与する環状部分の長さの和はほとんど変わらず、およそ
２πｒ×４である。
与する環状部分の長さの和はほとんど変わらず、およそ
２πｒ×４である。
【００２９】ここで、正方形の枠14を１辺が１の正方形
になるように規格化するため、全体の長さを１／２倍
（面積で１／４倍）すると、インダクタンスに寄与する
環状部分の長さの和は半分となり、およそ（２πｒ×２
＊＊２）／２＝２πｒ×２となる。
になるように規格化するため、全体の長さを１／２倍
（面積で１／４倍）すると、インダクタンスに寄与する
環状部分の長さの和は半分となり、およそ（２πｒ×２
＊＊２）／２＝２πｒ×２となる。
【００３０】このような規則で順次次数を増していく。
すなわち、順次４つの正方形の枠を合わせ、中心部の４
つの円周部において、切り取り、接続、そして縮小の操
作を繰り返す。繰り返すごとに１辺が１の正方形の枠内
に描かれた閉曲線の中のインダクタンスに寄与する環状
部分の長さの和はおよそ２倍ずつ増え続ける。ｉ回繰り
返したときの次元をｉとすると、その時のインダクタン
スに寄与する環状部分の長さの和は、およそ２πｒ×２
＊＊ｉとなる。このように任意にｉを増して、閉曲線の
長さおよびインダクタンスに寄与する環状部分の長さの
和を任意に長くできる。
すなわち、順次４つの正方形の枠を合わせ、中心部の４
つの円周部において、切り取り、接続、そして縮小の操
作を繰り返す。繰り返すごとに１辺が１の正方形の枠内
に描かれた閉曲線の中のインダクタンスに寄与する環状
部分の長さの和はおよそ２倍ずつ増え続ける。ｉ回繰り
返したときの次元をｉとすると、その時のインダクタン
スに寄与する環状部分の長さの和は、およそ２πｒ×２
＊＊ｉとなる。このように任意にｉを増して、閉曲線の
長さおよびインダクタンスに寄与する環状部分の長さの
和を任意に長くできる。
【００３１】次に、この図１（ｃ）に示す閉曲線17を用
いて、図１（ｄ）に示すように、その正方形の枠14を４
つ正方形状に並べて正方形の大枠18を形成し、この大枠
18内の各々の枠14内に配置した閉曲線17の大枠18の対角
線19と大枠18の中心点側で交わる部位に対角線19に対し
て線対称に開口部を形成するとともに、互いに隣接する
閉曲線17の開口部の端部同士を大枠18の２つの対角線19
に対して線対称な４つの補助曲線20で接続する。これを
仮に２次の閉曲線とする。
いて、図１（ｄ）に示すように、その正方形の枠14を４
つ正方形状に並べて正方形の大枠18を形成し、この大枠
18内の各々の枠14内に配置した閉曲線17の大枠18の対角
線19と大枠18の中心点側で交わる部位に対角線19に対し
て線対称に開口部を形成するとともに、互いに隣接する
閉曲線17の開口部の端部同士を大枠18の２つの対角線19
に対して線対称な４つの補助曲線20で接続する。これを
仮に２次の閉曲線とする。
【００３２】これにより、正方形の大枠18内に配置され
た、大枠18の２つの対角線19に対して線対称な閉曲線21
が得られる。本発明のインダクタに対しては、例えばこ
の閉曲線21が条件（２）を満たす閉曲線となり、その一
部を切断してその両端に端子導体を接続することによ
り、16箇所の環状部分によりインダクタンスが形成され
ることとなる。
た、大枠18の２つの対角線19に対して線対称な閉曲線21
が得られる。本発明のインダクタに対しては、例えばこ
の閉曲線21が条件（２）を満たす閉曲線となり、その一
部を切断してその両端に端子導体を接続することによ
り、16箇所の環状部分によりインダクタンスが形成され
ることとなる。
【００３３】このとき、大枠18の１辺の長さは枠14の長
さの２倍となっており、この閉曲線21の長さは４つの閉
曲線17の長さの和とほぼ等しくなっている。そこで、こ
の大枠18を長さで１／２、面積で１／４となるように縮
小すれば大枠18はもとの枠14と同じ大きさとなり、閉曲
線21の長さは閉曲線17の長さのほぼ２倍となって、同じ
面積の正方形の内部に４倍の箇所の環状部分を有するほ
ぼ２倍の長さの閉曲線を規則性をもって配置させること
ができる。従って、この場合は、閉曲線17の形状を有す
る４箇所の環状部分を備えたインダクタに対し、閉曲線
21の形状を有する16箇所の環状部分を備えたインダクタ
は、同じ面積に形成したとき、ほぼ２倍のインダクタン
ス値を有するものとなる。
さの２倍となっており、この閉曲線21の長さは４つの閉
曲線17の長さの和とほぼ等しくなっている。そこで、こ
の大枠18を長さで１／２、面積で１／４となるように縮
小すれば大枠18はもとの枠14と同じ大きさとなり、閉曲
線21の長さは閉曲線17の長さのほぼ２倍となって、同じ
面積の正方形の内部に４倍の箇所の環状部分を有するほ
ぼ２倍の長さの閉曲線を規則性をもって配置させること
ができる。従って、この場合は、閉曲線17の形状を有す
る４箇所の環状部分を備えたインダクタに対し、閉曲線
21の形状を有する16箇所の環状部分を備えたインダクタ
は、同じ面積に形成したとき、ほぼ２倍のインダクタン
ス値を有するものとなる。
【００３４】そして、枠14あるいは大枠18を縮小または
拡大する倍率を任意に設定することにより、その結果得
られた閉曲線の形状を有する導体線を形成し、その一部
を切断してその両端に端子導体を接続することにより、
所望の任意のインダクタンス値を有する２次元形状のイ
ンダクタを得ることができる。
拡大する倍率を任意に設定することにより、その結果得
られた閉曲線の形状を有する導体線を形成し、その一部
を切断してその両端に端子導体を接続することにより、
所望の任意のインダクタンス値を有する２次元形状のイ
ンダクタを得ることができる。
【００３５】さらに、枠14内に配置された閉曲線17また
は大枠18内に配置された閉曲線21に対して、枠14内また
は大枠18内の少なくとも一部を縮小または拡大すること
により、所定の規則性をもって配置した閉曲線を平面上
で変形させ、さらに平面上ではなく曲面上に変形させて
配置した閉曲線とすることができ、この場合は、誘電体
基板の平坦面上のみならず凹凸等の種々の曲面上にも所
望のインダクタンス値のインダクタを容易に実現するこ
とができる。
は大枠18内に配置された閉曲線21に対して、枠14内また
は大枠18内の少なくとも一部を縮小または拡大すること
により、所定の規則性をもって配置した閉曲線を平面上
で変形させ、さらに平面上ではなく曲面上に変形させて
配置した閉曲線とすることができ、この場合は、誘電体
基板の平坦面上のみならず凹凸等の種々の曲面上にも所
望のインダクタンス値のインダクタを容易に実現するこ
とができる。
【００３６】また、インダクタのインダクタンス値は、
導体線の幅あるいは太さを変えることによっても変化さ
せることができ、Ｑ値とのトレードオフでインダクタン
ス値を調整して所望のインダクタンス値のインダクタを
得ることができる。
導体線の幅あるいは太さを変えることによっても変化さ
せることができ、Ｑ値とのトレードオフでインダクタン
ス値を調整して所望のインダクタンス値のインダクタを
得ることができる。
【００３７】このようにして実現された本発明のインダ
クタの例を、図２に斜視図で示す。
クタの例を、図２に斜視図で示す。
【００３８】図２において22は誘電体基板である。ここ
では正方形の平板状の誘電体基板を用いた例を示してい
るが、この誘電体基板22には、多層回路基板の表面や内
部の誘電体層等の種々の誘電体を用いることができ、そ
の面の形状も平坦面のみならず凹凸等の種々の曲面であ
ってもよい。
では正方形の平板状の誘電体基板を用いた例を示してい
るが、この誘電体基板22には、多層回路基板の表面や内
部の誘電体層等の種々の誘電体を用いることができ、そ
の面の形状も平坦面のみならず凹凸等の種々の曲面であ
ってもよい。
【００３９】23は図１（ｃ）に示した閉曲線17に相当す
る形状を有するインダクタンス形成用の導体線であり、
この導体線23の線幅は閉曲線17の線幅に相当する細いも
のとするとよい。この導体線23は有限の面積を有する平
面あるいは曲面を持つ誘電体基板22の表面または内部の
同一面上に閉曲線17の形状で配置されている。そして、
24ａおよび24ｂはそれぞれ導体線23の一部を切断してそ
の両端に接続した、外部回路へ電気的接続するための外
部導出用の端子導体である。これにより、端子導体24ａ
・24ｂ間で導体線23の環状部分により所望のインダクタ
ンスが形成された本発明のインダクタが得られる。
る形状を有するインダクタンス形成用の導体線であり、
この導体線23の線幅は閉曲線17の線幅に相当する細いも
のとするとよい。この導体線23は有限の面積を有する平
面あるいは曲面を持つ誘電体基板22の表面または内部の
同一面上に閉曲線17の形状で配置されている。そして、
24ａおよび24ｂはそれぞれ導体線23の一部を切断してそ
の両端に接続した、外部回路へ電気的接続するための外
部導出用の端子導体である。これにより、端子導体24ａ
・24ｂ間で導体線23の環状部分により所望のインダクタ
ンスが形成された本発明のインダクタが得られる。
【００４０】ここで、図２に示した例のインダクタのイ
ンダクタ値について説明する。図２に示すような本発明
のインダクタによれば、導体線23の環状部分が張る面と
交差する磁界は、理想的には無限の空間を占めるが、特
に環状部分の周りの空間に多く分布している。
ンダクタ値について説明する。図２に示すような本発明
のインダクタによれば、導体線23の環状部分が張る面と
交差する磁界は、理想的には無限の空間を占めるが、特
に環状部分の周りの空間に多く分布している。
【００４１】導体線23の環状部分の直径をＤ、線径をｄ
とすると、Ｄ（ｃｍ）≫ｄ（ｃｍ）の場合、各環状部分
のインダクタンス値Ｌ0 （ｎＨ）は、Ｌ0 ＝２πＤ｛ｌ
ｎ（Ｄ／ｄ）＋0.08｝となる。
とすると、Ｄ（ｃｍ）≫ｄ（ｃｍ）の場合、各環状部分
のインダクタンス値Ｌ0 （ｎＨ）は、Ｌ0 ＝２πＤ｛ｌ
ｎ（Ｄ／ｄ）＋0.08｝となる。
【００４２】ここで、環状部分の上下に環状部分の直径
Ｄと同じの空間を設定し、環状部分の張る面との交差磁
束をこの設定した空間に存在する分のみに限定すると、
この場合のインダクタンス値Ｌ1 は、Ｌ0 より若干低下
するがほぼ同じオーダーである。
Ｄと同じの空間を設定し、環状部分の張る面との交差磁
束をこの設定した空間に存在する分のみに限定すると、
この場合のインダクタンス値Ｌ1 は、Ｌ0 より若干低下
するがほぼ同じオーダーである。
【００４３】次に、ｌｎ（Ｄ／ｄ）≫0.08の範囲で次の
操作を行なう。環状部分の直径Ｄを１／２とし環状部分
の張る面積を１／４として、同じ面積上に構成する。そ
してこの縮小した環状部分４つを互いに結合が無視でき
るだけ離して直列に接続する。
操作を行なう。環状部分の直径Ｄを１／２とし環状部分
の張る面積を１／４として、同じ面積上に構成する。そ
してこの縮小した環状部分４つを互いに結合が無視でき
るだけ離して直列に接続する。
【００４４】すると、全体のインダクタンス値Ｌ2 は、
およそＬ2 ＝４×２π（Ｄ／２）ｌｎ｛（Ｄ／２）／ｄ
＋0.08｝となる。元のインダクタンス値Ｌ1 との差は、
２πＤ｛ｌｎ（Ｄ／ｄ）＋0.08｝−２×２πＤｌｎ２と
なり、環状部分の直径Ｄが導体線の線径ｄのほぼ４倍以
上の範囲では、イングクタンス値は最大約２倍まで増加
する。一方、このインダクタの構成される厚みは、環状
部分の直径と同じとしてあるので元のインダクタの１／
２となる。
およそＬ2 ＝４×２π（Ｄ／２）ｌｎ｛（Ｄ／２）／ｄ
＋0.08｝となる。元のインダクタンス値Ｌ1 との差は、
２πＤ｛ｌｎ（Ｄ／ｄ）＋0.08｝−２×２πＤｌｎ２と
なり、環状部分の直径Ｄが導体線の線径ｄのほぼ４倍以
上の範囲では、イングクタンス値は最大約２倍まで増加
する。一方、このインダクタの構成される厚みは、環状
部分の直径と同じとしてあるので元のインダクタの１／
２となる。
【００４５】なお、環状部分同士を接続するための平行
導体線から成る補助導体線の部分は、対向する電流がほ
ぽ同じ線上にあることからインダクタンス値には寄与し
ない。また、実際には相互インダクタンスの影響でイン
ダクタンス値の増加する量は上記の説明より小さなもの
となる。
導体線から成る補助導体線の部分は、対向する電流がほ
ぽ同じ線上にあることからインダクタンス値には寄与し
ない。また、実際には相互インダクタンスの影響でイン
ダクタンス値の増加する量は上記の説明より小さなもの
となる。
【００４６】なお、端子導体24ａ・24ｂとしては、外部
の電気回路・電子回路と電気的に接続するためのものと
して、リード線やボンディングワイヤ等の導体線を用い
ても、電極端子を取着もしくは圧接しても、あるいは誘
電体基板22の内部に配設したビア導体やスルーホール導
体等の貫通導体を用いてもよく、仕様に応じて適当な電
気的接続用の導体を用いればよい。
の電気回路・電子回路と電気的に接続するためのものと
して、リード線やボンディングワイヤ等の導体線を用い
ても、電極端子を取着もしくは圧接しても、あるいは誘
電体基板22の内部に配設したビア導体やスルーホール導
体等の貫通導体を用いてもよく、仕様に応じて適当な電
気的接続用の導体を用いればよい。
【００４７】本発明は以上の例に限定されるものではな
く、本発明の要旨を逸脱しない範囲で種々の変更や改良
を加えることは何ら差し支えない。例えば、図１（ｄ）
に示した閉曲線21の環状部分の１つあるいはいくつかを
形を変形させたものとしてもよい。
く、本発明の要旨を逸脱しない範囲で種々の変更や改良
を加えることは何ら差し支えない。例えば、図１（ｄ）
に示した閉曲線21の環状部分の１つあるいはいくつかを
形を変形させたものとしてもよい。
【００４８】
【発明の効果】本発明のインダクタによれば、誘電体基
板に形成され、上記（１）〜（３）の少なくとも１つの
条件を満たす閉曲線の形状を有するインダクタ形成用の
導体線と、その導体線の一部を切断してその両端に接続
した端子導体とから成ることから、限られた面積の正方
形の平面上あるいはその正方形を変形させた平面上また
は曲面上に、インダクタンスを形成する環状部分を有す
る導体線の長さを上記の各閉曲線の形状として極めて長
くかつ任意に設定することができ、ほぼ２次元の形状で
ありながら３次元形状のインダクタと同等以上の大きな
インダクタンス値を得ることができる。
板に形成され、上記（１）〜（３）の少なくとも１つの
条件を満たす閉曲線の形状を有するインダクタ形成用の
導体線と、その導体線の一部を切断してその両端に接続
した端子導体とから成ることから、限られた面積の正方
形の平面上あるいはその正方形を変形させた平面上また
は曲面上に、インダクタンスを形成する環状部分を有す
る導体線の長さを上記の各閉曲線の形状として極めて長
くかつ任意に設定することができ、ほぼ２次元の形状で
ありながら３次元形状のインダクタと同等以上の大きな
インダクタンス値を得ることができる。
【００４９】また、本発明のインダクタによれば、上記
の条件（１）を基本として条件（２）を適用することに
より、正方形の枠と大枠との面積を同じとした場合には
ほぼ２倍の長さで導体線を形成することができ、さらに
縮小または拡大する倍率を適当に設定することによっ
て、大きなインダクタンス値のインダクタを容易に実現
することができる。さらにまた、条件（３）を適用する
ことにより誘電体基板の表面または内部の平坦面上のみ
ならず凹凸等の種々の曲面上にも所望のインダクタンス
値のインダクタを容易に実現することができる。
の条件（１）を基本として条件（２）を適用することに
より、正方形の枠と大枠との面積を同じとした場合には
ほぼ２倍の長さで導体線を形成することができ、さらに
縮小または拡大する倍率を適当に設定することによっ
て、大きなインダクタンス値のインダクタを容易に実現
することができる。さらにまた、条件（３）を適用する
ことにより誘電体基板の表面または内部の平坦面上のみ
ならず凹凸等の種々の曲面上にも所望のインダクタンス
値のインダクタを容易に実現することができる。
【００５０】さらに、本発明のインダクタによれば、誘
電体基板に所定の形状の導体線とそれに接続された端子
導体とを形成することにより構成されていることから、
これら導体線および端子導体は厚膜印刷技術や薄膜形成
技術といった回路基板の製造に容易に適用できる技術で
もって形成することができるので、各種の回路基板に対
してその表面や内部の誘電体層上に高集積化や高密度実
装化に対応して形成することができ、しかも最小の次元
である２次元形状で、従来の２次元的な形状のインダク
タはもとより、より次元の高い形状のインダクタと同等
以上の大きなインダクタンス値を実現することができ
る。
電体基板に所定の形状の導体線とそれに接続された端子
導体とを形成することにより構成されていることから、
これら導体線および端子導体は厚膜印刷技術や薄膜形成
技術といった回路基板の製造に容易に適用できる技術で
もって形成することができるので、各種の回路基板に対
してその表面や内部の誘電体層上に高集積化や高密度実
装化に対応して形成することができ、しかも最小の次元
である２次元形状で、従来の２次元的な形状のインダク
タはもとより、より次元の高い形状のインダクタと同等
以上の大きなインダクタンス値を実現することができ
る。
【図１】（ａ）〜（ｄ）は、それぞれ本発明のインダク
タの実施の形態の一例を説明するための平面図である。
タの実施の形態の一例を説明するための平面図である。
【図２】本発明のインダクタの実施の形態の一例を示す
斜視図である。
斜視図である。
【図３】インダクタを説明するための概略の原理図であ
る。
る。
【図４】インダクタを説明するための概略の原理図であ
る。
る。
【図５】スパイラルインダクタの概略構成を示す斜視図
である。
である。
【図６】ミアンダ型インダクタの概略構成を示す斜視図
である。
である。
【図７】マイクロストリップ線路の一端を短縮したイン
ダクタの概略構成を示す斜視図である。
ダクタの概略構成を示す斜視図である。
14・・・・・・・枠 15、19・・・・・対角線 16、20・・・・・補助曲線 17、21・・・・・閉曲線 18・・・・・・・大枠 22・・・・・・・誘電体基板 23・・・・・・・導体線 24ａ、24・・・・端子導体
Claims (1)
- 【請求項１】 誘電体基板に形成され、下記条件（１）
〜（３）の少なくとも１つを満たす閉曲線の形状を有す
るインダクタンス形成用の導体線と、該導体線の一部を
切断してその両端に接続された外部導出用の端子導体と
から成ることを特徴とするインダクタ。 （１）正方形の枠内に配置され、該枠の２つの対角線に
対して線対称な閉曲線である。 （２）前記枠を４つ正方形状に並べた大枠内に配置さ
れ、各々の枠内に配置した前記閉曲線の前記大枠の対角
線と前記大枠の中心点側で交わる部位に開口部を形成す
るとともに互いに隣接する前記閉曲線の前記開口部同士
を前記大枠の２つの対角線に対して線対称な補助曲線で
接続して成り、前記大枠の２つの対角線に対して線対称
な閉曲線である。 （３）前記枠内または前記大枠内の少なくとも一部を縮
小または拡大し、前記（１）の閉曲線または前記（２）
の閉曲線を平面上または曲面上に変形させて配置した閉
曲線である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04398798A JP3591806B2 (ja) | 1998-02-25 | 1998-02-25 | インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04398798A JP3591806B2 (ja) | 1998-02-25 | 1998-02-25 | インダクタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243014A true JPH11243014A (ja) | 1999-09-07 |
| JP3591806B2 JP3591806B2 (ja) | 2004-11-24 |
Family
ID=12679079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04398798A Expired - Fee Related JP3591806B2 (ja) | 1998-02-25 | 1998-02-25 | インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3591806B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007526642A (ja) * | 2004-03-03 | 2007-09-13 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Ｖｃｏ結合を低減する方法およびインダクタのレイアウト |
| JP2010078969A (ja) * | 2008-09-26 | 2010-04-08 | Suzuka Fuji Xerox Co Ltd | 磁極ピース、マグネットロールおよび現像剤担持体 |
| CN105891823A (zh) * | 2015-01-26 | 2016-08-24 | 东莞巨扬电器有限公司 | 微波感应天线模块 |
-
1998
- 1998-02-25 JP JP04398798A patent/JP3591806B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007526642A (ja) * | 2004-03-03 | 2007-09-13 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Ｖｃｏ結合を低減する方法およびインダクタのレイアウト |
| JP2010078969A (ja) * | 2008-09-26 | 2010-04-08 | Suzuka Fuji Xerox Co Ltd | 磁極ピース、マグネットロールおよび現像剤担持体 |
| CN105891823A (zh) * | 2015-01-26 | 2016-08-24 | 东莞巨扬电器有限公司 | 微波感应天线模块 |
| CN105891823B (zh) * | 2015-01-26 | 2018-10-23 | 东莞巨扬电器有限公司 | 微波感应天线模块 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3591806B2 (ja) | 2004-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11532424B2 (en) | Inductance element and electronic device | |
| US7696849B2 (en) | Electronic component | |
| US20020067235A1 (en) | High Q spiral inductor | |
| CN1393892A (zh) | 多层电感器 | |
| KR100420948B1 (ko) | 병렬 분기 구조의 나선형 인덕터 | |
| US6476690B1 (en) | Laminated LC component with rotationally symmetric capacitor electrodes | |
| JP2005166791A (ja) | 積層チップコモンモードチョークコイル | |
| JP3591806B2 (ja) | インダクタ | |
| US20070035363A1 (en) | Electromagnetic delay line inductance element | |
| JPS61256611A (ja) | 可変チツプ形インダクタの製造方法 | |
| JP3591809B2 (ja) | インダクタ | |
| JPH08264320A (ja) | チップインダクタ・アレイ | |
| EP4033781A1 (en) | Moving coil for flat panel speaker | |
| JPH01173611A (ja) | 積層インダクタの製造方法 | |
| JP2002270427A (ja) | インダクタ | |
| US20250299878A1 (en) | Coil component and method of manufacturing the same | |
| JP3383930B2 (ja) | 薄膜コイルおよび薄膜コイル実装モジュール | |
| JP3476887B2 (ja) | コイル部品および電極の形成方法 | |
| JP7791023B2 (ja) | インダクタ及びこれを備えるｄｃｄｃコンバータ | |
| JPH0644113U (ja) | インピーダンス素子 | |
| JP3610222B2 (ja) | コンデンサ | |
| JP4738182B2 (ja) | 薄膜コンデンサ | |
| JPS62152111A (ja) | 高周波コイル | |
| JPH03201511A (ja) | 平面インダクタ | |
| JP3084503B2 (ja) | 薄膜インダクタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040528 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Written amendment |
Effective date: 20040726 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040819 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040823 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20070903 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20080903 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090903 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090903 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20110903 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |