JPH11243342A - 可変長符号復号装置 - Google Patents
可変長符号復号装置Info
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- JPH11243342A JPH11243342A JP10044790A JP4479098A JPH11243342A JP H11243342 A JPH11243342 A JP H11243342A JP 10044790 A JP10044790 A JP 10044790A JP 4479098 A JP4479098 A JP 4479098A JP H11243342 A JPH11243342 A JP H11243342A
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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Abstract
(57)【要約】
【課題】 複数の可変長符号からなるデータをより高速
に復号処理する可変長符号復号装置を提供する。 【解決手段】 Ｎビット以下の複数の可変長符号からな
る入力データを入力するとともに、ｋの倍数であってＮ
を超える最小数のビット数を有する必要長データを出力
する論理回路１と、論理回路１に接続され、必要長デー
タに含まれていた第１番目の可変長符号を除いた残りデ
ータのデータ長を出力するとともに、入力された必要長
データを前サイクルの残りデータに応じて復号するハフ
マン復号器３と、ハフマン復号器３に接続され、残りデ
ータのデータ長に応じたｋの倍数のビット数分の入力デ
ータを次のサイクルで入力するよう論理回路１を制御す
る制御回路５とを備える。
に復号処理する可変長符号復号装置を提供する。 【解決手段】 Ｎビット以下の複数の可変長符号からな
る入力データを入力するとともに、ｋの倍数であってＮ
を超える最小数のビット数を有する必要長データを出力
する論理回路１と、論理回路１に接続され、必要長デー
タに含まれていた第１番目の可変長符号を除いた残りデ
ータのデータ長を出力するとともに、入力された必要長
データを前サイクルの残りデータに応じて復号するハフ
マン復号器３と、ハフマン復号器３に接続され、残りデ
ータのデータ長に応じたｋの倍数のビット数分の入力デ
ータを次のサイクルで入力するよう論理回路１を制御す
る制御回路５とを備える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタルデータを
復号する復号装置に関し、さらに詳しくは、符号化され
た可変長符号からなるデータを復号する復号装置に関す
るものである。
復号する復号装置に関し、さらに詳しくは、符号化され
た可変長符号からなるデータを復号する復号装置に関す
るものである。
【０００２】
【従来の技術】従来より、たとえば画像を表わすデジタ
ルデータなどに関しては、冗長度に応じた符号化手法
と、それに対応する効率のよい符号装置および復号装置
が数多く考案されており、ハフマン符号化もデジタルデ
ータの冗長度を低減するための符号化手法の１つとされ
る。
ルデータなどに関しては、冗長度に応じた符号化手法
と、それに対応する効率のよい符号装置および復号装置
が数多く考案されており、ハフマン符号化もデジタルデ
ータの冗長度を低減するための符号化手法の１つとされ
る。
【０００３】そして、ハフマン符号化手法に対応する復
号装置も従来より数多く考案されている。
号装置も従来より数多く考案されている。
【０００４】
【発明が解決しようとする課題】ここで、他の符号化手
法に対する復号装置と同様に、ハフマン符号化手法に対
応する復号装置においても復号処理の高速化は常に課題
とされる。
法に対する復号装置と同様に、ハフマン符号化手法に対
応する復号装置においても復号処理の高速化は常に課題
とされる。
【０００５】したがって、本発明は、ハフマン符号化な
どにより生成された可変長符号からなるデータをより高
速に復号処理する可変長符号復号装置を提供することを
目的とする。
どにより生成された可変長符号からなるデータをより高
速に復号処理する可変長符号復号装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】請求項１に係る可変長符
号復号装置は、Ｎビット以下の複数の可変長符号からな
る入力データを複数のサイクルで順次復号するものであ
って、入力データを入力するとともに、ｋの倍数であっ
てＮを超える最小数のビット数を有する必要長データを
出力する第１の論理回路と、第１の論理回路に接続さ
れ、必要長データから必要長データに含まれていた第１
番目の可変長符号を除いた残りデータのデータ長を出力
するとともに、必要長データを前のサイクルにおける残
りデータに応じて復号する復号手段と、復号手段に接続
され、残りデータのデータ長に応じたｋの倍数のビット
数を有する入力データを入力するよう第１の論理回路を
制御する第１の制御手段とを備え、Ｎは２以上の自然数
であり、ｋはＮより小さい自然数であるものである。
号復号装置は、Ｎビット以下の複数の可変長符号からな
る入力データを複数のサイクルで順次復号するものであ
って、入力データを入力するとともに、ｋの倍数であっ
てＮを超える最小数のビット数を有する必要長データを
出力する第１の論理回路と、第１の論理回路に接続さ
れ、必要長データから必要長データに含まれていた第１
番目の可変長符号を除いた残りデータのデータ長を出力
するとともに、必要長データを前のサイクルにおける残
りデータに応じて復号する復号手段と、復号手段に接続
され、残りデータのデータ長に応じたｋの倍数のビット
数を有する入力データを入力するよう第１の論理回路を
制御する第１の制御手段とを備え、Ｎは２以上の自然数
であり、ｋはＮより小さい自然数であるものである。
【０００７】請求項２に係る可変長符号復号装置は、請
求項１に記載の可変長符号復号装置であって、復号手段
は、入力データに含まれた複数の可変長符号に対応する
基準データが予め記憶されたテーブルと、基準データを
残りデータのデータ長に応じて移動させるテーブルシフ
ト手段と、入力された必要長データとテーブルシフト手
段により移動された基準データとを比較する比較手段
と、比較手段による比較結果に応じて入力データに含ま
れていた可変長符号を判別し出力するとともに、残りデ
ータのデータ長を第１の制御手段に供給する符号判別手
段と、符号判別手段による判別結果に応じて決定された
残りデータのデータ長をテーブルシフト手段に供給する
第２の制御手段とを含むものである。
求項１に記載の可変長符号復号装置であって、復号手段
は、入力データに含まれた複数の可変長符号に対応する
基準データが予め記憶されたテーブルと、基準データを
残りデータのデータ長に応じて移動させるテーブルシフ
ト手段と、入力された必要長データとテーブルシフト手
段により移動された基準データとを比較する比較手段
と、比較手段による比較結果に応じて入力データに含ま
れていた可変長符号を判別し出力するとともに、残りデ
ータのデータ長を第１の制御手段に供給する符号判別手
段と、符号判別手段による判別結果に応じて決定された
残りデータのデータ長をテーブルシフト手段に供給する
第２の制御手段とを含むものである。
【０００８】請求項３に係る可変長符号復号装置は、請
求項１に記載の可変長符号復号装置であって、復号手段
は、入力された必要長データを前のサイクルにおける残
りデータと連結する第２の論理回路と、入力データに含
まれた複数の可変長符号に対応する基準データが予め記
憶されたテーブルと、第２の論理回路から出力されたデ
ータと基準データとを比較する比較手段と、比較手段に
よる比較結果に応じて入力データに含まれていた可変長
符号を判別し出力するとともに、残りデータのデータ長
を第１の制御手段に供給する符号判別手段と、符号判別
手段による判別結果に応じて決定された残りデータを第
２の論理回路に供給する第２の制御手段とを含むもので
ある。
求項１に記載の可変長符号復号装置であって、復号手段
は、入力された必要長データを前のサイクルにおける残
りデータと連結する第２の論理回路と、入力データに含
まれた複数の可変長符号に対応する基準データが予め記
憶されたテーブルと、第２の論理回路から出力されたデ
ータと基準データとを比較する比較手段と、比較手段に
よる比較結果に応じて入力データに含まれていた可変長
符号を判別し出力するとともに、残りデータのデータ長
を第１の制御手段に供給する符号判別手段と、符号判別
手段による判別結果に応じて決定された残りデータを第
２の論理回路に供給する第２の制御手段とを含むもので
ある。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００１０】［実施の形態１］図１は、本発明の実施の
形態１に係る可変長符号復号装置の全体構成を示すブロ
ック図である。
形態１に係る可変長符号復号装置の全体構成を示すブロ
ック図である。
【００１１】図１に示されるように、この可変長符号復
号装置は、ハフマン符号化手法により生成された複数の
可変長符号からなる入力データを入力する論理回路１
と、論理回路１に接続されたハフマン復号器３と、ハフ
マン復号器３に接続され論理回路１を制御する制御回路
５とを備える。
号装置は、ハフマン符号化手法により生成された複数の
可変長符号からなる入力データを入力する論理回路１
と、論理回路１に接続されたハフマン復号器３と、ハフ
マン復号器３に接続され論理回路１を制御する制御回路
５とを備える。
【００１２】ここで、論理回路１は必要長データをハフ
マン復号器３に供給するが、必要長データとは、上記可
変長符号のとり得る最大長をＮ（Ｎは２以上の自然数）
とするとき、ｋ（ｋはＮより小さい自然数）の倍数であ
ってＮを超える最小の数のビット数（データ長）を有す
るデータをいう。
マン復号器３に供給するが、必要長データとは、上記可
変長符号のとり得る最大長をＮ（Ｎは２以上の自然数）
とするとき、ｋ（ｋはＮより小さい自然数）の倍数であ
ってＮを超える最小の数のビット数（データ長）を有す
るデータをいう。
【００１３】また、ハフマン復号器３は、入力された必
要長データを復号して出力データを出力するとともに、
残りデータ長を制御回路５へ供給する。ここで、残りデ
ータ長とは、入力された必要長データのデータ長から必
要長データに含まれていた第１番目の可変長符号の符号
長を引いた値をいう。
要長データを復号して出力データを出力するとともに、
残りデータ長を制御回路５へ供給する。ここで、残りデ
ータ長とは、入力された必要長データのデータ長から必
要長データに含まれていた第１番目の可変長符号の符号
長を引いた値をいう。
【００１４】また、制御回路５は、入力された残りデー
タ長に応じた移動量を論理回路１へ供給する。ここで、
移動量とは、次のサイクルで論理回路１が新たに入力す
べきデータの長さをいい、残りデータ長から算出される
とともに、ｋの倍数とされる。
タ長に応じた移動量を論理回路１へ供給する。ここで、
移動量とは、次のサイクルで論理回路１が新たに入力す
べきデータの長さをいい、残りデータ長から算出される
とともに、ｋの倍数とされる。
【００１５】以下において、図１に示された可変長符号
復号装置の動作を、図２を参照して説明する。なお、図
２においては、一例として、可変長符号の最大長が１０
ビットであり（Ｎ＝１０）、ｋ＝６の場合が示されてい
る。また、入力データは、図２（ａ）に示されるよう
に、第１番目の符号から順に５ビット、７ビット、９ビ
ットの符号長を有する可変長符号が含まれるものとす
る。
復号装置の動作を、図２を参照して説明する。なお、図
２においては、一例として、可変長符号の最大長が１０
ビットであり（Ｎ＝１０）、ｋ＝６の場合が示されてい
る。また、入力データは、図２（ａ）に示されるよう
に、第１番目の符号から順に５ビット、７ビット、９ビ
ットの符号長を有する可変長符号が含まれるものとす
る。
【００１６】図２（ｂ）に示されるように、まず、１サ
イクル目においては、６の倍数であって１０より大きい
最小の数、すなわち１２が必要長とされ１２ビット分の
データが先頭より順に論理回路１およびハフマン復号器
３に入力される。そして、ハフマン復号器３は第１番目
の５ビットよりなる符号を復号し出力データとして出力
するとともに、１サイクル目の残りデータ長が７ビット
であることを示す信号を制御回路５へ供給する。
イクル目においては、６の倍数であって１０より大きい
最小の数、すなわち１２が必要長とされ１２ビット分の
データが先頭より順に論理回路１およびハフマン復号器
３に入力される。そして、ハフマン復号器３は第１番目
の５ビットよりなる符号を復号し出力データとして出力
するとともに、１サイクル目の残りデータ長が７ビット
であることを示す信号を制御回路５へ供給する。
【００１７】制御回路５は、残りデータ長が７ビットで
あるため、２サイクル目に論理回路１から少なくとも１
２ビットの必要長データを出力するために必要な入力デ
ータの移動量が６ビットであることを示す信号を論理回
路１へ供給する。
あるため、２サイクル目に論理回路１から少なくとも１
２ビットの必要長データを出力するために必要な入力デ
ータの移動量が６ビットであることを示す信号を論理回
路１へ供給する。
【００１８】そして、２サイクル目においては、図２
（ｃ）に示される必要長データが論理回路１を介してハ
フマン復号器３に供給され、ハフマン復号器３は１サイ
クル目の残りデータ（１ビット）と２サイクル目に新た
に入力された必要長データ（１２ビット）とを連結して
７ビットからなる第２番目の符号を復号する。またこの
とき、ハフマン復号器３は２サイクル目の残りデータ長
が６ビットであることを示す信号を制御回路５へ供給す
る。
（ｃ）に示される必要長データが論理回路１を介してハ
フマン復号器３に供給され、ハフマン復号器３は１サイ
クル目の残りデータ（１ビット）と２サイクル目に新た
に入力された必要長データ（１２ビット）とを連結して
７ビットからなる第２番目の符号を復号する。またこの
とき、ハフマン復号器３は２サイクル目の残りデータ長
が６ビットであることを示す信号を制御回路５へ供給す
る。
【００１９】制御回路５は、残りデータ長が６ビットで
あるため、３サイクル目に論理回路１から少なくとも１
２ビットの必要長データを出力するために必要な入力デ
ータの移動量が６ビットであることを示す信号を論理回
路１へ供給する。
あるため、３サイクル目に論理回路１から少なくとも１
２ビットの必要長データを出力するために必要な入力デ
ータの移動量が６ビットであることを示す信号を論理回
路１へ供給する。
【００２０】そして、３サイクル目においては、図２
（ｄ）に示される必要長データが論理回路１を介してハ
フマン復号器３に供給され、ハフマン復号器３は２サイ
クル目の残りデータ（０ビット）と３サイクル目に新た
に入力された必要長データ（１２ビット）とを連結して
９ビットからなる第３番目の符号を復号する。またこの
とき、ハフマン復号器３は、３サイクル目の残りデータ
長が３ビットであることを示す信号を制御回路５へ供給
する。
（ｄ）に示される必要長データが論理回路１を介してハ
フマン復号器３に供給され、ハフマン復号器３は２サイ
クル目の残りデータ（０ビット）と３サイクル目に新た
に入力された必要長データ（１２ビット）とを連結して
９ビットからなる第３番目の符号を復号する。またこの
とき、ハフマン復号器３は、３サイクル目の残りデータ
長が３ビットであることを示す信号を制御回路５へ供給
する。
【００２１】制御回路５は、残りデータ長が３ビットで
あるため、４サイクル目に論理回路１から少なくとも１
２ビットの必要長データを出力するために必要な入力デ
ータの移動量が６ビットでは足りず６の倍数である１２
ビットであることを示す信号を論理回路１へ供給する。
あるため、４サイクル目に論理回路１から少なくとも１
２ビットの必要長データを出力するために必要な入力デ
ータの移動量が６ビットでは足りず６の倍数である１２
ビットであることを示す信号を論理回路１へ供給する。
【００２２】そして、４サイクル目においては、図２
（ｅ）に示される必要長データが論理回路１を介してハ
フマン復号器３に供給され、ハフマン復号器３は３サイ
クル目の残りデータ（３ビット）と４サイクル目に新た
に入力された必要長データ（１２ビット）とを連結して
第４番目の符号を復号する。
（ｅ）に示される必要長データが論理回路１を介してハ
フマン復号器３に供給され、ハフマン復号器３は３サイ
クル目の残りデータ（３ビット）と４サイクル目に新た
に入力された必要長データ（１２ビット）とを連結して
第４番目の符号を復号する。
【００２３】このようにして、本実施の形態に係る可変
長符号復号装置は、各サイクル毎に順次入力データを復
号する。
長符号復号装置は、各サイクル毎に順次入力データを復
号する。
【００２４】図３は、本実施の形態に係る可変長符号復
号装置において、ハフマン復号器３の構成をより具体的
に示したブロック図である。
号装置において、ハフマン復号器３の構成をより具体的
に示したブロック図である。
【００２５】図３に示されるように、ハフマン復号器３
は、入力データに含まれた複数の可変長符号に対応する
基準データ（テーブルデータ）が予め記憶されたテーブ
ル３２と、テーブル３２に接続されたテーブルシフト部
３６と、論理回路１に接続されたデータ連結回路３０
と、データ連結回路３０およびテーブルシフト部３６に
接続された比較器３３と、比較器３３に接続された符号
判別器３４と、符号判別器３４に接続されテーブルシフ
ト部３６および比較器３３を制御する制御回路３７とを
含む。
は、入力データに含まれた複数の可変長符号に対応する
基準データ（テーブルデータ）が予め記憶されたテーブ
ル３２と、テーブル３２に接続されたテーブルシフト部
３６と、論理回路１に接続されたデータ連結回路３０
と、データ連結回路３０およびテーブルシフト部３６に
接続された比較器３３と、比較器３３に接続された符号
判別器３４と、符号判別器３４に接続されテーブルシフ
ト部３６および比較器３３を制御する制御回路３７とを
含む。
【００２６】ここで、制御回路３７は、符号判別器３４
から出力された残りデータ長に基づいてテーブル移動量
を算出し、その値をテーブルシフト部３６へ供給する。
そして、テーブルシフト部３６は制御回路３７から供給
されたテーブル移動量に基づいてテーブルデータを移動
（シフト）させる。
から出力された残りデータ長に基づいてテーブル移動量
を算出し、その値をテーブルシフト部３６へ供給する。
そして、テーブルシフト部３６は制御回路３７から供給
されたテーブル移動量に基づいてテーブルデータを移動
（シフト）させる。
【００２７】以下において、図２（ａ）に示された入力
データが論理回路１へ入力された場合の動作について説
明する。
データが論理回路１へ入力された場合の動作について説
明する。
【００２８】符号判別器３４が１サイクル目で５ビット
からなる第１番目の符号を判別したとき、制御回路３７
およびデータ連結回路３０は１サイクル目の残りデータ
長が７ビットであることを示す信号を符号判別器３４か
ら受ける。これにより、制御回路３７は、２サイクル目
にテーブルデータ（この場合７ビットからなる第２番目
の符号以下に対応する基準データ）を１ビットシフトさ
せるようテーブルシフト部３６を制御するとともに、デ
ータ連結回路３０は２サイクル目に入力された必要長デ
ータと１サイクル目の残りデータ（１ビット）とを連結
する。
からなる第１番目の符号を判別したとき、制御回路３７
およびデータ連結回路３０は１サイクル目の残りデータ
長が７ビットであることを示す信号を符号判別器３４か
ら受ける。これにより、制御回路３７は、２サイクル目
にテーブルデータ（この場合７ビットからなる第２番目
の符号以下に対応する基準データ）を１ビットシフトさ
せるようテーブルシフト部３６を制御するとともに、デ
ータ連結回路３０は２サイクル目に入力された必要長デ
ータと１サイクル目の残りデータ（１ビット）とを連結
する。
【００２９】また、次に符号判別器３４が２サイクル目
で７ビットからなる第２番目の符号を判別したとき、制
御回路３７およびデータ連結回路３０は２サイクル目の
残りデータ長が６ビットであることを示す信号を符号判
別器３４から受ける。これにより、制御回路３７は、３
サイクル目にテーブルデータ（この場合９ビットからな
る第３番目の符号以下に対応する基準データ）を０ビッ
トシフトさせるようテーブルシフト部３６を制御すると
ともに、データ連結回路３０は３サイクル目に入力され
た必要長データと２サイクル目の残りデータ（０ビッ
ト）とを連結する。
で７ビットからなる第２番目の符号を判別したとき、制
御回路３７およびデータ連結回路３０は２サイクル目の
残りデータ長が６ビットであることを示す信号を符号判
別器３４から受ける。これにより、制御回路３７は、３
サイクル目にテーブルデータ（この場合９ビットからな
る第３番目の符号以下に対応する基準データ）を０ビッ
トシフトさせるようテーブルシフト部３６を制御すると
ともに、データ連結回路３０は３サイクル目に入力され
た必要長データと２サイクル目の残りデータ（０ビッ
ト）とを連結する。
【００３０】また、次に符号判別器３４が３サイクル目
で９ビットからなる第３番目の符号を判別したとき、制
御回路３７およびデータ連結回路３０は３サイクル目の
残りデータ長が３ビットであることを示す信号を符号判
別器３４から受ける。これにより、制御回路３７は、４
サイクル目にテーブルデータ（この場合第４番目の符号
以下に対応する基準データ）を３ビットシフトさせるよ
うテーブルシフト部３６を制御するとともに、データ連
結回路３０は４サイクル目に入力された必要長データと
３サイクル目の残りデータ（３ビット）とを連結する。
で９ビットからなる第３番目の符号を判別したとき、制
御回路３７およびデータ連結回路３０は３サイクル目の
残りデータ長が３ビットであることを示す信号を符号判
別器３４から受ける。これにより、制御回路３７は、４
サイクル目にテーブルデータ（この場合第４番目の符号
以下に対応する基準データ）を３ビットシフトさせるよ
うテーブルシフト部３６を制御するとともに、データ連
結回路３０は４サイクル目に入力された必要長データと
３サイクル目の残りデータ（３ビット）とを連結する。
【００３１】また一方、制御回路３７は、シフトされた
基準データと必要長データとの比較領域を指定する信号
を比較器３３へ各サイクル毎に供給する。ここで、比較
領域は必要長とシフト量との和とされ、それぞれ、１サ
イクル目は入力データの先頭から１２ビット、２サイク
ル目は第２番目の符号の先頭から１３ビット、３サイク
ル目は第３番目の符号の先頭から１２ビット、４サイク
ル目は第４番目の符号の先頭から１５ビットとされる。
基準データと必要長データとの比較領域を指定する信号
を比較器３３へ各サイクル毎に供給する。ここで、比較
領域は必要長とシフト量との和とされ、それぞれ、１サ
イクル目は入力データの先頭から１２ビット、２サイク
ル目は第２番目の符号の先頭から１３ビット、３サイク
ル目は第３番目の符号の先頭から１２ビット、４サイク
ル目は第４番目の符号の先頭から１５ビットとされる。
【００３２】このようにして、テーブルシフト部３６で
シフトされた基準データと、データ連結回路３０で前サ
イクルの残りデータと連結されて出力された必要長デー
タとが比較器３３で比較され、各サイクル毎に順次１つ
ずつ入力データに含まれた可変長符号が符号判別器３４
で判別される。そして、この判別結果が出力データとし
て符号判別器３４から出力される。
シフトされた基準データと、データ連結回路３０で前サ
イクルの残りデータと連結されて出力された必要長デー
タとが比較器３３で比較され、各サイクル毎に順次１つ
ずつ入力データに含まれた可変長符号が符号判別器３４
で判別される。そして、この判別結果が出力データとし
て符号判別器３４から出力される。
【００３３】なお、上記においては、例として、可変長
符号の最大長が１０ビットであり（Ｎ＝１０）、かつ、
ｋ＝６の場合を説明したが、Ｎ，ｋの値はこれに限られ
るものではなく、実製品においてはＮ＝２６、ｋ＝８と
され、必要長は３２ビットとされる。したがって、この
場合には残りデータ長は５ビットで表わされ、移動量は
３２までの８の倍数ビットとされ、比較領域を指定する
信号は３ビットとされる。
符号の最大長が１０ビットであり（Ｎ＝１０）、かつ、
ｋ＝６の場合を説明したが、Ｎ，ｋの値はこれに限られ
るものではなく、実製品においてはＮ＝２６、ｋ＝８と
され、必要長は３２ビットとされる。したがって、この
場合には残りデータ長は５ビットで表わされ、移動量は
３２までの８の倍数ビットとされ、比較領域を指定する
信号は３ビットとされる。
【００３４】ところで、論理回路１でのデータの入力
（シフト）は通常バレルシフタと呼ばれる回路で行なう
が、このときシフト量の場合の数（図２に示されている
例においては６ビットまたは１２ビットの２通り）がこ
の回路の処理速度を支配し、場合の数が多いほど処理時
間も長くなる。
（シフト）は通常バレルシフタと呼ばれる回路で行なう
が、このときシフト量の場合の数（図２に示されている
例においては６ビットまたは１２ビットの２通り）がこ
の回路の処理速度を支配し、場合の数が多いほど処理時
間も長くなる。
【００３５】したがって、本実施の形態に係る可変長符
号復号装置によれば、論理回路１の処理速度をより高速
化できるとともに、データだけではなくテーブルも並列
（同時）的にシフトさせる処理を行なうため、全体とし
て従来より高速な復号処理を実現することができる。
号復号装置によれば、論理回路１の処理速度をより高速
化できるとともに、データだけではなくテーブルも並列
（同時）的にシフトさせる処理を行なうため、全体とし
て従来より高速な復号処理を実現することができる。
【００３６】［実施の形態２］図４は、本実施の形態に
係る可変長符号復号装置の構成を示す図である。図４に
示されるように、この可変長符号復号装置は、上記実施
の形態１に係る可変長符号復号装置と同様な構成を有す
るが、ハフマン復号器３の構成が相違するものである。
係る可変長符号復号装置の構成を示す図である。図４に
示されるように、この可変長符号復号装置は、上記実施
の形態１に係る可変長符号復号装置と同様な構成を有す
るが、ハフマン復号器３の構成が相違するものである。
【００３７】すなわち、本実施の形態に係る可変長符号
復号装置に備えられたハフマン復号器３は、論理回路１
に接続された論理回路３１と、テーブル３２と、論理回
路３１およびテーブル３２に接続された比較器３３と、
比較器３３に接続された符号判別器３４と、符号判別器
３４に接続され論理回路３１を制御する制御回路３５と
を含む。
復号装置に備えられたハフマン復号器３は、論理回路１
に接続された論理回路３１と、テーブル３２と、論理回
路３１およびテーブル３２に接続された比較器３３と、
比較器３３に接続された符号判別器３４と、符号判別器
３４に接続され論理回路３１を制御する制御回路３５と
を含む。
【００３８】以下において、このハフマン復号器３の動
作を、図２に示された入力データが論理回路１へ入力さ
れる場合を例として説明する。
作を、図２に示された入力データが論理回路１へ入力さ
れる場合を例として説明する。
【００３９】１サイクル目においては、図２（ｂ）に示
される必要長データが論理回路３１に入力され、比較器
３３で対応する基準データと比較される。そして、その
比較の結果、符号判別器３４は５ビットからなる第１番
目の符号を判別し、出力データとして出力する一方、１
サイクル目の残りデータ長が７ビットであることを示す
信号を制御回路５と、制御回路３５へ供給する。
される必要長データが論理回路３１に入力され、比較器
３３で対応する基準データと比較される。そして、その
比較の結果、符号判別器３４は５ビットからなる第１番
目の符号を判別し、出力データとして出力する一方、１
サイクル目の残りデータ長が７ビットであることを示す
信号を制御回路５と、制御回路３５へ供給する。
【００４０】次に、２サイクル目においては、図２
（ｃ）に示される必要長データが論理回路３１へ入力さ
れるが、この必要長データは、制御回路３５により１サ
イクル前の残りデータ長が１なので１ビット分だけシフ
トされる。これにより、テーブル３２に含まれる第２番
目の符号以下に対応する基準データと論理回路３１から
出力されたデータとの先頭が揃えられ、比較器３３での
比較が可能となる。そして、符号判別器３４は７ビット
からなる第２番目の符号を判別し、出力データとして出
力する一方、２サイクル目の残りデータ長が６ビットで
あることを示す信号を制御回路５と、制御回路３５へ供
給する。
（ｃ）に示される必要長データが論理回路３１へ入力さ
れるが、この必要長データは、制御回路３５により１サ
イクル前の残りデータ長が１なので１ビット分だけシフ
トされる。これにより、テーブル３２に含まれる第２番
目の符号以下に対応する基準データと論理回路３１から
出力されたデータとの先頭が揃えられ、比較器３３での
比較が可能となる。そして、符号判別器３４は７ビット
からなる第２番目の符号を判別し、出力データとして出
力する一方、２サイクル目の残りデータ長が６ビットで
あることを示す信号を制御回路５と、制御回路３５へ供
給する。
【００４１】次に、３サイクル目においては、図２
（ｄ）に示される必要長データが論理回路３１へ入力さ
れるが、この必要長データは、制御回路３５により１サ
イクル前の残りデータ長が６なので、シフトされない。
これにより、テーブル３２に含まれた第３番目の符号以
下に対応する基準データと論理回路３１から出力された
データとの先頭が揃えられ、比較器３３での比較が可能
となる。そして、符号判別器３４は、９ビットからなる
第３番目の符号を判別し、出力データとして出力する一
方、３サイクル目の残りデータ長が３ビットであること
を示す信号を制御回路５と、制御回路３５へ供給する。
（ｄ）に示される必要長データが論理回路３１へ入力さ
れるが、この必要長データは、制御回路３５により１サ
イクル前の残りデータ長が６なので、シフトされない。
これにより、テーブル３２に含まれた第３番目の符号以
下に対応する基準データと論理回路３１から出力された
データとの先頭が揃えられ、比較器３３での比較が可能
となる。そして、符号判別器３４は、９ビットからなる
第３番目の符号を判別し、出力データとして出力する一
方、３サイクル目の残りデータ長が３ビットであること
を示す信号を制御回路５と、制御回路３５へ供給する。
【００４２】次に、４サイクル目においては、図２
（ｅ）に示される必要長データが論理回路３１へ入力さ
れるが、この必要長データは、制御回路３５により１サ
イクル前の残りデータ長が３なので３ビット分だけシフ
トされる。これにより、テーブル３２に含まれた第４番
目の符号以下に対応する基準データと論理回路３１から
出力されたデータとの先頭が揃えられ、比較器３３での
比較が可能となる。そして、符号判別器３４は、第４番
目の符号を判別し、出力データとして出力する。
（ｅ）に示される必要長データが論理回路３１へ入力さ
れるが、この必要長データは、制御回路３５により１サ
イクル前の残りデータ長が３なので３ビット分だけシフ
トされる。これにより、テーブル３２に含まれた第４番
目の符号以下に対応する基準データと論理回路３１から
出力されたデータとの先頭が揃えられ、比較器３３での
比較が可能となる。そして、符号判別器３４は、第４番
目の符号を判別し、出力データとして出力する。
【００４３】本実施の形態に係る可変長符号復号装置に
おいて、ハフマン復号器３は上記のように動作するが、
他の動作は実施の形態１に係る可変長符号復号装置と同
様である。
おいて、ハフマン復号器３は上記のように動作するが、
他の動作は実施の形態１に係る可変長符号復号装置と同
様である。
【００４４】なお、上記におけるハフマン復号器３の動
作においては、可変長符号のとり得る最大長が１０ビッ
トであり（Ｎ＝１０）、かつ、ｋ＝６の場合を説明した
が、Ｎ，ｋの値はこれに限られるものではなく、実製品
においてはＮ＝２６、ｋ＝８とされ、必要長は３２ビッ
トとされる。したがって、この場合には残りデータ長は
５ビットで表わされ、論理回路１での移動量は３２まで
の８の倍数ビットとされ、論理回路３１での移動量は３
〜２６で５ビットで表わされる。
作においては、可変長符号のとり得る最大長が１０ビッ
トであり（Ｎ＝１０）、かつ、ｋ＝６の場合を説明した
が、Ｎ，ｋの値はこれに限られるものではなく、実製品
においてはＮ＝２６、ｋ＝８とされ、必要長は３２ビッ
トとされる。したがって、この場合には残りデータ長は
５ビットで表わされ、論理回路１での移動量は３２まで
の８の倍数ビットとされ、論理回路３１での移動量は３
〜２６で５ビットで表わされる。
【００４５】以上より、本実施の形態２に係る可変長符
号復号装置によれば、上記実施の形態１に係る可変長符
号復号装置と同様に、論理回路１におけるデータ処理速
度を高速化することができるとともに、実施の形態１に
係る可変長符号復号装置に比してハフマン復号器３の回
路規模を縮小することができる。
号復号装置によれば、上記実施の形態１に係る可変長符
号復号装置と同様に、論理回路１におけるデータ処理速
度を高速化することができるとともに、実施の形態１に
係る可変長符号復号装置に比してハフマン復号器３の回
路規模を縮小することができる。
【００４６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００４７】
【発明の効果】請求項１に係る可変長符号復号装置によ
れば、複数の可変長符号からなる入力データを従来より
効率よく復号することができる。
れば、複数の可変長符号からなる入力データを従来より
効率よく復号することができる。
【００４８】請求項２に係る可変長符号復号装置によれ
ば、入力データと基準データとを並列的にシフトさせる
ことが可能であるため、従来より高速に入力データを復
号することができる。
ば、入力データと基準データとを並列的にシフトさせる
ことが可能であるため、従来より高速に入力データを復
号することができる。
【００４９】請求項３に係る可変長符号復号装置によれ
ば、復号手段の回路規模を増大させることなく従来より
高速に入力データを復号することができる。
ば、復号手段の回路規模を増大させることなく従来より
高速に入力データを復号することができる。
【図１】本発明の実施の形態１に係る可変長符号復号装
置の全体構成を示すブロック図である。
置の全体構成を示すブロック図である。
【図２】図１に示された可変長符号復号装置の動作を説
明するための図である。
明するための図である。
【図３】本発明の実施の形態１に係る可変長符号復号装
置の構成をより具体的に示すブロック図である。
置の構成をより具体的に示すブロック図である。
【図４】本発明の実施の形態２に係る可変長符号復号装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
１ 論理回路 ３ ハフマン復号器 ５ 制御回路 ３１ 論理回路 ３２ テーブル ３３ 比較器 ３４ 符号判別器 ３５ 制御回路 ３６ テーブルシフト部 ３７ 制御回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】請求項１に係る可変長符
号復号装置は、Ｎビット以下の複数の可変長符号からな
る入力データを複数のサイクルで順次復号するものであ
って、入力データを入力するとともに、ｋの倍数であっ
てＮを越える最小数のビット数を有する必要長データを
出力する第１の論理回路と、第１の論理回路に接続さ
れ、必要長データから必要長データに含まれていた第１
番目の可変長符号を除いた残りデータのデータ長を出力
するとともに、前のサイクルにおける残りデータのデー
タ長に応じて第１番目の可変長符号を復号する復号手段
と、復号手段に接続され、残りデータのデータ長に応じ
たｋの倍数のビット数を有する入力データを入力するよ
う第１の論理回路を制御する第１の制御手段とを備え、
Ｎは２以上の自然数であり、ｋはＮより小さい自然数で
あるものである。
号復号装置は、Ｎビット以下の複数の可変長符号からな
る入力データを複数のサイクルで順次復号するものであ
って、入力データを入力するとともに、ｋの倍数であっ
てＮを越える最小数のビット数を有する必要長データを
出力する第１の論理回路と、第１の論理回路に接続さ
れ、必要長データから必要長データに含まれていた第１
番目の可変長符号を除いた残りデータのデータ長を出力
するとともに、前のサイクルにおける残りデータのデー
タ長に応じて第１番目の可変長符号を復号する復号手段
と、復号手段に接続され、残りデータのデータ長に応じ
たｋの倍数のビット数を有する入力データを入力するよ
う第１の論理回路を制御する第１の制御手段とを備え、
Ｎは２以上の自然数であり、ｋはＮより小さい自然数で
あるものである。
Claims (3)
- 【請求項１】 Ｎビット以下の複数の可変長符号からな
る入力データを複数のサイクルで順次復号する可変長符
号復号装置であって、 前記入力データを入力するとともに、ｋの倍数であって
前記Ｎを超える最小数のビット数を有する必要長データ
を出力する第１の論理回路と、 前記第１の論理回路に接続され、前記必要長データから
前記必要長データに含まれていた第１番目の前記可変長
符号を除いた残りデータのデータ長を出力するととも
に、前記必要長データを前の前記サイクルにおける前記
残りデータに応じて復号する復号手段と、 前記復号手段に接続され、前記残りデータのデータ長に
応じた前記ｋの倍数のビット数を有する前記入力データ
を入力するよう前記第１の論理回路を制御する第１の制
御手段とを備え、 前記Ｎは２以上の自然数であり、前記ｋは前記Ｎより小
さい自然数である、可変長符号復号装置。 - 【請求項２】 前記復号手段は、 前記入力データに含まれた前記複数の可変長符号に対応
する基準データが予め記憶されたテーブルと、 前記基準データを前記残りデータのデータ長に応じて移
動させるテーブルシフト手段と、 入力された前記必要長データと前記テーブルシフト手段
により移動された前記基準データとを比較する比較手段
と、 前記比較手段による比較結果に応じて前記入力データに
含まれていた前記可変長符号を判別し出力するととも
に、前記残りデータのデータ長を前記第１の制御手段に
供給する符号判別手段と、 前記符号判別手段による判別結果に応じて決定された前
記残りデータのデータ長を前記テーブルシフト手段に供
給する第２の制御手段とを含む、請求項１に記載の可変
長符号復号装置。 - 【請求項３】 前記復号手段は、入力された前記必要長
データを前の前記サイクルにおける前記残りデータと連
結する第２の論理回路と、 前記入力データに含まれた前記複数の可変長符号に対応
する基準データが予め記憶されたテーブルと、 前記第２の論理回路から出力されたデータと前記基準デ
ータとを比較する比較手段と、 前記比較手段による比較結果に応じて前記入力データに
含まれていた前記可変長符号を判別し出力するととも
に、前記残りデータのデータ長を前記第１の制御手段に
供給する符号判別手段と、 前記符号判別手段による判別結果に応じて決定された前
記残りデータを前記第２の論理回路に供給する第２の制
御手段とを含む、請求項１に記載の可変長符号復号装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10044790A JP3014997B2 (ja) | 1998-02-26 | 1998-02-26 | 可変長符号復号装置 |
| PCT/JP1999/000861 WO1999044293A1 (fr) | 1998-02-26 | 1999-02-24 | Codeur et decodeur pour code de longueur variable |
| US09/622,399 US6441757B1 (en) | 1998-02-26 | 1999-09-02 | Decoding apparatus and decoding method for variable length codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10044790A JP3014997B2 (ja) | 1998-02-26 | 1998-02-26 | 可変長符号復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243342A true JPH11243342A (ja) | 1999-09-07 |
| JP3014997B2 JP3014997B2 (ja) | 2000-02-28 |
Family
ID=12701218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10044790A Expired - Fee Related JP3014997B2 (ja) | 1998-02-26 | 1998-02-26 | 可変長符号復号装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6441757B1 (ja) |
| JP (1) | JP3014997B2 (ja) |
| WO (1) | WO1999044293A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139128A (ja) * | 2009-12-25 | 2011-07-14 | Samsung Electronics Co Ltd | 可変長符号復号装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261623A (ja) * | 2001-02-28 | 2002-09-13 | Canon Inc | 復号装置、復号方法、記憶媒体及びプログラムソフトウェア |
| US8427494B2 (en) * | 2004-01-30 | 2013-04-23 | Nvidia Corporation | Variable-length coding data transfer interface |
| US8725504B1 (en) | 2007-06-06 | 2014-05-13 | Nvidia Corporation | Inverse quantization in audio decoding |
| US8477852B2 (en) * | 2007-06-20 | 2013-07-02 | Nvidia Corporation | Uniform video decoding and display |
| US8849051B2 (en) * | 2007-09-17 | 2014-09-30 | Nvidia Corporation | Decoding variable length codes in JPEG applications |
| US8502709B2 (en) * | 2007-09-17 | 2013-08-06 | Nvidia Corporation | Decoding variable length codes in media applications |
| US8934539B2 (en) * | 2007-12-03 | 2015-01-13 | Nvidia Corporation | Vector processor acceleration for media quantization |
| US9307267B2 (en) * | 2008-12-11 | 2016-04-05 | Nvidia Corporation | Techniques for scalable dynamic data encoding and decoding |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105731B2 (ja) * | 1989-03-28 | 1995-11-13 | 松下電器産業株式会社 | 復号化装置 |
| JP3136573B2 (ja) * | 1992-03-17 | 2001-02-19 | 富士ゼロックス株式会社 | 可変長符号の復号装置及び処理装置 |
| JPH0811645A (ja) | 1994-06-30 | 1996-01-16 | Ichikoh Ind Ltd | 中空体の合わせ部構造 |
| JP3221252B2 (ja) * | 1994-10-12 | 2001-10-22 | 富士ゼロックス株式会社 | ハフマン復号器 |
| US6219457B1 (en) * | 1998-05-26 | 2001-04-17 | Silicon Graphics, Inc. | Method and system for decoding data encoded in a variable length code word |
-
1998
- 1998-02-26 JP JP10044790A patent/JP3014997B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-24 WO PCT/JP1999/000861 patent/WO1999044293A1/ja not_active Ceased
- 1999-09-02 US US09/622,399 patent/US6441757B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139128A (ja) * | 2009-12-25 | 2011-07-14 | Samsung Electronics Co Ltd | 可変長符号復号装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3014997B2 (ja) | 2000-02-28 |
| WO1999044293A1 (fr) | 1999-09-02 |
| US6441757B1 (en) | 2002-08-27 |
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