JPH1124782A - マイクロプロセッサのクロック制御方法およびクロック制御型マイクロプロセッサシステム - Google Patents
マイクロプロセッサのクロック制御方法およびクロック制御型マイクロプロセッサシステムInfo
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- JPH1124782A JPH1124782A JP9181267A JP18126797A JPH1124782A JP H1124782 A JPH1124782 A JP H1124782A JP 9181267 A JP9181267 A JP 9181267A JP 18126797 A JP18126797 A JP 18126797A JP H1124782 A JPH1124782 A JP H1124782A
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- frequency
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Programmable Controllers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 演算処理時間が入力のサンプリング周期以下
とならないようにクロック周波数を設定する必要がある
マイクロプロセッサシステムにおいて、マイクロプロセ
ッサの処理能力に余裕がある場合に消費電力を削減する
クロック制御型マイクロプロセッサシステムを提供す
る。 【解決手段】 演算遅延検出回路１３でマイクロプロセ
ッサ１１の演算終了フラグ２６を受けてマイクロプロセ
ッサ１１の演算遅延の大きさを検出し、この演算遅延の
大きさに応じてクロック周波数制御信号２７を生成し、
可変周波数クロック生成回路１４でクロック周波数制御
信号２７を用いてマイクロプロセッサ１１のメインクロ
ック周波数を、演算遅延が小さいときは低い周波数に、
演算遅延が大きいときは高い周波数に切り換えることよ
り、マイクロプロセッサ１１の処理能力の最適化を行
い、消費電力の削減を図る。
とならないようにクロック周波数を設定する必要がある
マイクロプロセッサシステムにおいて、マイクロプロセ
ッサの処理能力に余裕がある場合に消費電力を削減する
クロック制御型マイクロプロセッサシステムを提供す
る。 【解決手段】 演算遅延検出回路１３でマイクロプロセ
ッサ１１の演算終了フラグ２６を受けてマイクロプロセ
ッサ１１の演算遅延の大きさを検出し、この演算遅延の
大きさに応じてクロック周波数制御信号２７を生成し、
可変周波数クロック生成回路１４でクロック周波数制御
信号２７を用いてマイクロプロセッサ１１のメインクロ
ック周波数を、演算遅延が小さいときは低い周波数に、
演算遅延が大きいときは高い周波数に切り換えることよ
り、マイクロプロセッサ１１の処理能力の最適化を行
い、消費電力の削減を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サへ供給するメインクロックの周波数を切り替えるマイ
クロプロセッサのクロック制御方法およびクロック制御
型マイクロプロセッサシステムに関するものである。こ
の種のマイクロプロセッサシステムは、例えば、サーボ
制御等のクローズドループ機構を構成しているシステム
において、外部から与えられたアナログ信号をＡ／Ｄコ
ンバータなどを用いてサンプリングし、個々のサンプリ
ングによって取り込んだデータに対する演算処理を次の
サンプリングまでに終了する必要性があるマイクロプロ
セッサシステム等に用いられる。
サへ供給するメインクロックの周波数を切り替えるマイ
クロプロセッサのクロック制御方法およびクロック制御
型マイクロプロセッサシステムに関するものである。こ
の種のマイクロプロセッサシステムは、例えば、サーボ
制御等のクローズドループ機構を構成しているシステム
において、外部から与えられたアナログ信号をＡ／Ｄコ
ンバータなどを用いてサンプリングし、個々のサンプリ
ングによって取り込んだデータに対する演算処理を次の
サンプリングまでに終了する必要性があるマイクロプロ
セッサシステム等に用いられる。
【０００２】
【従来の技術】従来のマイクロプロセッサシステムは、
図４に示すように、マイクロプロセッサ３１と、例えば
外部から与えられたアナログ信号をデジタル信号に変換
する周辺回路としてのＡ／Ｄコンバータ１２と、Ａ／Ｄ
コンバータ１２の入力を断続するスイッチ１６と、基準
クロック２０からイネーブル信号２３を生成するイネー
ブル信号生成回路１５とから構成される。上記の基準ク
ロック２０は、マイクロプロセッサ３１のメインクロッ
クとなり、イネーブル信号２３はマイクロプロセッサ３
１の入力を制御するとともにスイッチ１６のオンオフを
制御する機能を有する。
図４に示すように、マイクロプロセッサ３１と、例えば
外部から与えられたアナログ信号をデジタル信号に変換
する周辺回路としてのＡ／Ｄコンバータ１２と、Ａ／Ｄ
コンバータ１２の入力を断続するスイッチ１６と、基準
クロック２０からイネーブル信号２３を生成するイネー
ブル信号生成回路１５とから構成される。上記の基準ク
ロック２０は、マイクロプロセッサ３１のメインクロッ
クとなり、イネーブル信号２３はマイクロプロセッサ３
１の入力を制御するとともにスイッチ１６のオンオフを
制御する機能を有する。
【０００３】つぎに、このように構成された従来例につ
いて、図５を用いてその動作を説明する。図５には、イ
ネーブル信号２３と基準クロック２０とマイクロプロセ
ッサ３１の演算処理状態４４とが示されている。マイク
ロプロセッサ３１の処理能力を決める基準クロック２０
は、固定周波数でメインクロックとしてマイクロプロセ
ッサ３１に入力され、マイクロプロセッサ３１の演算サ
イクルを決定している。また、マイクロプロセッサ３１
の入力を制御するイネーブル信号２３は、イネーブル信
号生成回路１５にて基準クロック２０を用いて生成され
る。Ａ／Ｄコンバータ１２には、イネーブル信号２３が
ハイレベルの時のみ、スイッチ１６がオンとなってデー
タが入力される。
いて、図５を用いてその動作を説明する。図５には、イ
ネーブル信号２３と基準クロック２０とマイクロプロセ
ッサ３１の演算処理状態４４とが示されている。マイク
ロプロセッサ３１の処理能力を決める基準クロック２０
は、固定周波数でメインクロックとしてマイクロプロセ
ッサ３１に入力され、マイクロプロセッサ３１の演算サ
イクルを決定している。また、マイクロプロセッサ３１
の入力を制御するイネーブル信号２３は、イネーブル信
号生成回路１５にて基準クロック２０を用いて生成され
る。Ａ／Ｄコンバータ１２には、イネーブル信号２３が
ハイレベルの時のみ、スイッチ１６がオンとなってデー
タが入力される。
【０００４】サンプリングタイミングＡで、Ａ／Ｄコン
バータ１２からの出力データがマイクロプロセッサ３１
に取り込まれる。サンプリングタイミングＡからサンプ
リングタイミングＢの間で、マイクロプロセッサ３１に
おいて演算処理が行われ、演算結果４８が出力される。
ここで、サンプリングタイミングＡからサンプリングタ
イミングＢまでに行うマイクロプロセッサ３１の処理は
簡単な演算であったため、サンプリングデータの取り込
みとデータの演算と演算結果の出力とを行った後も、マ
イクロプロセッサ３１は余力がある状態であり、次の処
理待ちの状態になる。
バータ１２からの出力データがマイクロプロセッサ３１
に取り込まれる。サンプリングタイミングＡからサンプ
リングタイミングＢの間で、マイクロプロセッサ３１に
おいて演算処理が行われ、演算結果４８が出力される。
ここで、サンプリングタイミングＡからサンプリングタ
イミングＢまでに行うマイクロプロセッサ３１の処理は
簡単な演算であったため、サンプリングデータの取り込
みとデータの演算と演算結果の出力とを行った後も、マ
イクロプロセッサ３１は余力がある状態であり、次の処
理待ちの状態になる。
【０００５】また、サンプリングタイミングＢとサンプ
リングタイミングＣの間で、サンプリングタイミングＡ
からサンプリングタイミングＢの間と同様に、Ａ／Ｄコ
ンバータ１２からの入力データに対する演算が行われる
が、マイクロプロセッサ３１が処理能力を必要とする演
算を行ったために、演算時間が２倍となり、演算結果４
８には演算遅延が発生する。
リングタイミングＣの間で、サンプリングタイミングＡ
からサンプリングタイミングＢの間と同様に、Ａ／Ｄコ
ンバータ１２からの入力データに対する演算が行われる
が、マイクロプロセッサ３１が処理能力を必要とする演
算を行ったために、演算時間が２倍となり、演算結果４
８には演算遅延が発生する。
【０００６】さらに、サンプリングタイミングＣとサン
プリングタイミングＤの間で、サンプリングタイミング
ＢとサンプリングタイミングＣの間以上にマイクロプロ
セッサ３１が処理能力を必要とする演算を行ったため
に、演算時間が４倍となり、演算結果４８にはより多く
の演算遅延が発生する。このとき、前述の演算遅延は、
サンプリングタイミングＢとサンプリングタイミングＣ
の間で発生した演算遅延に累積加算されることになる。
したがって、サンプリングタイミングＤはイネーブル信
号２３に対して遅れることになる。
プリングタイミングＤの間で、サンプリングタイミング
ＢとサンプリングタイミングＣの間以上にマイクロプロ
セッサ３１が処理能力を必要とする演算を行ったため
に、演算時間が４倍となり、演算結果４８にはより多く
の演算遅延が発生する。このとき、前述の演算遅延は、
サンプリングタイミングＢとサンプリングタイミングＣ
の間で発生した演算遅延に累積加算されることになる。
したがって、サンプリングタイミングＤはイネーブル信
号２３に対して遅れることになる。
【０００７】また前述の遅れが発生したことにより、サ
ンプリングタイミングＤはイネーブル信号２３の範囲内
から外れてしまい、Ａ／Ｄコンバータ１２からの出力デ
ータの取り込みが不可能となり、サンプリングタイミン
グＤとサンプリングタイミングＥの間の状態では、入力
データに対する演算処理が行えない。
ンプリングタイミングＤはイネーブル信号２３の範囲内
から外れてしまい、Ａ／Ｄコンバータ１２からの出力デ
ータの取り込みが不可能となり、サンプリングタイミン
グＤとサンプリングタイミングＥの間の状態では、入力
データに対する演算処理が行えない。
【０００８】
【発明が解決しようとする課題】上記のシステムにおい
ては、メインクロックの周波数が固定であるので、Ａ／
Ｄコンバータ１２の出力をマイクロプロセッサ３１で確
実に取り込むために、マイクロプロセッサ３１が演算処
理を行う時間というのが、入力信号のサンプリング周期
以下とならないようにメインクロック周波数を設定する
必要がある。そのため、マイクロプロセッサ３１の処理
能力に余裕がある場合でも、マイクロプロセッサ３１は
最高速で動作させなければならず、マイクロプロセッサ
３１の最大処理能力を必要とする場合と同等の電力を浪
費することになる。
ては、メインクロックの周波数が固定であるので、Ａ／
Ｄコンバータ１２の出力をマイクロプロセッサ３１で確
実に取り込むために、マイクロプロセッサ３１が演算処
理を行う時間というのが、入力信号のサンプリング周期
以下とならないようにメインクロック周波数を設定する
必要がある。そのため、マイクロプロセッサ３１の処理
能力に余裕がある場合でも、マイクロプロセッサ３１は
最高速で動作させなければならず、マイクロプロセッサ
３１の最大処理能力を必要とする場合と同等の電力を浪
費することになる。
【０００９】したがって、本発明の目的は、消費電力の
低減を図ることができるマイクロプロセッサのクロック
制御方法およびクロック制御型マイクロプロセッサを提
供するものである。
低減を図ることができるマイクロプロセッサのクロック
制御方法およびクロック制御型マイクロプロセッサを提
供するものである。
【００１０】
【課題を解決するための手段】この課題を解決するため
に、本発明のマイクロプロセッサのクロック制御方法
は、演算処理に伴って累積される演算遅延が大きくなっ
たときにマイクロプロセッサのメインクロックの周波数
を高くし、演算遅延が小さくなったときにメインクロッ
クの周波数を低くすることを特徴とする。
に、本発明のマイクロプロセッサのクロック制御方法
は、演算処理に伴って累積される演算遅延が大きくなっ
たときにマイクロプロセッサのメインクロックの周波数
を高くし、演算遅延が小さくなったときにメインクロッ
クの周波数を低くすることを特徴とする。
【００１１】このような方法により、不必要に高い周波
数でマイクロプロセッサを動作させることがなくなり、
不必要なマイクロプロセッサの電力消費が削減され、消
費電力の低減を図ることができる。また、本発明のクロ
ック制御型マイクロプロセッサシステムは、イネーブル
信号と演算終了フラグとを基にしてマイクロプロセッサ
の演算遅延を検出し、この演算遅延の大きさに応じてク
ロック周波数制御信号を生成する演算遅延検出回路を用
いて、マイクロプロセッサへメインクロックを供給する
ための可変周波数クロック生成回路を制御することによ
り、演算遅延がある一定量以上となったときにクロック
周波数制御信号により可変周波数クロック生成回路の周
波数を高くし、演算遅延がある一定量を下回ったときに
クロック周波数制御信号により可変周波数クロック生成
回路の周波数を低くするようにしたことを特徴とする。
数でマイクロプロセッサを動作させることがなくなり、
不必要なマイクロプロセッサの電力消費が削減され、消
費電力の低減を図ることができる。また、本発明のクロ
ック制御型マイクロプロセッサシステムは、イネーブル
信号と演算終了フラグとを基にしてマイクロプロセッサ
の演算遅延を検出し、この演算遅延の大きさに応じてク
ロック周波数制御信号を生成する演算遅延検出回路を用
いて、マイクロプロセッサへメインクロックを供給する
ための可変周波数クロック生成回路を制御することによ
り、演算遅延がある一定量以上となったときにクロック
周波数制御信号により可変周波数クロック生成回路の周
波数を高くし、演算遅延がある一定量を下回ったときに
クロック周波数制御信号により可変周波数クロック生成
回路の周波数を低くするようにしたことを特徴とする。
【００１２】このような構成を採用して、マイクロプロ
セッサのメインクロックの周波数を自動的に制御するの
で、マイクロプロセッサの処理能力に余裕がある場合
（つまり、演算遅延が小さい場合）にはメインクロック
周波数を下げることが可能となり、メインクロックをマ
イクロプロセッサの最大処理能力を必要とする場合の周
波数で常時供給する必要が無くなり、その結果、不必要
なマイクロプロセッサの電力消費が削減され、消費電力
の低減を図ることができる。
セッサのメインクロックの周波数を自動的に制御するの
で、マイクロプロセッサの処理能力に余裕がある場合
（つまり、演算遅延が小さい場合）にはメインクロック
周波数を下げることが可能となり、メインクロックをマ
イクロプロセッサの最大処理能力を必要とする場合の周
波数で常時供給する必要が無くなり、その結果、不必要
なマイクロプロセッサの電力消費が削減され、消費電力
の低減を図ることができる。
【００１３】
【発明の実施の形態】請求項１記載のマイクロプロセッ
サのクロック制御方法は、マイクロプロセッサが演算処
理を行う際に、演算処理に伴って累積される演算遅延が
大きくなったときにマイクロプロセッサのメインクロッ
クの周波数を高くし、演算遅延が小さくなったときにメ
インクロックの周波数を低くすることを特徴とする。
サのクロック制御方法は、マイクロプロセッサが演算処
理を行う際に、演算処理に伴って累積される演算遅延が
大きくなったときにマイクロプロセッサのメインクロッ
クの周波数を高くし、演算遅延が小さくなったときにメ
インクロックの周波数を低くすることを特徴とする。
【００１４】この方法によると、不必要に高い周波数で
マイクロプロセッサを動作させることがなくなり、不必
要なマイクロプロセッサの電力消費が削減され、消費電
力の低減を図ることができる。請求項２記載のクロック
制御型マイクロプロセッサシステムは、外部から入力さ
れたデータをサンプリングし、そのサンプリングデータ
に対して演算処理を行い、演算終了に応答して演算終了
フラグを出力するマイクロプロセッサと、基準クロック
を基にしてマイクロプロセッサの入力を制御するイネー
ブル信号を生成するイネーブル信号生成回路と、イネー
ブル信号と演算終了フラグとを基にしてマイクロプロセ
ッサの演算遅延を検出し、この演算遅延の大きさに応じ
てクロック周波数制御信号を生成する演算遅延検出回路
と、基準クロックを基にして生成する出力クロックの周
波数をクロック周波数制御信号に応じて切り替える可変
周波数クロック生成回路とを備え、可変周波数クロック
生成回路の出力クロックをマイクロプロセッサへメイン
クロックとして供給するとともに、演算遅延がある一定
量以上となったときにクロック周波数制御信号により可
変周波数クロック生成回路の周波数を高くし、演算遅延
がある一定量を下回ったときにクロック周波数制御信号
により可変周波数クロック生成回路の周波数を低くする
ようにしたことを特徴とする。
マイクロプロセッサを動作させることがなくなり、不必
要なマイクロプロセッサの電力消費が削減され、消費電
力の低減を図ることができる。請求項２記載のクロック
制御型マイクロプロセッサシステムは、外部から入力さ
れたデータをサンプリングし、そのサンプリングデータ
に対して演算処理を行い、演算終了に応答して演算終了
フラグを出力するマイクロプロセッサと、基準クロック
を基にしてマイクロプロセッサの入力を制御するイネー
ブル信号を生成するイネーブル信号生成回路と、イネー
ブル信号と演算終了フラグとを基にしてマイクロプロセ
ッサの演算遅延を検出し、この演算遅延の大きさに応じ
てクロック周波数制御信号を生成する演算遅延検出回路
と、基準クロックを基にして生成する出力クロックの周
波数をクロック周波数制御信号に応じて切り替える可変
周波数クロック生成回路とを備え、可変周波数クロック
生成回路の出力クロックをマイクロプロセッサへメイン
クロックとして供給するとともに、演算遅延がある一定
量以上となったときにクロック周波数制御信号により可
変周波数クロック生成回路の周波数を高くし、演算遅延
がある一定量を下回ったときにクロック周波数制御信号
により可変周波数クロック生成回路の周波数を低くする
ようにしたことを特徴とする。
【００１５】この構成によると、イネーブル信号と演算
終了フラグとを基にしてマイクロプロセッサの演算遅延
を検出し、この演算遅延の大きさに応じてクロック周波
数制御信号を生成する演算遅延検出回路を用いて、マイ
クロプロセッサへメインクロックを供給するための可変
周波数クロック生成回路を制御することにより、演算遅
延がある一定量以上となったときにクロック周波数制御
信号により可変周波数クロック生成回路の周波数を高く
し、演算遅延がある一定量を下回ったときにクロック周
波数制御信号により可変周波数クロック生成回路の周波
数を低くするようにしたので、マイクロプロセッサの処
理能力に余裕がある場合（つまり、演算遅延が小さい場
合）にはメインクロック周波数を下げることが可能とな
り、メインクロックをマイクロプロセッサの最大処理能
力を必要とする場合の周波数で常時供給する必要が無く
なり、その結果、不必要なマイクロプロセッサの電力消
費が削減され、消費電力の低減を図ることができる。
終了フラグとを基にしてマイクロプロセッサの演算遅延
を検出し、この演算遅延の大きさに応じてクロック周波
数制御信号を生成する演算遅延検出回路を用いて、マイ
クロプロセッサへメインクロックを供給するための可変
周波数クロック生成回路を制御することにより、演算遅
延がある一定量以上となったときにクロック周波数制御
信号により可変周波数クロック生成回路の周波数を高く
し、演算遅延がある一定量を下回ったときにクロック周
波数制御信号により可変周波数クロック生成回路の周波
数を低くするようにしたので、マイクロプロセッサの処
理能力に余裕がある場合（つまり、演算遅延が小さい場
合）にはメインクロック周波数を下げることが可能とな
り、メインクロックをマイクロプロセッサの最大処理能
力を必要とする場合の周波数で常時供給する必要が無く
なり、その結果、不必要なマイクロプロセッサの電力消
費が削減され、消費電力の低減を図ることができる。
【００１６】請求項３記載のクロック制御型マイクロプ
ロセッサシステムは、請求項２記載のクロック制御型マ
イクロプロセッサシステムにおいて、可変周波数クロッ
ク生成回路が基準クロックを分周することによって出力
クロックを生成する構成であり、基準クロックの分周比
を切り替えることにより出力クロックの周波数切替を行
うようにしたことを特徴とする。
ロセッサシステムは、請求項２記載のクロック制御型マ
イクロプロセッサシステムにおいて、可変周波数クロッ
ク生成回路が基準クロックを分周することによって出力
クロックを生成する構成であり、基準クロックの分周比
を切り替えることにより出力クロックの周波数切替を行
うようにしたことを特徴とする。
【００１７】この構成によると、基準クロックの分周比
を切り替えることにより出力クロックの周波数切替を行
うので、周波数切替を容易に行うことができる。請求項
４記載のクロック制御型マイクロプロセッサシステム
は、請求項３記載のクロック制御型マイクロプロセッサ
システムにおいて、可変周波数クロック生成回路の出力
クロックの周波数切替を２通りとしたことを特徴とす
る。
を切り替えることにより出力クロックの周波数切替を行
うので、周波数切替を容易に行うことができる。請求項
４記載のクロック制御型マイクロプロセッサシステム
は、請求項３記載のクロック制御型マイクロプロセッサ
システムにおいて、可変周波数クロック生成回路の出力
クロックの周波数切替を２通りとしたことを特徴とす
る。
【００１８】この構成によると、出力クロックの周波数
切替を２通りとしたので、周波数切替を最も容易に行う
ことができる。以下、本発明の実施の形態について、図
１を参照しながら説明する。図１に本発明の実施の形態
におけるクロック制御型マイクロプロセッサのブロック
図を示す。図１では、Ａ／Ｄコンバータ出力を取り込む
機能を備えた制御用マイクロプロセッサを実施例として
示す。図１において、イネーブル信号生成回路１５は、
外部から入力される基準クロック２０に基づいてイネー
ブル信号２３を生成し、後段のマイクロプロセッサ１１
と演算遅延検出回路１３とスイッチ１６に伝える。スイ
ッチ１６は、イネーブル信号２３により制御され、後段
のＡ／Ｄコンバータ１２にアナログ信号を伝える。Ａ／
Ｄコンバータ１２はＡ／Ｄコンバータ出力２１を後段の
マイクロプロセッサ１１に伝える。
切替を２通りとしたので、周波数切替を最も容易に行う
ことができる。以下、本発明の実施の形態について、図
１を参照しながら説明する。図１に本発明の実施の形態
におけるクロック制御型マイクロプロセッサのブロック
図を示す。図１では、Ａ／Ｄコンバータ出力を取り込む
機能を備えた制御用マイクロプロセッサを実施例として
示す。図１において、イネーブル信号生成回路１５は、
外部から入力される基準クロック２０に基づいてイネー
ブル信号２３を生成し、後段のマイクロプロセッサ１１
と演算遅延検出回路１３とスイッチ１６に伝える。スイ
ッチ１６は、イネーブル信号２３により制御され、後段
のＡ／Ｄコンバータ１２にアナログ信号を伝える。Ａ／
Ｄコンバータ１２はＡ／Ｄコンバータ出力２１を後段の
マイクロプロセッサ１１に伝える。
【００１９】マイクロプロセッサ１１は、イネーブル信
号２３に基づいてＡ／Ｄコンバータ出力２１を取り込
み、内部で演算処理を行い、演算結果２８を出力し、そ
の演算処理が終わったことを受けて演算終了フラグ２６
を出力し、演算遅延検出回路１３に伝える。演算遅延検
出回路１３は、マイクロプロセッサ１１からの演算終了
フラグ２６とイネーブル信号２３との位相の比較を行
い、クロック周波数制御信号２７を生成し可変周波数ク
ロック生成回路１４に伝える。可変周波数クロック生成
回路１４は、基準クロック２０とクロック周波数制御信
号２７を受けて、出力クロックの周波数の切り替えを行
い、この出力クロックをマイクロプロセッサ１１にメイ
ンクロック２９として伝えることによって、マイクロプ
ロセッサ１１の演算処理能力を制御する。この場合、可
変周波数クロック生成回路１４は、演算遅延がある一定
量以上となったとき（大きくなったとき）にクロック周
波数制御信号により可変周波数クロック生成回路の周波
数を高くし、演算遅延がある一定量を下回ったとき（小
さくなったとき）にクロック周波数制御信号により可変
周波数クロック生成回路の周波数を低くするようにして
いる。
号２３に基づいてＡ／Ｄコンバータ出力２１を取り込
み、内部で演算処理を行い、演算結果２８を出力し、そ
の演算処理が終わったことを受けて演算終了フラグ２６
を出力し、演算遅延検出回路１３に伝える。演算遅延検
出回路１３は、マイクロプロセッサ１１からの演算終了
フラグ２６とイネーブル信号２３との位相の比較を行
い、クロック周波数制御信号２７を生成し可変周波数ク
ロック生成回路１４に伝える。可変周波数クロック生成
回路１４は、基準クロック２０とクロック周波数制御信
号２７を受けて、出力クロックの周波数の切り替えを行
い、この出力クロックをマイクロプロセッサ１１にメイ
ンクロック２９として伝えることによって、マイクロプ
ロセッサ１１の演算処理能力を制御する。この場合、可
変周波数クロック生成回路１４は、演算遅延がある一定
量以上となったとき（大きくなったとき）にクロック周
波数制御信号により可変周波数クロック生成回路の周波
数を高くし、演算遅延がある一定量を下回ったとき（小
さくなったとき）にクロック周波数制御信号により可変
周波数クロック生成回路の周波数を低くするようにして
いる。
【００２０】つぎに、このように構成された実施の形態
について、図２を用いてその動作を説明する。図２に
は、イネーブル信号２３とマイクロプロセッサ１１の演
算処理状態２４と演算終了フラグ２６とクロック周波数
制御信号２７とメインクロック２９とが示されている。
図１で使用されているマイクロプロセッサ１１は、１マ
シンサイクルがメインクロック１周期分に相当し、１マ
シンサイクルで１命令の処理を行うマイクロプロセッサ
の例である。またイネーブル信号２３は、イネーブル信
号生成回路１５にて基準クロック２０を用いて生成され
る。
について、図２を用いてその動作を説明する。図２に
は、イネーブル信号２３とマイクロプロセッサ１１の演
算処理状態２４と演算終了フラグ２６とクロック周波数
制御信号２７とメインクロック２９とが示されている。
図１で使用されているマイクロプロセッサ１１は、１マ
シンサイクルがメインクロック１周期分に相当し、１マ
シンサイクルで１命令の処理を行うマイクロプロセッサ
の例である。またイネーブル信号２３は、イネーブル信
号生成回路１５にて基準クロック２０を用いて生成され
る。
【００２１】図２に示すように、サンプリングタイミン
グＡからサンプリングタイミングＢの間は、マイクロプ
ロセッサ１１での演算処理の負荷が軽いため演算遅延が
発生しない場合である。この場合には、イネーブル信号
２３とサンプリングタイミングＡの位相関係は理想状態
となる。そのため演算遅延検出回路１３からは、イネー
ブル信号２３と演算終了フラグ２６の比較結果であるク
ロック周波数制御信号２７として、メインクロック２９
の周波数を低くする命令であるローレベルの信号が出力
される。このクロック周波数制御信号２７を受けて、可
変周波数クロック生成回路１４では、メインクロック２
９の周波数として基準クロック２０の１／２倍の周波数
が選択される。
グＡからサンプリングタイミングＢの間は、マイクロプ
ロセッサ１１での演算処理の負荷が軽いため演算遅延が
発生しない場合である。この場合には、イネーブル信号
２３とサンプリングタイミングＡの位相関係は理想状態
となる。そのため演算遅延検出回路１３からは、イネー
ブル信号２３と演算終了フラグ２６の比較結果であるク
ロック周波数制御信号２７として、メインクロック２９
の周波数を低くする命令であるローレベルの信号が出力
される。このクロック周波数制御信号２７を受けて、可
変周波数クロック生成回路１４では、メインクロック２
９の周波数として基準クロック２０の１／２倍の周波数
が選択される。
【００２２】サンプリングタイミングＢからサンプリン
グタイミングＣの間は、マイクロプロセッサ１１での演
算処理の負荷が重く演算遅延が発生した場合である。こ
の場合には、イネーブル信号２３に対して取り込みタイ
ミングの位相は十分に余裕があるため、演算遅延検出回
路１３で比較された結果のクロック周波数制御信号２７
としては、ローレベルの信号が出力される。これを受け
た可変周波数クロック生成回路１４では、メインクロッ
ク２９の周波数として基準クロック２０の１／２倍の周
波数が選択される。
グタイミングＣの間は、マイクロプロセッサ１１での演
算処理の負荷が重く演算遅延が発生した場合である。こ
の場合には、イネーブル信号２３に対して取り込みタイ
ミングの位相は十分に余裕があるため、演算遅延検出回
路１３で比較された結果のクロック周波数制御信号２７
としては、ローレベルの信号が出力される。これを受け
た可変周波数クロック生成回路１４では、メインクロッ
ク２９の周波数として基準クロック２０の１／２倍の周
波数が選択される。
【００２３】サンプリングタイミングＣからサンプリン
グタイミングＤの間は、マイクロプロセッサ１１での演
算処理の負荷がサンプリングタイミングＢからサンプリ
ングタイミングＣの間よりも重く、大きく演算遅延が発
生した場合である。この場合には、サンプリングタイミ
ングＢからサンプリングタイミングＣの間で発生した演
算遅延が累積されるため、サンプリングタイミングＢか
らサンプリングタイミングＣの間の状態よりさらに演算
遅延が増す。それに伴い、サンプリングタイミングＤが
サンプリングタイミングＣの状態よりさらに前述の位相
に対して遅れる。そのため、演算遅延検出回路１３か
ら、イネーブル信号２３と演算終了フラグ２６の比較結
果であるクロック周波数制御信号２７として、メインク
ロック２９の周波数を高くする命令であるハイレベルの
信号が出力される。このクロック周波数制御信号２７を
受けて、可変周波数クロック生成回路１４では、メイン
クロック２９の周波数として基準クロック２０の１倍の
周波数が選択される。
グタイミングＤの間は、マイクロプロセッサ１１での演
算処理の負荷がサンプリングタイミングＢからサンプリ
ングタイミングＣの間よりも重く、大きく演算遅延が発
生した場合である。この場合には、サンプリングタイミ
ングＢからサンプリングタイミングＣの間で発生した演
算遅延が累積されるため、サンプリングタイミングＢか
らサンプリングタイミングＣの間の状態よりさらに演算
遅延が増す。それに伴い、サンプリングタイミングＤが
サンプリングタイミングＣの状態よりさらに前述の位相
に対して遅れる。そのため、演算遅延検出回路１３か
ら、イネーブル信号２３と演算終了フラグ２６の比較結
果であるクロック周波数制御信号２７として、メインク
ロック２９の周波数を高くする命令であるハイレベルの
信号が出力される。このクロック周波数制御信号２７を
受けて、可変周波数クロック生成回路１４では、メイン
クロック２９の周波数として基準クロック２０の１倍の
周波数が選択される。
【００２４】メインクロック２９の周波数が基準クロッ
ク２０の１倍の周波数に変更されたことにより、マイク
ロプロセッサ１１の処理能力は２倍となる。したがっ
て、演算遅延を取り戻すこととなる。サンプリングタイ
ミングＥにおいては、サンプリングタイミングＤからサ
ンプリングタイミングＥの間の処理により、累積された
演算遅延が解消されるため、それに伴いサンプリングタ
イミングＥとイネーブル信号２３の位相が再び理想状態
となる。そのため、演算遅延検出回路１３から、イネー
ブル信号２３と演算終了フラグ２６の比較結果であるク
ロック周波数制御信号２７として、メインクロック２９
の周波数を低くする命令であるローレベルの信号が出力
される。このクロック周波数制御信号２７を受けて、可
変周波数クロック生成回路１４では、メインクロック２
９の周波数として基準クロック２０の１／２倍の周波数
が選択される。
ク２０の１倍の周波数に変更されたことにより、マイク
ロプロセッサ１１の処理能力は２倍となる。したがっ
て、演算遅延を取り戻すこととなる。サンプリングタイ
ミングＥにおいては、サンプリングタイミングＤからサ
ンプリングタイミングＥの間の処理により、累積された
演算遅延が解消されるため、それに伴いサンプリングタ
イミングＥとイネーブル信号２３の位相が再び理想状態
となる。そのため、演算遅延検出回路１３から、イネー
ブル信号２３と演算終了フラグ２６の比較結果であるク
ロック周波数制御信号２７として、メインクロック２９
の周波数を低くする命令であるローレベルの信号が出力
される。このクロック周波数制御信号２７を受けて、可
変周波数クロック生成回路１４では、メインクロック２
９の周波数として基準クロック２０の１／２倍の周波数
が選択される。
【００２５】メインクロック周波数が基準クロック２０
の１／２倍の周波数に変更されたことにより、マイクロ
プロセッサ１１の処理能力が下げられる。したがって、
サンプリングタイミングＤからサンプリングタイミング
Ｅの間の状態のマイクロプロセッサ１１の消費電力と比
べて消費電力が下げられることとなる。ここで、演算遅
延検出回路１３について詳しく説明する。この演算遅延
検出回路１３は、具体的には、演算終了フラグ２６が入
力された時のイネーブル信号２３の状態（ハイレベルま
たはローレベル）によって、演算遅延が発生している
か、発生していないかを判定するものであり、その結果
によって、異なる信号（ハイレベルまたはローレベル）
を出力するものである。
の１／２倍の周波数に変更されたことにより、マイクロ
プロセッサ１１の処理能力が下げられる。したがって、
サンプリングタイミングＤからサンプリングタイミング
Ｅの間の状態のマイクロプロセッサ１１の消費電力と比
べて消費電力が下げられることとなる。ここで、演算遅
延検出回路１３について詳しく説明する。この演算遅延
検出回路１３は、具体的には、演算終了フラグ２６が入
力された時のイネーブル信号２３の状態（ハイレベルま
たはローレベル）によって、演算遅延が発生している
か、発生していないかを判定するものであり、その結果
によって、異なる信号（ハイレベルまたはローレベル）
を出力するものである。
【００２６】以下に、それぞれの場合について、図２を
参照しながら詳しく説明する。まず、演算遅延が発生し
ている場合について、サンプリングタイミングＤ時点の
前後での動作について説明する。サンプリングタイミン
グＣ時点で取り込まれたデータに対する演算の終了後、
演算遅延検出回路１３には、演算終了フラグ２６が入力
される。この時、演算遅延検出回路１３に入力されてい
るイネーブル信号２３はハイレベルであり、演算遅延が
発生している。この時、クロック周波数制御信号２７と
しては、演算終了フラグ２６の立ち下がりのタイミング
でハイレベルの信号が出力され、この出力が可変周波数
クロック生成回路１４に入力されます。そして、可変周
波数クロック生成回路１４からは、メインクロック２９
として、基準クロック２０の１倍の周波数のクロック信
号が出力される。
参照しながら詳しく説明する。まず、演算遅延が発生し
ている場合について、サンプリングタイミングＤ時点の
前後での動作について説明する。サンプリングタイミン
グＣ時点で取り込まれたデータに対する演算の終了後、
演算遅延検出回路１３には、演算終了フラグ２６が入力
される。この時、演算遅延検出回路１３に入力されてい
るイネーブル信号２３はハイレベルであり、演算遅延が
発生している。この時、クロック周波数制御信号２７と
しては、演算終了フラグ２６の立ち下がりのタイミング
でハイレベルの信号が出力され、この出力が可変周波数
クロック生成回路１４に入力されます。そして、可変周
波数クロック生成回路１４からは、メインクロック２９
として、基準クロック２０の１倍の周波数のクロック信
号が出力される。
【００２７】つぎのサンプリングタイミングＤ時点で取
り込まれたデータに対する演算の終了後、演算遅延検出
回路１３には、演算終了フラグ２６が入力される。この
時、演算遅延検出回路１３に入力されているイネーブル
信号２３はローレベルであり、演算遅延は発生していな
い。この時、クロック周波数制御信号２７としては、演
算終了フラグ２６の立ち下がりのタイミングでローレベ
ルの信号が出力され、この出力が可変周波数クロック生
成回路１４に入力される。そして、可変周波数クロック
生成回路１４からは、メインクロック２９として、基準
クロック２０の１／２倍の周波数のクロック信号が出力
される。
り込まれたデータに対する演算の終了後、演算遅延検出
回路１３には、演算終了フラグ２６が入力される。この
時、演算遅延検出回路１３に入力されているイネーブル
信号２３はローレベルであり、演算遅延は発生していな
い。この時、クロック周波数制御信号２７としては、演
算終了フラグ２６の立ち下がりのタイミングでローレベ
ルの信号が出力され、この出力が可変周波数クロック生
成回路１４に入力される。そして、可変周波数クロック
生成回路１４からは、メインクロック２９として、基準
クロック２０の１／２倍の周波数のクロック信号が出力
される。
【００２８】つぎに、演算遅延が発生していない場合に
ついて、サンプリングタイミングＢ時点の前後での動作
を例にとって説明する。サンプリングタイミングＡ時点
で取り込まれたデータに対する演算の終了後、演算遅延
検出回路１３には、演算終了フラグ２６が入力される。
この時、演算遅延検出回路１３に入力されているイネー
ブル信号２３はローレベルであり、演算遅延は発生して
いない。この時、クロック周波数制御信号２７として
は、演算終了フラグ２６の立ち下がりのタイミングでロ
ーレベルの信号が出力され、この出力が可変周波数クロ
ック生成回路１４に入力される。そして、可変周波数ク
ロック生成回路１４からは、メインクロック２９とし
て、基準クロック２０の１／２の周波数のクロック信号
が出力される。
ついて、サンプリングタイミングＢ時点の前後での動作
を例にとって説明する。サンプリングタイミングＡ時点
で取り込まれたデータに対する演算の終了後、演算遅延
検出回路１３には、演算終了フラグ２６が入力される。
この時、演算遅延検出回路１３に入力されているイネー
ブル信号２３はローレベルであり、演算遅延は発生して
いない。この時、クロック周波数制御信号２７として
は、演算終了フラグ２６の立ち下がりのタイミングでロ
ーレベルの信号が出力され、この出力が可変周波数クロ
ック生成回路１４に入力される。そして、可変周波数ク
ロック生成回路１４からは、メインクロック２９とし
て、基準クロック２０の１／２の周波数のクロック信号
が出力される。
【００２９】つぎのサンプリングタイミングＢ時点で取
り込まれたデータの場合については、先のＡ時点の場合
と同様であるので、説明を省略する。なお、上記の実施
の形態のクロック制御型マイクロプロセッサシステムに
おいては、２段階にメインクロック周波数の変更、具体
的にはメインクロック周波数を１／２倍から１倍への変
更またはその逆の変更を行い、またＡ／Ｄコンバータを
用いたものについて説明したが、これに限らず、任意の
数値Ｎ段階のメインクロック周波数の変更、またメイン
クロック周波数を任意の数値Ｘ倍への変更を行うもので
もよい。さらに、データを一定周期でサンプリングする
必要性のあるシステムに対しては本発明を適用可能であ
る。
り込まれたデータの場合については、先のＡ時点の場合
と同様であるので、説明を省略する。なお、上記の実施
の形態のクロック制御型マイクロプロセッサシステムに
おいては、２段階にメインクロック周波数の変更、具体
的にはメインクロック周波数を１／２倍から１倍への変
更またはその逆の変更を行い、またＡ／Ｄコンバータを
用いたものについて説明したが、これに限らず、任意の
数値Ｎ段階のメインクロック周波数の変更、またメイン
クロック周波数を任意の数値Ｘ倍への変更を行うもので
もよい。さらに、データを一定周期でサンプリングする
必要性のあるシステムに対しては本発明を適用可能であ
る。
【００３０】また、演算遅延検出については、ソフトウ
ェア上で行うようにしてもよい。図３は上記の演算遅延
検出のアルゴリズムを示すフローチャートである。以
下、このアルゴリズムについて説明する。このアルゴリ
ズムでは、まず演算終了フラグ２６がローレベル
（“Ｌ”）であるかどうかを繰り返し検出する。演算終
了フラグ２６がローレベルであることが検出されると、
今度は演算終了フラグ２６がハイレベル（“Ｈ”）であ
るかどうかを繰り返し検出する。演算終了フラグ２６が
ハイレベルであることが検出されると、さらにイネーブ
ル信号２３がハイレベルであるかどうかを検出する。イ
ネーブル信号２３がハイレベルであれば、クロック周波
数制御信号２７としてハイレベルの信号を出力し、イネ
ーブル信号２３がローレベルであれば、クロック周波数
制御信号２７としてローレベルの信号を出力し、つぎの
入力を待つ。
ェア上で行うようにしてもよい。図３は上記の演算遅延
検出のアルゴリズムを示すフローチャートである。以
下、このアルゴリズムについて説明する。このアルゴリ
ズムでは、まず演算終了フラグ２６がローレベル
（“Ｌ”）であるかどうかを繰り返し検出する。演算終
了フラグ２６がローレベルであることが検出されると、
今度は演算終了フラグ２６がハイレベル（“Ｈ”）であ
るかどうかを繰り返し検出する。演算終了フラグ２６が
ハイレベルであることが検出されると、さらにイネーブ
ル信号２３がハイレベルであるかどうかを検出する。イ
ネーブル信号２３がハイレベルであれば、クロック周波
数制御信号２７としてハイレベルの信号を出力し、イネ
ーブル信号２３がローレベルであれば、クロック周波数
制御信号２７としてローレベルの信号を出力し、つぎの
入力を待つ。
【００３１】
【発明の効果】請求項１記載のマイクロプロセッサのク
ロック制御方法によれば、不必要に高い周波数でマイク
ロプロセッサを動作させることがなくなり、不必要なマ
イクロプロセッサの電力消費が削減され、消費電力の低
減を図ることができる。請求項２記載のクロック制御型
マイクロプロセッサシステムによれば、イネーブル信号
と演算終了フラグとを基にしてマイクロプロセッサの演
算遅延を検出し、この演算遅延の大きさに応じてクロッ
ク周波数制御信号を生成する演算遅延検出回路を用い
て、マイクロプロセッサへメインクロックを供給するた
めの可変周波数クロック生成回路を制御することによ
り、演算遅延がある一定量以上となったときにクロック
周波数制御信号により可変周波数クロック生成回路の周
波数を高くし、演算遅延がある一定量を下回ったときに
クロック周波数制御信号により可変周波数クロック生成
回路の周波数を低くするようにしたので、マイクロプロ
セッサの処理能力に余裕がある場合（つまり、演算遅延
が小さい場合）にはメインクロック周波数を下げること
が可能となり、メインクロックをマイクロプロセッサの
最大処理能力を必要とする場合の周波数で常時供給する
必要が無くなり、その結果、不必要なマイクロプロセッ
サの電力消費が削減され、消費電力の低減を図ることが
できる。
ロック制御方法によれば、不必要に高い周波数でマイク
ロプロセッサを動作させることがなくなり、不必要なマ
イクロプロセッサの電力消費が削減され、消費電力の低
減を図ることができる。請求項２記載のクロック制御型
マイクロプロセッサシステムによれば、イネーブル信号
と演算終了フラグとを基にしてマイクロプロセッサの演
算遅延を検出し、この演算遅延の大きさに応じてクロッ
ク周波数制御信号を生成する演算遅延検出回路を用い
て、マイクロプロセッサへメインクロックを供給するた
めの可変周波数クロック生成回路を制御することによ
り、演算遅延がある一定量以上となったときにクロック
周波数制御信号により可変周波数クロック生成回路の周
波数を高くし、演算遅延がある一定量を下回ったときに
クロック周波数制御信号により可変周波数クロック生成
回路の周波数を低くするようにしたので、マイクロプロ
セッサの処理能力に余裕がある場合（つまり、演算遅延
が小さい場合）にはメインクロック周波数を下げること
が可能となり、メインクロックをマイクロプロセッサの
最大処理能力を必要とする場合の周波数で常時供給する
必要が無くなり、その結果、不必要なマイクロプロセッ
サの電力消費が削減され、消費電力の低減を図ることが
できる。
【００３２】請求項３記載のクロック制御型マイクロプ
ロセッサシステムによれば、基準クロックの分周比を切
り替えることにより出力クロックの周波数切替を行うの
で、周波数切替を容易に行うことができる。請求項４記
載のクロック制御型マイクロプロセッサシステムによれ
ば、出力クロックの周波数切替を２通りとしたので、周
波数切替を最も容易に行うことができる。
ロセッサシステムによれば、基準クロックの分周比を切
り替えることにより出力クロックの周波数切替を行うの
で、周波数切替を容易に行うことができる。請求項４記
載のクロック制御型マイクロプロセッサシステムによれ
ば、出力クロックの周波数切替を２通りとしたので、周
波数切替を最も容易に行うことができる。
【図１】本発明の実施の形態におけるクロック制御型マ
イクロプロセッサシステムの構成を示すブロック図であ
る。
イクロプロセッサシステムの構成を示すブロック図であ
る。
【図２】本発明の実施の形態におけるクロック制御型マ
イクロプロセッサシステムの制御処理の一例を示すタイ
ミング図である。
イクロプロセッサシステムの制御処理の一例を示すタイ
ミング図である。
【図３】本発明の実施の形態における演算遅延検出アル
ゴリズムを示すフローチャートである。
ゴリズムを示すフローチャートである。
【図４】従来例におけるクロック制御型マイクロプロセ
ッサシステムの構成を示すブロック図である。
ッサシステムの構成を示すブロック図である。
【図５】従来例におけるクロック制御型マイクロプロセ
ッサシステムの制御処理の一例を示すタイミング図であ
る。
ッサシステムの制御処理の一例を示すタイミング図であ
る。
１１ マイクロプロセッサ １２ Ａ／Ｄコンバータ １３ 演算遅延検出回路 １４ 可変周波数クロック生成回路 １５ イネーブル信号生成回路 １６ スイッチ ２０ 基準クロック ２１ Ａ／Ｄコンバータ出力 ２３ イネーブル信号 ２６ 演算終了フラグ ２７ クロック周波数制御信号 ２８ 演算結果 ２９ メインクロック ３１ マイクロプロセッサ ４１ Ａ／Ｄコンバータ出力 ４８ 演算結果
Claims (4)
- 【請求項１】 マイクロプロセッサが演算処理を行う際
に、前記演算処理に伴って累積される演算遅延が大きく
なったときに前記マイクロプロセッサのメインクロック
の周波数を高くし、前記演算遅延が小さくなったときに
前記メインクロックの周波数を低くすることを特徴とす
るマイクロプロセッサのクロック制御方法。 - 【請求項２】 外部から入力されたデータをサンプリン
グし、そのサンプリングデータに対して演算処理を行
い、演算終了に応答して演算終了フラグを出力するマイ
クロプロセッサと、基準クロックを基にして前記マイク
ロプロセッサの入力を制御するイネーブル信号を生成す
るイネーブル信号生成回路と、前記イネーブル信号と前
記演算終了フラグとを基にして前記マイクロプロセッサ
の演算遅延を検出し、この演算遅延の大きさに応じてク
ロック周波数制御信号を生成する演算遅延検出回路と、
前記基準クロックを基にして生成する出力クロックの周
波数を前記クロック周波数制御信号に応じて切り替える
可変周波数クロック生成回路とを備え、 前記可変周波数クロック生成回路の出力クロックを前記
マイクロプロセッサへメインクロックとして供給すると
ともに、前記演算遅延がある一定量以上となったときに
前記クロック周波数制御信号により可変周波数クロック
生成回路の周波数を高くし、前記演算遅延がある一定量
を下回ったときに前記クロック周波数制御信号により前
記可変周波数クロック生成回路の周波数を低くするよう
にしたことを特徴とするクロック制御型マイクロプロセ
ッサシステム。 - 【請求項３】 可変周波数クロック生成回路が基準クロ
ックを分周することによって出力クロックを生成する構
成であって、前記基準クロックの分周比を切り替えるこ
とにより出力クロックの周波数切替を行うようにしたこ
とを特徴とする請求項２記載のクロック制御型マイクロ
プロセッサシステム。 - 【請求項４】 可変周波数クロック生成回路は出力クロ
ックの周波数切替を２通りとしたことを特徴とする請求
項３記載のクロック制御型マイクロプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181267A JPH1124782A (ja) | 1997-07-07 | 1997-07-07 | マイクロプロセッサのクロック制御方法およびクロック制御型マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181267A JPH1124782A (ja) | 1997-07-07 | 1997-07-07 | マイクロプロセッサのクロック制御方法およびクロック制御型マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124782A true JPH1124782A (ja) | 1999-01-29 |
Family
ID=16097716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181267A Pending JPH1124782A (ja) | 1997-07-07 | 1997-07-07 | マイクロプロセッサのクロック制御方法およびクロック制御型マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1124782A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175302A (ja) * | 1999-12-22 | 2001-06-29 | Burr-Brown Japan Ltd | デバイスの特性の変更方法および変更装置 |
| EP1202421A1 (de) * | 2000-10-25 | 2002-05-02 | ABB Schweiz AG | Schutz einer elektrischen Anlage |
| JP2005322144A (ja) * | 2004-05-11 | 2005-11-17 | Namco Ltd | 画像生成プログラム、情報記憶媒体及び画像生成システム |
| JP2010160804A (ja) * | 2010-02-12 | 2010-07-22 | Namco Bandai Games Inc | 画像生成プログラム、情報記憶媒体及び画像生成システム |
-
1997
- 1997-07-07 JP JP9181267A patent/JPH1124782A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175302A (ja) * | 1999-12-22 | 2001-06-29 | Burr-Brown Japan Ltd | デバイスの特性の変更方法および変更装置 |
| EP1202421A1 (de) * | 2000-10-25 | 2002-05-02 | ABB Schweiz AG | Schutz einer elektrischen Anlage |
| JP2005322144A (ja) * | 2004-05-11 | 2005-11-17 | Namco Ltd | 画像生成プログラム、情報記憶媒体及び画像生成システム |
| JP2010160804A (ja) * | 2010-02-12 | 2010-07-22 | Namco Bandai Games Inc | 画像生成プログラム、情報記憶媒体及び画像生成システム |
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